KR100378195B1 - 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체 - Google Patents

패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체 Download PDF

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Abstract

반도체 칩 설계 레이아웃의 각 로컬 영역에서의 패턴 밀도에 따라 로컬 영역 패턴 주변에 레이아웃되는 더미 패턴들의 밀도를 연속적으로 미세하게 조절하기 위한 하나 이상의 더미 패턴들을 포함하는 마스크 데이터를 신속하게 생성하기 위한 방법 및 그러한 방법이 저장된 기록매체가 개시된다. 전술한 마스크 데이터를 생성하기 위해, 칩 설계 레이아웃 데이터를 칩 설계 레이아웃 데이터베이스로부터 1회 독출한 뒤, 이를 근거로 칩 설계 레이아웃 영역을 다수의 버킷으로 나누어 각 버킷에서의 로컬 패턴 밀도를 산출한 뒤 더미 영역을 추출한다. 다음, 주어진 목표 밀도 및 더미 패턴의 스펙하에서, 각 버킷의 로컬 패턴의 밀도에 따라 연속적으로 조절되는 밀도를 갖는 하나 이상의 더미 패턴으로 이루어진 더미 패턴군을 상기 각 버킷의 더미 영역에 배치한다. 이때, 더미 패턴군의 밀도는 더미 패턴 간의 피치가 고정된 상태에서 상기 더미 패턴 각각의 크기를 증감함으로써 조절된다.

Description

패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미 패턴군들을 포함하는 마스크용 데이터 생성 방법 및 그러한 생성 방법이 저장된 기록 매체{Generation method of data for used in mask including dummy pattern groups having density continuously adjusted in according to density of local design pattern and recording media in which the same recorded}
본 발명은 반도체 칩의 설계 방법에 관한 것으로, 특히 로컬 패턴의 밀도에 연속적으로 조절되는 크기 또는 밀도를 갖는 더미 패턴군을 포함하는 마스크 데이터를 신속하게 생성할 수 있는 방법 및 그러한 방법이 저장된 기록 매체에 관한 것이다. 로컬 패턴이란 전체 반도체 칩 설계 레이아웃 중의 일정 부분에 배치되는 패턴을 의미한다.
반도체 집적 회로는 다층 구조를 하고 있으며, 이런 다층 구조의 각 층은 스퍼터 침적, 화학 기상 증착 또는 다른 형성 방법을 통해 형성되고, 리소그래피 공정을 거쳐 패터닝된다. 그런데, 반도체 기판 상에서 원하는 패턴이 차지하는 면적이 작은 경우(즉 소정 층의 패턴이 작은 크기를 가질 경우)에는 패턴이 차지하는 면적이 클 경우에 비해 식각 시간이 많이 소요되며, 이러한 현상은 로딩 효과로 알려져 있다. 그런데, 식각 시간이 길어지면 층의 패터닝 과정 중에 통상 마스크로 사용되는 포토레지스트도 식각되어, 제거된 포토레지스트막 하부에 위치되어 패터닝될 층의 선폭이 설계된 것보다 작아지는 문제가 발생한다. 이런 레지스트 펀치쓰루우 현상은 식각 공정 외에 후속 층의 증착 시간에도 영향을 준다. 또한, 로딩 효과에 의해 식각률, 증착률 및 연마 공정에서의 연마율이 웨이퍼 전체에 걸쳐 국부적으로(locally) 불균일하게 된다.
그리고 로딩 효과는 단일 공정을 이용하여 다수 타입의 장치로 이루어진 반도체 집적 회로의 제조 수율을 감소시키기도 한다.
따라서, 이러한 로딩 효과에 의한 문제점을 극복하기 위한 하나의 방법으로, 반도체 칩에 있어 전기적인 기능을 하지 않는 더미 패턴들을 반도체 칩을 설계할 때 제조하고자 하는 패턴 주변에 추가 레이아웃 하는 기술이 제안되었다.
그러한 기술 중의 하나가 개시된 미국 특허 5,278,105호에 의하면, 반도체 칩 설계 레이아웃 데이터베이스로부터 활성층 레이아웃 영역에 관한 정보를 독출하여 하나 이상의 더미 패턴이 형성되지 않아야 할 영역(차단 영역:blocked region)을 결정한다. 다음, 차단영역을 반전시켜 하나 이상의 더미 패턴들이 형성될 수 있는 영역(더미 영역:dummy region)을 한정하고 더미 영역 내에 하나 이상의 더미 패턴들을 소프트웨어를 이용하여 생성/레이아웃 한다. 그러나, 더미 패턴들을 생성할 때 활성층의 레이아웃 유무 및 레이아웃의 소밀에 따른 로컬 패턴의 밀도를 고려하지 않고 모든 더미 패턴을 로컬 패턴 주변에 균일한 밀도로 레이아웃 한다. 따라서, 생성된 더미 패턴들을 추가 레이아웃 되어 변경된 반도체 칩 설계 레이아웃(최초의 반도체 칩 설계 레이아웃에 더미 패턴들이 추가된 레이아웃을 의미한다)을 이용하더라도, 반도체 칩 레이아웃 설계시 로컬 패턴의 밀도 변동을 충분히 조절하지 못하는 문제를 가지고 있다.
한편, 미국 특허 5,923,563호에는 반도체 칩 설계 레이아웃 영역을 그리드(grid)라는 다수의 영역으로 분할하고, 각 그리드에 레이아웃된 로컬 패턴의 밀도를 고려하여, 로컬 패턴의 주변에 대응하는 더미 패턴들(더미 패턴 군을 형성함)을 추가하는 기술이 개시되었다. 그러나, 로컬 패턴의 밀도에 따른 더미 패턴 각각의 크기, 모양 및 더미 패턴군의 밀도를 결정함에 있어, 테이블 룩업(table lookup) 방식을 사용하므로, 로컬 패턴의 연속적인 밀도 변화에 대해 더미 패턴군의 밀도는 불연속적으로 변한다. 따라서, 더미 패턴군의 밀도를 미세하게 조절하기 곤란하여, 로컬 패턴의 밀도 변동에 따른 더미 패턴군의 밀도를 다소 조절할 수는 있어도 충분히 조절하지는 못하고 있었다.
그리고, 전술한 5,923,563호 특허의 기술에 의하면, 더미 패턴군 데이터를 생성한 후, 그 결과는 최초의 반도체 칩 설계 레이아웃 데이터의 포맷 형식으로 저장하고 있다. 한편, 변경된 반도체 칩 설계 레이아웃은 마스크 데이타 포맷으로 변환되어 반도체 칩 제조 공정에 적용하기 위한 마스크용 데이터(이하에서는 마스크 데이터로 기술함)가 생성된다. 그런데 레이아웃 포맷(이하 GDS 포맷) 특성 상 GDS로 포맷 저장된 설계 패턴 데이터에 동일형으로 포맷된 더미 패턴 데이터를 추가하면 변경된 칩 설계 레이아웃 데이터 파일의 크기가 최초의 반도체 칩 설계 레이아웃 데이터 파일만을 포맷한 경우에 비해 수 내지 수십 배 커진다. 따라서, 변경된 반도체 칩 설계 레이아웃 데이터를 마스크 데이터 포맷으로 변환하는데 많은 시간이 소요된다.
또한, 최초의 반도체 칩 설계 레이아웃 데이터는 각 그리드의 로컬 패턴 밀도 파일을 생성할 때와 실제로 더미 패턴들을 생성할 때 즉 2회 독출된다. 그런데, 반도체 칩 설계 레이아웃이 광학적 근접 보상(OPC:Optical Proximity Correction) 등의 적용으로 점차 대형화되어 가는 추세에 있으므로, 반도체 칩 설계 레이아웃 데이터를 2회 독출하는 것은, 마스크 데이터의 생성 속도 저하를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩 설계 레이아웃에서 각각의 로컬 영역에서의 패턴 밀도에 따라 로컬 영역 패턴 주변에 레이아웃되는 더미 패턴들의 밀도를 미세하게 조절할 수 있는 하나 이상의 더미 패턴들을 포함하는 마스크 데이터 생성 방법 및 그러한 방법이 저장된 기록 매체를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 하나 이상의 더미 패턴들로 이루어진 더미 패턴군이 포함되고 포맷 변환된 마스크 데이터의 생성 속도를 줄일 수 있는 마스크 데이터 생성 방법 및 그러한 형성 방법이 저장된 기록 매체를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시 예에 따라 밀도가 조절된 더미 패턴군을 포함하는 마스크용 데이터를 생성하는 과정을 보여주는 흐름도이다.
도 2는 본 발명에 따른 마스크용 데이터를 생성하기 위한 시스템을 보여주는 도면이다.
도 3은 반도체 칩의 레이아웃을 다수의 버킷으로 균등 분할한 상태를 보여주는 도면이다.
도 4는 도 3의 각각의 버킷을 나타낸 것으로, 기생 캐패시턴스를 고려하여 활성층 패턴에 디자인 룰 가드 밴드 패턴을 부가한 상태를 보여주는 도면이다.
도 5 및 도 6은 더미 패턴들이 형성되지 않아야 할 차단 영역과 더미 패턴들이 형성될 수 있는 더미 영역을 보여주는 도면이다.
도 7은 더미 패턴의 크기를 계산하는 방법을 보여주는 흐름도이다.
도 8a 내지 도 8c, 도 9a 내지 도 9c 및 도 10a 내지 도 10c는 본 발명에 사용될 수 있는 다양한 더미 패턴군을 나타낸다.
도 11a 및 도 11b는 더미 패턴군이 병합된 마스크용 데이터를 이용하여, 형성된 반도체 칩을 덮는 층간 절연층의 두께 분포를 보여주는 히스토그램들을 나타내는 도면들이다.
본 발명의 목적들을 달성하기 위한 마스크 데이터를 생성하기 위해, 칩 설계 레이아웃 데이터를 칩 설계 레이아웃 데이터베이스부터 독출한다. 다음, 칩 설계 레이아웃 영역을 다수의 버킷으로 나누어 각 버킷에서의 로컬 패턴 밀도를 산출하고 그리고 더미 영역을 추출한다. 사용자에 의해 결정된 주어진 목표 밀도 및 더미 패턴의 스펙하에서, 각 버킷의 로컬 패턴의 밀도에 따라 연속적으로 조절되는 밀도를 갖는 하나 이상의 더미 패턴으로 이루어진 패턴군을 상기 각 버킷의 더미 영역에 배치한다. 구체적으로 더미 패턴들은 더미 영역에 배치하기 위해서는 더미 패턴군의 밀도 및 더미 패턴군을 구성하는 더미 패턴 각각의 크기를 포함하는 더미 패턴군에 대한 데이터를 칩 설계 레이아웃 데이터에 병합한 뒤, 병합된 데이터를 마스크 데이터 포맷으로 변환한다. 여기서, 더미 패턴군의 밀도는 더미 패턴 간의 피치가 고정된 상태에서 더미 패턴의 크기를 증감함으로써 조절된다.
이러한 더미 패턴은 사각형의 형상을 할 수 있으며, 각형의 일변 및 일변과 접하는 다른 일변 중의 적어도 한 변의 길이가 조절되어 더미 패턴군의 밀도가 조절될 수 있다. 특히 더미 패턴이 정사각형이고 정사각형의 양변의 길이가 조절되는 경우의 더미 패턴의 크기는, 주어진 더미 스펙과 버킷 영역을 이용하여 버킷 영역에 레이아웃될 더미 패턴의 수를 계산하고, 목표 밀도와 로컬 패턴 밀도의 차를 더미 영역의 면적과 곱하고, 그 곱을 더미 패턴의 수로 나눈 값을 제곱근 함으로써 결정된다.
그리고, 더미 영역을 추출하기 위해서는, 독출된 칩 설계 레이아웃 데이터를 근거로, 활성층 레이아웃 영역을 추출하고, 활성층 레이아웃 영역 주변에 디자인룰 가드 밴드 및 기생 캐패시턴스 가드 밴드를 추가하여 차단 영역을 형성하고, 이후에 칩 설계 레이아웃 영역에서 차단 영역 이외의 부분을 더미 영역으로 한정한다.
본 발명의 목적들을 달성하기 위한 마스크 데이터 형성 방법이 저장된 기록 매체는, 칩 설계 레이아웃 데이터를 칩 설계 레이아웃 데이터베이스로부터 독출하기 위한 모듈, 다수의 버킷으로 나뉜 칩 설계 레이아웃 영역의 각 버킷에서의 로컬패턴 밀도를 산출하고 그리고 더미 영역을 추출하는 모듈, 주어진 목표 밀도 및 더미 패턴의 스펙하에서, 각 버킷의 로컬 패턴의 밀도에 따라 연속적으로 조절되는 밀도를 갖는 하나 이상의 더미 패턴으로 이루어진 더미 패턴군을 상기 각 버킷의 더미 영역에 배치하는 모듈을 포함한다. 더미 패턴군 배치 모듈은 더미 패턴군의 밀도와 더미 패턴군을 구성하는 더미 패턴의 크기를 포함하는 더미 패턴군에 대한 데이터를 상기 칩 설계 레이아웃 데이터에 병합하는 모듈, 및 병합된 데이터를 마스크 데이터 포맷으로 변환하는 모듈을 포함한다.
한편, 더미 패턴군 배치 모듈은 더미 패턴 간의 피치가 고정된 상태에서 상기 더미 패턴의 크기를 증감함으로써 더미 패턴군의 밀도를 조절하는 모듈을 포함한다. 더미 패턴군 밀도 조절 모듈은, 주어진 더미 스펙과 상기 버킷 영역을 이용하여 상기 버킷 영역에 레이아웃될 더미 패턴의 수를 계산하는 모듈 및 상기 목표 밀도와 로컬 패턴 밀도의 차를 상기 더미 영역의 면적과 곱하고 이를 상기 더미 패턴의 수로 나눈 값을 제곱근함으로써 더미 패턴의 크기를 조절하는 모듈을 포함한다.
그리고, 더미 영역 추출 모듈은, 독출된 칩 설계 레이아웃 데이터를 근거로, 활성층 레이아웃 영역을 추출하는 모듈, 활성층 레이아웃 영역 주변에 디자인룰 가드 밴드 및 기생 캐패시턴스 가드 밴드를 추가하여 차단 영역을 형성하는 모듈, 및 칩 설계 레이아웃에서 상기 차단 영역을 반전하여 더미 영역으로 한정하는 모듈을 포함한다.
이하에서는 첨부된 도 1 내지 도 7, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c를 참고로 본 발명의 사상을 설명한다.
반도체 칩에는 확산층, 폴리실리콘층 또는 금속 배선층과 같은 활성층들이 소정 영역에 레이아웃되어 있으며, 이러한 레이아웃 데이터는 칩 설계 배치 데이터 독출 모듈(100)에 저장되어 있다. 칩 설계 배치 데이터 독출 모듈(100)은 칩 설계 배치 데이터베이스(10)로부터 칩 설계 배치 데이터(102)를 독출한다(단계 12). 다음, 칩 설계 배치 데이터(102)는 활성층 레이아웃 추출 모듈(105)로 입력된다. 한편, 칩 설계 레이아웃은 도 3에 도시된 것과 같이 다수의 버킷(31)으로 나뉜다. 활성층 레이아웃 추출 모듈(105)은 각각의 버킷에서의 활성층, 예를 들면, 확산층, 폴리실리콘층 또는 금속 배선층 등을 추출한다(단계 14). 추출된 활성층 레이아웃(107)은 디자인룰 가드 밴드 및 기생캐패시턴스 가드 밴드 모듈(110)로 입력되어, 공정에 필요한 디자인룰을 확보하고 반도체 칩의 소자를 실제 구현할 경우 발생할 수 있는 기생 캐패시턴스를 고려하여 보호 영역을 결정한다. 도 4에는 활성층으로 확산층(34)과 폴리실리콘층(32)이 도시되어 있으며, 확산층(34)의 보호 영역은 34A로, 폴리실리콘층(32)의 보호 영역은 32A로 표시하였다. 그리고 활성층과 그 주변 일정 영역(보호 영역)으로 이루어지는 차단 영역(112, 도 5의 36)을 형성한다(단계 18). 차단 영역(112)이란 더미 패턴들이 형성되어서는 안 되는 영역을 의미한다. 더미 영역 추출 모듈(115)은 각 버킷에서 차단 영역(112, 도 5의 36)을 반전하여 더미 패턴들이 배치될 더미 영역(117, 도 6의 38)을 추출한다(단계 20).
한편, 추출된 활성층 레이아웃은 로컬 패턴 밀도 산출 모듈(109)로 입력되어, 각 버킷 영역에서 활성층 레이아웃이 차지하는 비율을 계산하여 로컬 패턴 밀도(123)를 산출한다(단계 19). 그리고, 정의된 더미 영역(117)의 면적 및 로컬 패턴 밀도(123)와 함께 사용자가 룰 파일을 통해 지정한 더미 패턴의 스펙과 반도체 칩 설계 배치의 목표 밀도가 더미 패턴 발생 및 크기 조절 모듈(120)으로 입력되어 각 버킷의 로컬 패턴 밀도에 연속적으로 변하는 더미 패턴의 크기를 계산한다(단계 23). 더미 패턴의 스펙이란, 더미 패턴의 최대 크기와 최소 크기, 더미 패턴의 피치 및 더미 패턴의 형상 등을 포함한다. 예로써, 더미 패턴의 형상은 사각형(직사각형 또는 정사각형)을 채용한 더미 패턴군이 도 8a 내지 도 8c에 도시되어 있다.
한편, 도 8a 내지 도 8c, 도 9a 내지 도 9c 및 도 10a 내지 도 10c의 더미 패턴의 피치(P, Q, R)가 고정되어 있으므로, 더미 패턴의 크기(S1, T1과 T2, U1과 U2)를 증감(도 8a, 9a 및 도 10a에서 S2는 고정되어 있음)함으써 더미 패턴간의 간격(D, E와 G, F와 H)이 변하게 되어, 더미 패턴군의 밀도가 조절될 수 있다.
더미 패턴의 크기를 계산하는 과정을 보다 구체적으로 살펴보면, 더미 패턴 스펙(23)과 각 버킷 면적(21)을 근거로 버킷의 더미 영역에 배치될 수 있는 더미 패턴의 수를 계산한다(단계 40). 다음, 더미 패턴의 수, 목표 밀도(25), 버킷의 로컬 패턴 밀도(19), 더미 영역의 면적(21)을 기초로 아래의 식을 이용하여 더미 패턴의 크기를 계산한다. 아래의 식은 더미 패턴이 정사각형 형상이며, 정사각형의 두변(서로 직교하는 양변)의 길이가 조절되는 경우에 적용된다.
더미 패턴의 수와 더미 영역의 면적이 결정된 상태에서 로컬 패턴의 밀도가 목표 밀도에 근접하면, 즉 목표 밀도와 로컬 패턴 밀도 간의 차이가 작으면, 더미 패턴의 크기는 작게되어 도 9a 내지 도 9 c에 도시된 것과 같이 더미 패턴의 밀도를 감소시킨다. 반면, 목표 밀도와 로컬 패턴 밀도간의 차이가 크면, 더미 패턴의 크기는 커져 도 10a 내지 도 10c에 도시된 것과 같이 더미 패턴의 밀도를 증가시킨다.
로컬 패턴 밀도에 따라 연속적으로 변하는 크기를 갖는 하나 이상의 더미 패턴드로 이루어지는 더미 패턴군의 데이터(124)는, 병합 모듈(130)에서, 단계 22에서 결정된 크기를 갖는 더미 패턴을 생성하여 더미 영역에 추가한다(단계 26).
다음, 처리 하지 않은 버킷이 있으면 단계 28에서 단계 14 진행하여 전술한 과정을 반복하고, 그렇지 않으면, 단계 30으로 진행하여, 먼저 병합모듈(130)에서 병합된 반도체 칩 설계 배치 데이터를 변환 모듈(132)에서 변환하여 마스크용 데이터(135) 즉 마스크 데이터 포맷으로 변환한다. 한편, 단계 26에서의 데이터 병합은 누적된다. 즉, 첫번째 버킷에 더미 패턴을 추가한 뒤 두 번째 버킷에 더미 패턴을 추가하면, 이때 단계 26의 출력은 첫번째 버킷과 두 번째 버킷에 더미 패턴이 추가된 상태의 칩 설계 배치 데이터가 된다.이상에서 자세히 설명한 바와 같이, 본 발명에 의하면 결과물을 레이아웃이 아니라 바로 마스크로 제작할 수 있는 포맷으로 생성하고, 패턴 밀도를 nm 단위로 미세하게 연속적으로 조절할 수 있으며, 레이아웃 독출을 1회만 실시하여 모든 것을 처리하게 되므로 신속하게 처리할 수 있다.
로컬 패턴 밀도에 따라 그 크기 및 밀도가 결정된 하나 이상으로 이루어진 더미 패턴군을 각 버킷의 더미영역에 배치한 (변경된) 칩 설계 배치를 이용하여, 마스크용 데이터를 생성하고 이를 사용하여, 반도체 기판 상면에 활성층과 더미 패턴들을 배치하고 그 상부 전면에 층간 절연막을 형성한 뒤, 층간 절연막의 두께 분포도를 조사하였으며, 그 결과는 도 11b에 도시되었다. 반면, 로컬 패턴 밀도를 고려하지 않고 더미 영역에 동일한 크기를 가지는 하나 이상의 더미 패턴들을 형성(더미 패턴군의 밀도가 동일함)한 경우의 층간 절연막의 두께 분포는 도 11a에 나타나 있다. 그런데, 층간 절연막의 두께 편차는 도 11a에서는 0.3인데 반해 도 11b에서는 0.2로 약 50% 감소하였다. 즉, 반도체 칩 설계 배치 전 영역에 걸친 층간 절연막의 두께의 균일성이 향상됨을 알 수 있다.
또한, 본 발명의 사상을 300만개의 게이트로 이루어진 에이직(ASIC:Application Specific Integrated Circuit) 장치의 금속층과 16M 에스램(SRAM;Static Random Access Memory)의 게이트층에 적용하였다. 먼저 ASIC장치의 경우에는 더미 패턴을 생성하기 전 최초의 반도체 칩 설계 배치의 크기는 104MB였다. 그러나, 더미 패턴 데이터를 생성하고 최초의 반도체 칩 설계 배치 데이터와 동일한 형태로 포맷한 후 병합하고, 병합된 반도체 칩 설계 배치 데이터를 마스크 데이타로 변환하여 마스크 데이터를 생성하는 경우(반도체 칩 설계 배치 데이터를 2회 독출하는 경우)에는, 최종 마스크 데이터의 크기가 1000MB가 되어 약 9.6배 증가하게 된다. 그러나 본 발명의 사상을 적용한 경우(반도체 칩 설계 배치 데이터를 단계 12에서만 1회 독출하는 경우)에는 마스크 데이터의 크기는 130MB로 약 1.3배 증가에 그친다. 이에 따라 마스크 데이터 또는 마스크 생성까지 소요되는 시간은 ASIC 장치인 19.2 시간(종래 방법사용)에서 12시간으로 감소하였다.
그리고, SRAM의 경우에도 최초의 반도체 칩 설계 배치 데이터의 크기는 12MB, 더미 패턴 데이터의 생성/GDS 포맷 및 최초의 반도체 칩 설계 배치 데이터와의 병합후 결과물을 마스크 데이타 포맷으로 변환하면, 마스크 데이터의 크기가 547MB로 약 45.6배 증가한 반면 본 발명을 적용하면 마스크 데이터의 크기가 102MB로 8.5배 증가에 그친다. 이에 따라, 마스크 데이터 또는 마스크 생성까지 소요되는 시간은 11시간(종래 방법 사용) 에서 4시간으로 감소하였다.이와 같이, 본 발명에 의하면 레이아웃이 아닌 마스크 데이타 포맷으로 결과물이 얻어지기 때문에 아웃풋 크기가 1/5 내지 1/7 가량 감소되며 수행시간이 개선되고, 로컬 밀도의 변동도 감소된다.

Claims (17)

  1. 칩 설계 레이아웃 데이터를 칩 설계 레이아웃 데이터베이스부터 독출하는 단계,
    칩 설계 레이아웃 영역을 다수의 버킷으로 나누어 각 버킷에서의 로컬 패턴 밀도를 산출하고 더미 영역을 추출하는 단계, 및
    주어진 목표 밀도 및 더미 패턴의 스펙하에서, 각 버킷의 로컬 패턴의 밀도에 따라 연속적으로 조절되는 밀도를 갖는 하나 이상의 더미 패턴으로 이루어진 더미 패턴군을 상기 각 버킷의 더미 영역에 배치하는 단계를 포함하며,
    상기 더미 패턴군의 밀도는 더미 패턴 간의 피치가 고정된 상태에서 상기 더미 패턴 각각의 크기를 증감함으로써 조절되는 마스크 데이터 생성 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 더미 패턴 각각은 사각형의 형상을 하고 있으며, 상기 사각형의 일변 및 상기 일변과 접하는 다른 일변 중의 적어도 한 변의 길이가 조절됨으로써, 상기 더미 패턴군의 밀도가 조절되는 마스크 데이터 생성 방법.
  4. 제 3 항에 있어서, 상기 더미 패턴이 정사각형이고 정사각형의 양변의 길이가 조절되는 경우의 상기 더미 패턴의 크기는, 상기 주어진 더미 스펙과 상기 버킷 영역을 이용하여 상기 버킷 영역에 레이아웃될 더미 패턴의 수를 계산하고, 상기 목표 밀도와 로컬 패턴 밀도의 차를 상기 더미 영역의 면적과 곱하고, 상기 곱을 상기 더미 패턴의 수로 나눈 값을 제곱근함으로써 결정되는 마스크 데이터 생성 방법.
  5. 제 1 항에 있어서, 상기 더미 패턴군 배치 단계는, 상기 더미 패턴군에 대한 데이터를 상기 칩 설계 레이아웃 데이터에 병합하는 단계, 및
    상기 병합된 데이터를 마스크 데이터 포맷으로 변환하는 단계를 포함하는 마스크 데이터 생성 방법.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서, 상기 더미 영역을 추출하는 단계는, 상기 독출된 칩 설계 레이아웃 데이터를 근거로, 활성층 레이아웃 영역을 추출하는 단계, 상기 활성층 레이아웃 영역 주변에 디자인룰 가드 밴드 및 기생 캐패시턴스 가드 밴드를 추가하여 차단 영역을 형성하는 단계, 상기 칩 설계 레이아웃 영역에서 상기 차단 영역을 이외의 부분을 더미 영역으로 한정하는 단계를 포함하는 마스크 데이터 생성 방법.
  7. 제 6 항에 있어서, 상기 더미 패턴군 배치 단계는, 상기 더미 영역 한정 단계 후에, 상기 저장된 더미 패턴군 데이터를 상기 칩 설계 레이아웃 데이터에 병합하는 단계, 및
    상기 병합된 데이터를 마스크 데이터 포맷으로 변환하는 단계를 포함하는 마스크 데이터 생성 방법.
  8. 제 5 항에 있어서, 상기 더미 패턴군에 대한 데이터는 상기 더미 패턴군의 밀도와 상기 더미 패턴군을 이루는 더미 패턴 각각의 크기를 포함하는 마스크 데이터 생성 방법.
  9. 칩 설계 레이아웃 데이터를 칩 설계 레이아웃 데이터베이스로부터 독출하기 위한 모듈,
    다수의 버킷으로 나뉜 칩 설계 레이아웃 영역의 각 버킷에서의 로컬 패턴 밀도를 산출하고 더미 영역을 추출하는 모듈, 및
    주어진 목표 밀도 및 더미 패턴의 스펙하에서, 각 버킷의 로컬 패턴의 밀도에 따라 연속적으로 조절되는 밀도를 갖는 하나 이상의 더미 패턴으로 이루어진 더미 패턴군을 상기 각 버킷의 더미 영역에 배치하는 더미 패턴군 배치 모듈을 포함하며,
    상기 더미 패턴군 배치 모듈은 상기 더미 패턴 간의 피치는 고정된 상태에서 상기 더미 패턴 각각의 크기를 증감함으로써 상기 더미 패턴군의 밀도를 조절하는 더미 패턴군 밀도 조절 모듈을 포함하는 것을 특징으로 하는 마스크 데이터 생성 기록 매체.
  10. 삭제
  11. 제 9 항에 있어서, 상기 더미 패턴군 밀도 조절 모듈은, 주어진 더미 스펙과 상기 버킷 영역을 이용하여 상기 버킷 영역에 레이아웃될 더미 패턴의 수를 계산하는 모듈 및 상기 목표 밀도와 로컬 패턴 밀도의 차를 상기 더미 영역의 면적과 곱하고 이를 상기 더미 패턴의 수로 나눈 값을 제곱근함으로써 더미 패턴의 크기를 조절하는 모듈을 포함하는 마스크 데이터 생성 기록 매체.
  12. 제 9 항에 있어서, 상기 더미 패턴군 배치 모듈은, 상기 더미 패턴군의 밀도 조절 모듈로부터 출력된 상기 더미 패턴군에 대한 데이터를 상기 칩 설계 레이아웃 데이터에 병합하는 모듈, 및
    상기 병합된 데이터를 마스크 데이터 포맷으로 변환하는 모듈을 더 포함하는 마스크 데이터 생성 기록 매체.
  13. 제 9항 내지 제 12 항 중의 어느 한 항에 있어서, 상기 더미 영역 추출 모듈은, 상기 독출된 칩 설계 레이아웃 데이터를 근거로, 활성층 레이아웃 영역을 추출하는 모듈, 상기 활성층 레이아웃 영역 주변에 디자인룰 가드 밴드 및 기생 캐패시턴스 가드 밴드를 추가하여 차단 영역을 형성하는 모듈, 상기 칩 설계 레이아웃에서 상기 차단 영역을 반전하여 더미 영역으로 한정하는 모듈을 포함하는 마스크 데이터 생성 기록 매체.
  14. 제 13 항에 있어서, 상기 더미 패턴군 배치 모듈은 상기 더미 패턴군의 밀도 조절 모듈로부터 출력된 상기 더미 패턴군에 대한 데이터를 상기 칩 설계 레이아웃 데이터에 병합하는 모듈, 및
    상기 병합된 데이터를 마스크 데이터 포맷으로 변환하는 모듈을 더 포함하는 마스크 데이터 생성 기록 매체.
  15. 제 12 항에 있어서, 상기 더미 패턴군에 대한 데이터는 상기 더미 패턴군의 밀도와 상기 더미 패턴군을 이루는 더미 패턴 각각의 크기를 포함하는 마스크 데이터 생성 기록 매체.
  16. 제 14 항에 있어서, 상기 더미 패턴군에 대한 데이터는 상기 더미 패턴군의 밀도와 상기 더미 패턴군을 이루는 더미 패턴 각각의 크기를 포함하는 마스크 데이터 생성 기록 매체.
  17. 제 7 항에 있어서, 상기 더미 패턴군에 대한 데이터는 상기 더미 패턴군의 밀도와 상기 더미 패턴군을 이루는 더미 패턴 각각의 크기를 포함하는 마스크 데이터 생성 방법.
KR10-2001-0008757A 2001-02-21 2001-02-21 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체 KR100378195B1 (ko)

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