KR19980071574A - 마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조방법 - Google Patents

마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조방법 Download PDF

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이데이 노부유끼
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Abstract

본 발명은, 마스크에 적용되는 리소그래피 방식으로 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 제2 층을 증착시키고, 상기 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서, (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계, (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및 (C) 상기 평균 패턴 면적비 β(i, j)이 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미(dummy) 패턴을 배치하는 단계를 포함하는 것을 특징으로 한다

Description

마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조 방법
본 발명은 리소그래피 공정에 이용하기 위한 마스크에 형성될 마스크 패턴을 설계하는 방법과 상기 마스크 패턴 설계 방법에 따라서 생성된 마스크를 통해 집적 회로를 제조하는 방법에 관한 것이다.
일반적으로, 집적 회로는 회로 블록이라고 불리는 취급하기 용이한 크기의 부분 회로들을 조합하는 방법에 따라서 설계된다. 집적 회로를 구성하는 패턴은 일반적으로 어느 하나의 회로 블럭에 속한다. 리소그래피 공정에 사용되는 마스크에 형성될 마스크 패턴을 설계하는 종래 방법에서는 미리 설계되는 회로 블록들은 칩 면적을 최소로 하도록 자동적으로 배치된다. 회로 블록의 자동 배치 시에는 회로 블록들 간의 거리를 가능한 최소가 되도록 감소시키는 알고리즘을 채용한다. 한편, 하나의 칩 내에는 패턴의 수가 보다 많은 회로 블록과 패턴의 수가 보다 적은 회로 블록이 존재한다. 이 칩을 격자 형태로 된 메쉬들로 분할하고, 이 메쉬들의 패턴 면적비 α′를 구하면, 이 패턴 면적비 α′에 큰 변동이 생긴다.
집적 회로의 집적도 증가에 대처하기 위한 한가지 기술로서는 집적 회로를 제조할 때에 평탄화 처리를 수행하는 기술이 있다. 이 평탄화 처리 기술 중에는 화학적/기계적 연마법(때로는 간단히 CMP이라고 함)이 잇다. 도 11은 이 CMP법에 사용되는 연마 장치를 개략적으로 도시한 것이다. 이 연마 장치는 연마 플레이트, 기판 유지대, 및 연마제 슬러리 공급계를 갖고 있다. 연마 플레이트는 회전 가능한 연마 플레이트 회전축에 의해 지지되며, 연마 플레이트면에는 연마 패드가 설치되어 있다. 기판 유지대는 연마 플레이트 위에 배치되며, 기판 유지대 회전축에 의해 유지된다. 예컨대, 기판 연마 시에 기판은 기판 유지대에 부착된다. 기판 유지대 회전축은 기판 유지대를 연마 패드쪽으로 미는 연마 압력 조정 기구(도시 안됨)에 부착된다. 그 다음, 연마제 슬러리 공급계로부터 연마 패드로 연마제를 함유한 연마제 슬러리를 공급하면서 연마 플레이트를 회전시킨다. 동시에, 기판 유지대에 부착되어 있는 기판을 회전시키고, 연마 압력 조정 기구를 이용하여 기판과 연마 패드 간의 압력을 조정한다. 이런 식으로 기판의 표면을 연마한다.
이하, 도 17a 내지 17d를 참조로 종래의 CMP법의 개요에 대해서 설명한다. 도 17a의 개략 부분 단면도에 도시되어 있는 바와 같이, 먼저, 예컨대 절연층으로 구성된 하지층(10) 상에 예컨대 불순물이 도핑된 폴리실리콘으로 구성된 제1 층(11)을 증착시킨다. 그 다음, 제1 층(11)에 리소그래피와 에칭으로 패턴을 형성한다(도 17b 참조). 제1 층의 패터닝된 부분은 도면 부호 12로 지시되어 있다. 그 다음, 전체 표면 상에 제2 층(14)(예컨대, 절연층)을 증착시키고(도 17c 참조), 이 제2 층(14)을 CMP법으로 평탄화시킨다. 그러나, 패터닝된 제1 층(12)에서 패턴 면적비 α′에 큰 변동이 있는 경우에는 다음과 같은 문제가 발생한다. 즉, 패턴 면적비 α′가 낮은 제1 층 (12) 부분 상의 제2 층(14) 부분은 패턴 면적비 α′가 높은 제1 층 (12) 부분 상의 제2 층(14) 부분보다 휠씬 더 연마된다(도 17d 참조). 이러한 현상을 디싱(dishing)이라고 한다. 그 결과, 제2 층(14)의 평탄화 처리가 어렵게 된다.
상기 문제를 해결하는 한가지 방법은 「Extended Abstract of the 1996 International Conference on Solid State Device and Materials, S. Deleonibus, et al., YOKOHAMA, pp.836-838」에 개시되어 있다. 도 18a 및 18b의 개략 부분 단면도에 도시되어 있는 바와 같이, 패턴 면적비 α′가 높은 제1 층(12) 영역과 패턴 면적비 α′가 낮은 제1 층(12) 영역을 포함하고 있고, 패턴 면적비 α′가 높은 제1 층(12) 영역은 직사각형 형태로 개략적으로 나타나 있다고 가정한다. 상기 방법에서는 제2 층(14) 상에 레지스트(40)를 형성한다(도 18c 참조). 그 다음, 패턴 면적비 α′가 높은 제1 층(12) 영역 상에 제2 층(14)이 레지스트(40)로 덮이지 않게끔 레지스트(40)를 리소그래피법으로 패터닝시킨다(도 19a 참조). 그 다음, 패터닝된 레지스트(40)를 이용하여 제2 층(14)을 두께 방향으로 부분 에칭시킨다(도 19b 참조). 그 후, 레지스트(40)를 제거하고, 나머지 층(14)에 대해서 CMP법을 시행한다.
상기 방법에 따라서는 패터닝된 제1 층(12)의 패턴 면적비 α′와는 상관없이 제2 층(14)을 평탄화시킬 수가 있다. 그러나, 상기 방법은 다음과 같은 문제가 있다. 레지스트(40)를 패터닝시키는 단계와 제2 층(14)을 에칭시키는 단계가 필요하기 때문에 전체적으로는 CMP 공정 단계수가 늘어 난다. 더욱이, 제2 층(14)을 깊이 방향으로 부분 에칭시킬 때에 그 깊이를 조절하기가 어렵다. 또한, 집적 회로의 제조 단가가 높아지고 그 수율이 감소하는 문제도 있다.
따라서, 본 발명의 목적은 리소그래피 공정에 이용하기 위한 마스크에 형성될 마스크 패턴의 설계 방법으로서, 제1 층이나 기판에 형성된 패턴의 패턴 면적비에 영향을 받지 않고 제2 층이나 다른 층을 평탄화 처리할 수 있고 CMP 공정에서 추가적인 처리 단계를 필요로 하지 않는 마스크 패턴 설계 방법과 집적 회로 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 양상에 따른 마스크에 형성될 마스크 패턴 설계 방법은 마스크에 적용되는 리소그래피 방식으로 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 제1 층을 포함하는 기판 상에 제2 층을 증착시키고, 이 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법이다.
상기 목적을 달성하기 위한 본 발명의 제2 양상에 따른 마스크에 형성될 마스크 패턴 설계 방법은 마스크에 적용되는 리소그래피 방식으로 기판에 패턴을 형성하고, 그 다음에, 그 기판 상에 층을 증착시키고, 이 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법이다.
또한, 상기 목적을 달성하기 위한 본 발명의 제3 양상에 따른 마스크에 형성될 마스크 패턴 설계 방법은 마스크에 적용되는 리소그래피 방식으로 출발 기판에 패턴을 형성하고, 그 다음에, 이 출발 기판의 앞면을 지지 기판에 접착시키고, 이 출발 기판을 이 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법이다.
본 발명의 제1, 제2, 및 제3 양상에 따른 마스크 패턴 설계 방법은
(A) 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
(B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
(C) 상기 평균 패턴 면적비 β(i, j)이 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미(dummy) 패턴을 배치하는 단계
를 포함한다.
상기 목적을 달성하기 위한 본 발명의 제4 양상에 따른 마스크에 형성될 마스크 패턴 설계 방법은 마스크에 적용되는 리소그래피 방식으로 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 제1 층을 포함하는 기판 상에 제2 층을 증착시키고, 이 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법이다.
상기 목적을 달성하기 위한 본 발명의 제5 양상에 따른 마스크에 형성될 마스크 패턴 설계 방법은 마스크에 적용되는 리소그래피 방식으로 기판에 패턴을 형성하고, 그 다음에, 그 기판 상에 층을 증착시키고, 이 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법이다.
또한, 상기 목적을 달성하기 위한 본 발명의 제6 양상에 따른 마스크에 형성될 마스크 패턴 설계 방법은 마스크에 적용되는 리소그래피 방식으로 출발 기판에 패턴을 형성하고, 그 다음에, 이 출발 기판의 앞면을 지지 기판에 접착시키고, 이 출발 기판을 이 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법이다.
본 발명의 제4, 제5, 및 제6 양상에 따른 마스크 패턴 설계 방법은
(A) 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
(B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
(C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 마스크 패턴의 패턴을 재배치하는 단계
를 포함한다.
상기 목적을 달성하기 위한 본 발명의 제1 양상에 따른 직접 회로 제조 방법은 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 제1 층을 포함하는 기판 상에 제2 층을 증착시키고, 이 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법이다.
상기 목적을 달성하기 위한 본 발명의 제2 양상에 따른 집적 회로 제조 방법은 기판에 패턴을 형성하고, 그 다음에, 그 기판 상에 층을 증착시키고, 이 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법이다.
또한, 상기 목적을 달성하기 위한 본 발명의 제3 양상에 따른 집적 회로 제조 방법은 출발 기판에 패턴을 형성하고, 그 다음에, 이 출발 기판의 앞면을 지지 기판에 접착시키고, 이 출발 기판을 이 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법이다.
본 발명의 제1, 제2, 및 제3 양상에 따른 집적 회로 제조 방법에서는, 마스크에 형성될 마스크 패턴은
(A) 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
(B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
(C) 상기 평균 패턴 면적비 β(i, j)이 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미(dummy) 패턴을 배치하는 단계
에 따라서 설계된다. 그리고, 패턴은, 마스크에 적용되는 리소그래프 방식으로, 본 발명의 제1 양상에 따른 집적 회로 제조 방법에서는 제1 층에, 본 발명의 제2 양상에 따른 집적 회로 제조 방법에서는 기판에, 그리고 본 발명의 제3 양상에 따른 집적 회로 제조 방법에서는 출발 기판에 형성된다.
상기 목적을 달성하기 위한 본 발명의 제4 양상에 따른 집적 회로 제조 방법은 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 제1 층을 포함하는 기판 상에 제2 층을 증착시키고, 이 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 설계 방법이다.
상기 목적을 달성하기 위한 본 발명의 제5 양상에 따른 집적 회로 제조 방법은 기판에 패턴을 형성하고, 그 다음에, 그 기판 상에 층을 증착시키고, 이 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법이다.
또한, 상기 목적을 달성하기 위한 본 발명의 제6 양상에 따른 집적 회로 제조 방법은 출발 기판에 패턴을 형성하고, 그 다음에, 이 출발 기판의 앞면을 지지 기판에 접착시키고, 이 출발 기판을 이 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법이다.
본 발명의 제4, 제5, 및 제6 양상에 따른 집적 회로 제조 방법에서는, 마스크에 형성될 마스크 패턴은
(A) 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
(B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
(C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 마스크 패턴의 패턴을 재배치하는 단계
에 따라서 설계된다. 그리고, 패턴은, 마스크에 적용되는 리소그래프 방식으로, 본 발명의 제4 양상에 따른 집적 회로 제조 방법에서는 제1 층에, 본 발명의 제5 양상에 따른 집적 회로 제조 방법에서는 기판에, 그리고 본 발명의 제6 양상에 따른 집적 회로 제조 방법에서는 출발 기판에 형성된다.
본 발명의 제1 양상 내지 제6 양상 중 어느 한 양상에 따른 마스크 패턴 설계 방법 또는 본 발명의 제1 양상 내지 제6 양상 중 어느 한 양상에 따른 집적 회로 제조 방법에서, 평균 패턴 면적비 β(i, j)는 바람직하게는 다음의 수학식들 1-1 및 1-2에 따라서 구해진다. 수학식 1-1에서 Q 값은 적어도 0 이상의 임의값이 될 수 있는데, 바람직하게는 약 10이다. 수학식 1-1에 나타난 바와 같이, 더 정확한 β(i, j) 값은 αq+1(i, j)의 값을 평탄화(평균화)시킴으로써 구해질 수 있다.
〈수학식 1-1〉
〈수학식 1-2〉
여기서, q = 0, 1, 2, ····, Q.
본 발명의 제1 양상에 따른 마스크 패턴 설계 방법 또는 본 발명의 제1 양상에 따른 집적 회로 제조 방법에서, 하지층이 제1 층 아래에 존재하고 이 하지층에 패턴을 형성하는 경우에, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하기 위해서는 제1 층 아래에 설치된 하지층에 패턴을 형성하는데 사용되는 마스크 내의 마스크 패턴의 패턴 면적비 αU(i, j) 값이나 평균 패턴 면적비 βU(i, j) 값을 포함하는 것이 바람직하다. 이 경우, 하지층을 화학적/기계적으로 연마하지 아니하는 경우에는 다음 수학식 2에 따라서 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하는 것이 바람직하고, 하지층을 화학적/기계적으로 연마하는 경우에는 다음 수학식 3에 따라서 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하는 것이 바람직하다.
〈수학식 2〉
α0(i, j) = αS(i, j) + (hU/hS)·αU(i, j)
〈수학식 3〉
α0(i, j) = αS(i, j) + (hU/hS)·βU(i, j)
여기서, αS(i, j)는 제1 층 아래에 하지층이 존재하지 않는다고 가정한 경우의 메쉬(i, j)의 패턴 면적비이고, hS는 패턴 형성 후에 제1 층에서 생기는 레벨차이고, hU는 하지층에서 생기는 레벨차이다.
본 발명의 제4, 제5 또는 제6 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제4, 제5 또는 제6 양상에 따른 집적 회로 제조 방법에서, 마스크 패턴내의 패턴은 한 회로 블록을 다른 한 회로 블록에 연결시키는 패턴을 제외하고는 다수의 회로 블록들 중 어느 한 회로 블록에 속한다. 상기 단계 (C)에서의 패턴 재배치는 회로 블록의 크기 증가(회로 블록의 외형 치수 증가)를 포함하는 것이 바람직하다. 회로 블록의 크기를 증가시키기 위해서 큰 평균 패턴 면적비 β(i, j)를 포함하는 회로 블록의 크기를 증가시키면, 회로 블록 내의 패턴은 그대로 유지되고, 회로 블록의 크기를 증가시키는 영역에는 어떠한 패턴도 배치되지 않는다. 대안적으로는, 회로 블록의 크기를 증가시키는 영역에 패턴을 재배치한다. 작은 평균 패턴 면적비 β(i, j)를 포함하는 회로 블록의 크기를 증가시키는 경우에는, 패턴을 재배치하고 더미 패턴을 배치할 수도 있겠지만, 바람직하게는 회로 내의 패턴은 그대로 유지되고, 회로 블록의 크기를 증가시키는 영역에 더미 패턴이 배치된다. 패턴 면적비 α0(i, j)가 0인 메쉬(i, j)가 회로 블록에 속하지 아니하는 경우에는, 바람직하게는, 만일 가능하다면 메쉬(i, j) 내의 전체에 더미 패턴을 배치한다.
본 발명의 제1 또는 제4 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제1 또는 제4 양상에 따른 집적 회로 제조 방법에서, (제1 층)/(제2 층) 조합의 예로는 (불순물이 도핑된 폴리실리콘층)/(절연층), (알루미늄 합금, 텅스텐, 구리 또는 은과 같은 금속층)/(절연층), (텅스텐 실리사이드나 티타늄 실리사이드와 같은 금속 화합물층)/(절연층), (불순물이 도핑된 폴리실리콘층과 텅스텐 실리사이드나 티타늄 실리사이드와 같은 금속 화합물층으로 구성된 적층 구조)/(절연층), 및 (불순물이 도핑된 폴리실리콘층, 텅스텐 실리사이드나 티타늄 실리사이드와 같은 금속 화합물층, 및 절연막으로 구성된 적층 구조)/(절연층)이 있다. 또한, (제1 층)/(제2 층) 조합의 예로는 (절연층)/(불순물이 도핑된 폴리실리콘층), (절연층)/(알루미늄 합금, 텅스텐, 구리 또는 은과 같은 금속층), (절연층)/(텅스텐 실리사이드나 티타늄 실리사이드와 같은 금속 화합물층), (절연층)/(불순물이 도핑된 폴리실리콘층과 텅스텐 실리사이드나 티타늄 실리사이드와 같은 금속 화합물층으로 구성된 적층 구조), 및 (절연층)/(불순물이 도핑된 폴리실리콘층, 텅스텐 실리사이드나 티타늄 실리사이드와 같은 금속 화합물층, 및 절연막으로 구성된 적층 구조)가 있다.
본 발명의 제2 또는 제5 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제2 또는 제5 양상에 따른 집적 회로 제조 방법에서, 층은 예컨대 절연층이다. 이 절연층은 SiO2, BPSG, PSG, BSG, AsSG, SbSG, NSG, SOG, LTD(저온 산화물, 저온 CVD-SiO2), SiN 또는 SiON과 같은 공지의 절연재의 절연층이나 이들 절연재로 구성된 적층의 절연층을 포함한다. 본 발명의 제2 또는 제5 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제2 또는 제5 양상에 따른 집적 회로 제조 방법에서는, 기판 상에 CMP 스토퍼층을 증착시킨 다음에 이 CMP 스토퍼층과 기판을 패터닝시키는 실시예를 포함한다. CMP 스토퍼층은 층과의 일정한 연마 선택비를 갖는 재료로 구성될 수 있다. CMP 스토퍼의 예로는 SiN층, BN층, 및 SiN층과 폴리실리콘층의 적층 구조가 있다.
본 발명의 제1 내지 제6 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제1 내지 제6 양상에 따른 집적 회로 제조 방법에서, 마스크 패턴이라는 용어는 마스크 내에 형성될 패턴으로서 한개 칩으로도 충분한 크기를 갖는 패턴을 의미한다. 각 메쉬의 크기는 마스크 패턴을 분할함 으로써 얻어진 크기, 예컨대 100 × 100 크기가 될 수 있다. 그러나 메쉬의 크기는 이에 한정되는 것은 아니다. 일반적으로, 마스크에 적용되는 리소그래피 방식에 따라서 한개의 웨이퍼에서 여러개의 칩이 생산된다.
본 발명의 제1, 제2 또는 제3 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제1, 제2 또는 제3 양상에 따른 집적 회로 제조 방법에서, 더미 패턴이라는 용어는 집적 회로 중에 어떠한 회로를 구성하지 않는 페턴을 의미한다. 평균 패턴 면적비 β(i, j)와 비교되는 소정값 β0는 예컨대 0.8이 될 수 있지만, 이에 한정되는 것은 아니고 설계될 마스크 패턴에 따라서 달리 정해질 수도 있다. 더미 패턴이 배치될 메쉬(i, j)의 패턴 면적비 α0(i, j)가 0인 경우에는 메쉬(i, j)의 전체 영역에 더미 패턴을 배치할 수 있다. 이 경우, 더미 패턴이 배치된 메쉬의 패턴 면적비 α0(i, j)는 1이다. 반면에, 더미 패턴이 배치될 메쉬(i, j)의 패턴 면적비 α0(i, j)가 0이 아닌 경우에는 패턴을 겹치게 하지 않는 더미 패턴이 메쉬에 배치될 수 있으며, 메쉬는 패턴과 더미 패턴 간에 예컨대 5 ㎛의 간격을 갖는다. 이 간격이 제공될 수 없거나 배치될 더미 패턴이 너무 작다면(즉, 최소 설계 사이즈의 약 2배보다 작은 경우), 그와 같은 더미 패턴을 배치할 필요가 없다.
본 발명의 제1, 제2 또는 제3 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제1, 제2 또는 제3 양상에 따른 집적 회로 제조 방법에서, 더미 패턴을 배치하는데는 단계 (A) 내지 (C)가 수행되고, 그 다음에 이 단계들 (A) 내지 (C)가 반복될 수 있다.
본 발명의 제4, 제5 또는 제6 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제4, 제5 또는 제6 양상에 따른 집적 회로 제조 방법에서, 바람직하게는 마스크 패턴에 패턴을 재배치한 후에 단계 (A), (B) 및 (C)가 반복된다. 즉, 구체적으로, 평균 패턴 면적비 β(i, j)의 변동을 감소시키기 위하여 α0(i, j)와 β(i, j)가 재계산되고, 바람직하게는 평균 패턴 면적비 β(i, j)의 변동이 상수값에 수렴하는 때에 마스크 패턴 내의 패턴 재배치가 완료된다. 패턴의 재배치가 회로 블록의 크기 증가(회로 블록의 외형 치수 증가)를 포함하는 경우에는, 계산을 간단하게 하기 위하여바람직하게는 회로 블록의 크기의 증가 단위는 메쉬 크기의 정수배 또는 1/정수(정수의 역수)배이다.
본 발명의 제1, 제2 또는 제3 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제1, 제2 또는 제3 양상에 따른 집적 회로 제조 방법이 수행되고, 그 다음에 본 발명의 제4, 제5 또는 제6 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제4, 제5 또는 제6 양상에 따른 집적 회로 제조 방법이 수행될 수 있다.
본 발명의 제1 또는 제4 양상에 따른 마스크 패턴 설계 방법과 관련해서, 또는 본 발명의 제1 또는 제4 양상에 따른 집적 회로 제조 방법에서 제2 층을 증착시키는 경우, 또는 본 발명의 제2, 또는제5 양상에 따른 마스크 패턴 설계 방법과 관련해서, 또는 본 발명의 제2 또는 제5 양상에 따른 집적 회로 제조 방법에서 층을 증착시키는 경우에는, 바람직하게는 CVD법으로 제2 층 또는 층(이후로, 때로는 제2 층(층)으로 기재함)을 증착시킬 수 있다. 이 경우, 표면 반응에 의해서 증착이 행해지는 CVD법(컨포멀(conformal) CVD법)이나 고밀도 플라즈마 CVD법으로 제2 층(층)을 증착하는 경우에는, 이들 2가지 방식 간에는 제1 층이나 기판(이후에는 때때로 제1 층(기판)으로 기재함)에 형성된 패턴 상에 증착된 돌출 형태의 제2 층(층) 부분의 수직 방향에서의 단면 형태가 다르다. 제1 층(기판)에 형성된 패턴 상에 증착된 돌출 형태의 제2 층(층) 부분은 이후로는 제2 층(층)의 돌출부라고 부르기로 한다.
즉, 컨포멀 CVD법으로 제2 층(층)을 증착하는 경우에는, 제1 층(표면)의 전체 표면 상에 제2 층(층)이 증착되며, 제2 층(층)의 돌출부의 폭은 예컨대 제1 층(기판)에 형성된 패턴 폭의 약 2 내지 2.6배이다. 반면에, 고밀도 플라즈마 CVD법으로 제2 층(층)을 증착하는 경우에는, 일반적으로 제2 층(층)의 증착과 스퍼터-에칭이 동시에 진행되며, 플라즈마 입자에 가해진 바이어스에 의한 제2 층(층)의 표면의 평삭 속도(planing rate)와 제2 층(층)의 증착 속도가 균형을 이루게 된다. 제2 층(층)의 증착이 진행됨에 따라서, 제1 층(기판)에 형성된 패턴 상에 형성된 제2 층(층)의 돌출부의 측벽이 더욱 얇게 평삭된다. 그 결과, 제2 층(층)의 돌출부의 폭이 제1 층(기판)에 형성된 패턴의 폭보다 작다. 즉, CVD법이 어떠한 것이라도, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)의 외관값이 변할 수 있다.
본 발명의 제1 또는 제4 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제1 또는 제4 양상에 따른 집적 회로 제조 방법에서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)는 바람직하게는 패터닝된 제1 층을 포함하는 기판 상에 증착될 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 제1 층에 형성될 패턴의 두께와 패터닝된 제1 층을 포함하는 기판 상에 증착될 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 보정된다. 그러나, 이 보정은 증착 방법으로서 채용된 CVD법에 따라 달라진다. 상기 방식에 따라서 현실에 더욱 가까이 보정된 패턴 면적비 α0(i, j)가 구해질 수 있다. 이 경우, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)는 바람직하게는 패터닝된 제1 층을 포함하는 기판 상에 증착될 제2 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS에 따라서 또는 제1 층에 형성될 패턴의 두께와 패터닝된 제1 층을 포함하는 기판 상에 증착될 제2 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서 보정된다. ΔS는 I에 L을 곱함으로써 구해지는데, 여기서 L은 제1 층에 형성될 패턴 상에 증착될 돌출 형상을 갖는 제2 층 부분의 원주 길이이다.
본 발명의 제2 또는 제5 양상에 따른 마스크 패턴 설계 방법, 또는 본 발명의 제2 또는 제5 양상에 따른 집적 회로 제조 방법에서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)는 바람직하게는 기판 상에 증착될 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 기판에 형성될 패턴의 두께와 기판 상에 증착될 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 보정된다. 그러나, 이 보정은 증착 방법으로서 채용된 CVD법에 따라 달라진다. 상기 방식에 따라서 현실에 더욱 가까이 보정된 패턴 면적비 α0(i, j)가 구해질 수 있다. 이 경우, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)는 바람직하게는 기판 상에 증착될 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS에 따라서 또는 기판에 형성될 패턴의 두께와 기판 상에 증착될 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서 보정된다. ΔS는 I에 L을 곱함으로써 구해지는데, 여기서 L은 기판에 형성될 패턴 상에 증착될 돌출 형상을 갖는 층 부분의 원주 길이이다.
제2 층(층)을 컨포멀 CVD법으로 증착시키는 경우, 제1 층(기판)에 형성된 패턴 상에 형성된 제2 층(층)의 돌출부의 측벽들은 거의 수직이다. 즉, 상기 제2 층(층)의 돌출부의 수직 방향에서의 단면 형태는 컨포멀하다. 그러므로, 제1 층(기판)에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 제2 층(층) 부분이 수직 측벽을 갖는 경우, 패턴 면적 증가율 I는 다음의 수학식 4에 따라서 구해질 수 있다.
〈수학식 4〉
I = X0× (rH/rV)
여기서, X0는 증착될 제2 층(층)의 두께, rH는 수평 방향에서의 제2 층(층)의 증착 속도, rV는 수직 방향에서의 제2 층(층)의 증착 속도이다.
제2 층(층)이 다수의 층으로 구성되고, 각 층이 컨포멀 CVD법으로 형성되는 경우에는, 각 층의 패턴 면적 증가율 I는 수학식 (4)에 따라서 구해질 수 있으며, 이들 층들의 구해진 패턴 면적 증가율 I는 합산될 수 있다.
반면에, 제2 층(층)이 고밀도 플라즈마 CVD법으로 형성되는 경우에는, 제1 층(기판)에 형성된 패턴 상에 형성된 제2 층(층)의 돌출부의 측벽들은 수평 방향으로부터 θ각도로 경사진다. 그러므로, 제1 층(기판)에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 제2 층(층) 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 패턴 면적 증가율 I는 다음의 수학식 5에 따라서 구해질 수 있다.
〈수학식 5〉
I = (h0- 2X0)cotθ/2
여기서, h0는 제1 층(기판)에 형성될 패턴의 두께, X0는 증착될 제2 층(층)의 두께이다.
제2 층(층)이 다수의 층으로 구성되고, 각 층이 고밀도 CVD법으로 형성되는 경우에는, 각 층의 패턴 면적 증가율 I는 수학식 (5)에 따라서 구해질 수 있으며, 이들 층들의 구해진 패턴 면적 증가율 I는 합산될 수 있다.
더욱이, 제2 층(층)이 하층과 상층을 갖고, 제1 층(기판)에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고(즉, 하층이 고밀도 플라즈마 CVD법으로 형성되고), 하층의 경사 측벽 상에 증착될 상층 부분이 수평 방향으로부터 θ경사각을 가지는(즉, 상층이 표면 반응에 따라 증착이 행해지는 컨포멀 CVD법으로 형성되는) 경우에는, 패턴 면적 증가율 I는 다음의 수학식 6에 따라서 구해질 수 있다.
〈수학식 6〉
I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
여기서, h0는 제1 층(기판)에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도이다.
상층이 다수의 층으로 구성된 경우에는, 수학식 6의 우변의 두번째 항은 각 층마다 구해지고, 구해진 값들은 합산되어서 패턴 면적 증가율 I의 값이 구해질 수 있다. 제2 층(층)의 상층은 상술한 CVD법으로 뿐만 아니라, 예컨대 제2 층(층)의 하층을 형성하는데 이용된 고밀도 플라즈마 CVD법을 스퍼터링 속도는 감소되고 증착 속도는 증가되게끔 표면 반응을 일으키게 하는 CVD법 조건으로 전환시키는 방법으로도 형성될 수 있다.
각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정할 때에는, 패턴 면적 증가량 ΔS를 감안한 후에, 형성될 패턴이 패턴 면적 증가량 ΔS에 다라서 인접 패턴과 중첩되는 경우가 있다. 즉, 일부 패턴에 있어서는, 패턴 상에 증착된 제2 층(층)의 돌출부의 원주 길이 L을 규정하는 경계선이 인접 패턴 상에 증착된 제2 층(층)의 돌출부 내로 들어온다. 이 경우에는 다수의 인접 패턴을 한개의 패턴으로 생각해도 된다.
본 발명에 따른 마스크 패턴 설계 방법이나 집적 회로 제조 방법에서, 어떤 하나의 메쉬(i, j)를 중심으로 한 소정 영역 내에서 평균 패턴 면적비 β(i, j)가 구해진다. 구해진 평균 패턴 면적비 β(i, j)가 소정값 β0보다 작은 경우에는 더미를 메쉬(i, j)에 배치하거나 마스크 패턴 내의 패턴을 예컨대 회로 블록 단위로 재배치하여 평균 패턴 면적비 β(i, j)를 감소시키킨다. 그 결과, 제1 층, 기판 또는 출발 기판에 형성될 패턴의 패턴 면적비 α′가 균일화될 수 있고, 제2 층, 층 또는 출발 기판의 평탄화 처리를 균일하고 확실하게 수행할 수 있다. 더욱이, CMP법은 추가의 공정 단계를 필요로 하지 않는다.
메쉬(i, j)의 패턴 면적비 α0(i, j)의 균일화를 시도하는 경우에는, 다음 문제점들이 생긴다. 메쉬 크기를 대략 100 ㎛ × 100 ㎛로 감소시킬려고 할 때에, 원하는 규격을 갖는 패턴을 형성하거나 패턴 그 자체를 적당히 배치하기가 어려울 때가 있다. 그러나, 본 발명에서는 패턴 면적비 개념과 메쉬(i, j)를 둘러 싸고 있는 주변 영역(예컨대, 2 ㎜ × 2 ㎜ 크기를 갖는 영역)의 메쉬들의 패턴 면적비들에 기초한 평균 패턴 면적비 β(i, j) 개념을 도입하기 때문에 상기 문제점들을 해소할 수 있다. 즉, 본 발명은 메쉬 크기를 감소시키고자 하는 요망과 메쉬(i, j) 주위 영역의 영향을 반영하고자 하는 요망을 모두 충족시킬 수가 있다.
더욱이, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하면, 현실에 더욱 가까운 패턴 면적비 α0(i, j)를 구할 수가 있다.
도 1a 및 1b는 실시예 1에서의 마스크 패턴 설계 방법을 설명하기 위한 개략 평면도.
도 2는 실시예 1에서의 마스크 패턴 설계 방법의 플로우챠트.
도 3a 내지 3d는 실시예 2에서의 집적 회로 제조 방법을 설명하기 위한 제1 층 등의 개략 부분 단면도.
도 4a 내지 4d는 실시예 3에서의 집적 회로 제조 방법을 설명하기 위한 제1 층 등의 개략 부분 단면도.
도 5a 내지 5d는 실시예 4에서의 집적 회로 제조 방법을 설명하기 위한 기판 등의 개략 부분 단면도.
도 6a 내지 6c는 실시예 5에서의 집적 회로 제조 방법을 설명하기 위한 기판 등의 개략 부분 단면도.
도 7a 내지 7c는 실시예 6에서의 마스크 패턴 설계 방법을 설명하기 위한 하지층 등의 개략 부분 단면도.
도 8a 내지 8b는 실시예 7에서의 마스크 패턴 설계 방법을 설명하기 위한 마스크 패턴의 개략 평면도.
도 9는 실시예 7에서의 마스크 패턴 설계 방법의 플로우챠트.
도 10a 및 10b는 화학적/기계적 연마법으로 제2 층을 연마한 상태를 개략적으로 나타낸 도면.
도 11은 화학적/기계적 연마법에 사용되는 연마 장치를 개략적으로 도시한 도면.
도 12는 수직 방향에서만 증착되는 것으로 가정된 제2 층 등의 개략 부분 단면도.
도 13은 표면 반응에 따라서 증착이 행해지는 CVD법으로 제2 층을 형성할 때의 제2 층 등의 개략 부분 단면도.
도 14는 고밀도 플라즈마 CVD법으로 제2 층을 형성할 때의 제2 층 등의 개략 부분 단면도.
도 15는 고밀도 플라즈마 CVD법으로 제2 층의 하층을 형성하고 표면 반응에 따라서 증착이 행해지는 CVD법으로 제2 층의 상층을 형성할 때의 제2 층 등의 개략 부분 단면도.
도 16a 내지 16c는 제1 층에 형성된 패턴의 개략 부분 단면도.
도 17a 내지 17d는 종래의 화학적/긱계적 연마 공정을 설명하기 위한 제1 층 등의 개략 부분 단면도.
도 18a 내지 18c는 도 17a 내지 17d에서의 연마 공정과는 다른 종래의 화학적/긱계적 연마 공정을 설명하기 위한 제1 층 등의 개략 부분 단면도.
도 19a 및 19b는 도 18c에 이어지는 것으로서, 종래의 화학적/긱계적 연마 공정을 설명하기 위한 제1 층 등의 개략 부분 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 하지층
11 : 제1 층
12 : 패터닝된 제1 층
13, 23, 33 : 더미 패턴
14 : 제2 층
21 : 기판
22 : 패터닝된 기판
24 : 층
31 : 출발 기판
32 : 패터닝된 출발 기판 부분
34 : 절연층
35 : 지지 기판
이하, 도면들을 참조하여 본 발명의 배경에 대해서 먼저 설명하고, 이어서 본 발명의 실시예들에 대해서 설명하기로 한다.
예들 들면, 도 10a에 도시된 바와 같이, 하부층(10) 상에 패터닝된 제1 층(12)(두께 h0)을 증착하고, 전체 표면 상에 X0의 두께를 갖는 제2 층(14)을 증착한다. 제1 층(12) 상의 제2 층(14A)의 표면은 높이가 (h0+X0)이고, 하부층(10) 상의 제2 층(14B)의 표면은 높이가 X0이다. 높이는 하부층(10)의 표면으로부터 측정되며, 이하에서도 이런 의미로 사용된다. 예를 들면, 도 10b에 도시된 바와 같이, 제2 층(14)을 연마하고, 그 결과, 제1 층(12) 상의 제2 층(14A)의 표면은 높이가 X1이고, 하부층(10) 상의 제2 층(14B)의 표면은 높이가 X2이다. 게다가, 연마 장치의 연마 패드는 제2 층(14A)에는 압력 P1을 가하고, 제2 층(14B)에는 압력 P2를 가한다. 압력 P1및 P2는 연마 시간 t의 함수들로서 P1(t) 및 P2(t)로 표현하여야 하겠지만, 편의상 P1및 P2로 표현한다. 연마의 기본 이론으로서, 프레스톤(Preston)의 법칙이 알려져 있다. 이 법칙은 연마 속도(polishing rate)는 단위 면적-시간당 마찰 일(frictional work)에 비례한다는 가정에 기초하고 있다. 연마 속도는 다음 수학식 7에 의해 표현된다.
〈수학식 7〉
-dX/dt = cvP
여기서 v는 연마되는 기판의 표면과 연마 플레이트(polishing plate)의 상대 속도이고, P는 압력(연마 시간 t에 상관없이 연마 중에 일정치)이고, X는 제2 층(14)의 표면의 남은 높이이고, c는 상수이다.
패터닝된 제1 층(12)은 면적 S1을 갖는다고 가정하고, 하부층(10) 상에 증착된 제2 층(14)의 부분은 면적 S2를 갖는다고 가정하고, 전체 표면에 가해지는 압력의 평균치는 P라고 가정한다. 이 경우에, 힘 평형에 기초하여 다음 수학식 8을 유도할 수 있다. 또한, 수학식 8은 수학식 9로 수정될 수 있다.
〈수학식 8〉
S1P1+ S2P2= (S1+ S2)P
〈수학식 9〉
kP1+ (1 - k)P2= P
수학식 9에서, k = S1/(S1+ S2)이다. 한편, 연마 패드는 제2 층(14)의 상당한 면적에서 제2 층(14)과 접촉한다. 따라서, k의 값은 메쉬(i, j)의 평균 패턴 면적비 β(i, j)로 치환될 수 있다. 따라서, 수학식 9는 다음 수학식 10으로 더 수정될 수 있다. 다음 수학식들에서는, 평균 패턴 면적비 β(i, j)를 편의상 βij로 표현한다.
〈수학식 10〉
βijP1+ (1 - βij)P2= P
상기 연마 패드가 E의 영률(Young's modulus)과 T의 두께를 갖는다고 가정하면, P1과 P2의 관계는 다음 수학식 11에 표현된 것과 같이 될 수 있다.
〈수학식 11〉
P1- P2= (E/T)(X1- X2)
제1 층(12) 상의 제2 층(14A) 및 하부층(10) 상의 제2 층(14B)의 표면들의 남은 높이들 X1및 X2에 수학식 7을 적용하면, 다음 수학식 12a와 수학식 12b가 성립된다.
〈수학식 12a〉
-dX1/dt = cvP1
〈수학식 12b〉
-dX2/dt = cvP2
수학식 10과 수학식 11에 기초하여, P1과 P2는 X1과 X2의 함수들로서 결정되고, P1과 P2를 수학식 12a와 수학식 12b에 대입시키면, 비동차(inhomogeneous)인 연립 선형 미분 방정식들이 얻어진다. 비동차인 이들 연립 선형 미분 방정식들을 풀면 다음 수학식 13a와 수학식 13b가 얻어진다.
〈수학식 13a〉
X1= X0+ βijh0- cvPt + (1 - βij)h0·exp[-(cvE/T)t]
〈수학식 13b〉
X2= X0+ βijh0- cvPt - βijh0·exp[-(cvE/T)t]
하지층(10)의 표면으로부터 마스크 패턴의 메쉬(i, j)에 대응하는 제2 층(14)의 부분의 표면의 높이 H(i, j)는 다음 수학식 14에 의해 표현될 수 있다. 마스크 패턴의 패턴 면적비 α0(i, j)를 편의상 αij로 표현한다.
〈수학식 14〉
H(i, j) = αijX1+ (1 - αij)X2
수학식 14, 수학식 13a, 수학식 13b로부터 다음 수학식 15를 얻을 수 있다. 또한, 수학식 15를 수정하여 수학식 16을 얻을 수 있다.
〈수학식 15〉
H(i, j) = X0+ βijh0- cvPt + (αij- βij)h0·exp[-(cvE/T)t]
〈수학식 16〉
H(i, j) = X0- cvPt + αijh0·exp[-(cvE/T)t] - βijh0(1 - exp[-(cvE/T)t])
제2 층(14)의 연마가 개시되는 시간(t = 0)에서의 H(i, j)의 값은 수학식 16에 기초하여 다음 수학식 17a에 표현된 것과 같다. 한편, 제2 층(14)의 연마가 완료되는 시간(t = t')에서의 H(i, j)의 값은 수학식 16에 기초하여 다음 수학식 17b에 표현된 것과 같이 근사해질 수 있다.
〈수학식 17a〉
HSTART(i, j) = X0+ αijh0
〈수학식 17b〉
HEND(i, j) ≒ X0- cvPt' + βijh0
수학식 17a와 수학식 17b는 제2 층(14)의 연마가 완료되는 시간에서의 제2 층(14)의 높이 HEND(i, j)가 평균 패턴 면적비 β(i, j)에 의해 좌우된다는 것을 보여준다. 마스크 내에 형성될 마스크 패턴이 설계되면, 소정치 β0보다 작은 평균 패턴 면적비 β(i, j)를 갖는 메쉬(i, j)에 더미 패턴을 제공하거나 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 마스크 패턴 내의 패턴을 재배열함으로써, 제1 층, 기판 또는 출발 기판(starting substrate) 내에 형성되는 패턴의 패턴 면적비를 한결같게 할 수 있고, 제2 층, 층 또는 출발 기판의 평탄화 처리(flattening treatment)를 균일하고 신뢰성 있게 수행할 수 있다.
실시예 1
실시예 1은 본 발명의 제1, 제2 또는 제3 양상에 따른 리소그래피 공정에 사용되는 마스크 내에 형성될 마스크 패턴을 설계하는 방법에 관한 것이다. 즉, 실시예 1은 집적 회로를 제조하는 데 사용되는 마스크 내에 형성될 마스크 패턴을 설계하는 방법과 관계가 있는데, 이 방법은, (1) 상기 마스크가 적용되는 리소그래피에 기초하여 기판 상에 증착된 제1 층 내에 패턴을 형성한 다음, 상기 패터닝된 제1 층을 포함하는 상기 기판 상에 제2 층을 증착하고 화학적/기계적 연마 공정에 의해 상기 제2 층을 평탄화하거나, 또는 (2) 상기 마스크가 적용되는 리소그래피에 기초하여 기판 내에 패턴을 형성한 다음, 상기 기판 상에 층을 증착하고 화학적/기계적 연마 공정에 의해 상기 층을 평탄화하거나, 또는 (3) 상기 마스크가 적용되는 리소그래피에 기초하여 출발 기판 내에 패턴을 형성한 다음, 상기 출발 기판의 앞면(front surface)을 지지 기판에 접합하고 화학적/기계적 연마 공정에 의해 상기 출발 기판의 뒷면(back surface)으로부터 상기 출발 기판을 평탄화한다.
실시예 1에서는, 격자 형태를 갖는 메쉬들이 100 μm × 100 μm의 소정 크기를 갖는다. 다음 수학식 1a와 수학식 1b에 기초하여 평균 패턴 면적비 β(i, j)를 구하였다. 수학식 1a에서는, m의 값으로 10을 사용하고, Q의 값으로 9를 사용하였다. 즉, 소정 영역 내에 중앙점으로서 메쉬(i, j)를 포함하는 마스크 패턴의 소정 영역은 2100 μm × 2100 μm의 크기를 갖는다. 바꾸어 말하면, 평균 패턴 면적비 β(i, j)는 중앙점으로서 메쉬(i, j)를 포함하는 2100 μm × 2100 μm 영역 내의 패턴 면적비들의 평균으로서 구해진다. 또한, αq+1(i, j)의 값을 10회 평탄화(평균)하였다. 일반적으로, 마스크에 의해 하나의 웨이퍼 상에 복수의 칩들이 생성되므로, 수학식 1a 내의 메쉬(i+l, j+k)의 위치가 한 칩의 마스크 패턴에서 벗어날 경우, 하나의 인접한 칩의 마스크 패턴의 영역 내의 대응하는 패턴 면적비 α0를 사용할 수 있다. 또한, 평균 패턴 면적비 β(i, j)의 소정치 β0로서 0.9를 사용하였다. 다르게는, β0의 소정치로서 [{β(i, j)의 최대치} - 1]의 값을 사용할 수도 있다. 상기 값을 β0의 소정치로서 사용할 경우, β0의 값은 더미 패턴을 배치한 후에 변화한다. 따라서, 단계 (A), (B), (C)를 반복하는 것이 바람직하며, 그에 따라 더미 패턴들의 배열을 더욱 최적화할 수 있다.
〈수학식 1a〉
〈수학식 1b〉
여기서, q = 0, 1, 2, …, Q이다.
도 2는 실시예 1에서 마스크 패턴을 설계하는 방법의 단계들의 플로우챠트를 보여준다. 실시예 1에서는, 우선 사전에 설계된 회로 블록들을 칩 면적이 최소화되도록 공지의 알고리즘에 기초하여 자동 배열한다. 즉, 회로 블록-회로 블록 거리들을 가능한 한 작게 배열함으로써 칩의 면적을 최소화한다. 도 1a는 그렇게 얻어진 회로 블록들의 배열을 개략적으로 보여준다. 이 상태에서는, 보다 많은 수의 패턴들을 갖는 회로 블록들과 보다 적은 수의 패턴들을 갖는 회로 블록들이 포함되어 있다. 상기 패턴들을 얻기 위한 마스크 패턴을 격자 형태를 갖고 각각 100 μm × 100 μm의 크기를 갖는 메쉬들로 분할하고 메쉬(i, j)들 하나 하나에 대하여 패턴 면적비 α0(i, j)를 결정할 경우, 패턴 면적비 α0(i, j)가 상당히 변동한다. 도 1a 및 도 1b에서, 진한 선으로 둘러싸인 직사각형 영역들은 회로 블록들을 나타내고, 보다 높은 패턴 면적비를 갖는 회로 블록들은 보다 조밀하게 해칭 표시되어 있다. 또한, 수직선과 수평선들에 의해 형성된 정사각형들은 메쉬들을 나타낸다.
도 1b는 수학식 1a와 수학식 1b에 기초하여 평균 패턴 면적비 β(i, j)를 구한 후에 β(i, j) 0.9 (=β0)인 메쉬(i, j)들에 더미 패턴들을 배치한 상태를 개략적으로 보여준다. 도 1b에서, 더미 패턴들은 검게 표시되어 있다.
공지의 방법에 따라 상기 설계된 마스크 패턴에 기초하여 리소그래피 공정에서 사용되는 마스크를 생성할 수 있다. 상기 설계 방법에 기초하여 생성된 마스크를 제1 층(또는 기판 또는 출발 기판) 내의 패턴을 형성하는 데 사용하면, 하나의 칩을 전체로 할 때 제1 층(또는 기판 또는 출발 기판) 내에 형성된 패턴들의 패턴 면적비 α'의 변동이 감소한다. 따라서, 전체 표면 상에 제2 층(층)을 증착한 후에, 또는 2개의 기판들을 접합한 후에, 집적 회로를 제조하기 위해 CMP 공정에 의해 제2 층(또는 층 또는 출발 기판)을 평탄화하는 경우에, 제2 층(또는 층 또는 출발 기판)의 평탄화 처리를 균일하고 신뢰성 있게 수행할 수 있다.
실시예 2
실시예 2는 본 발명의 제1 양상에 따른 집적 회로를 제조하는 방법에 관한 것이다. 즉, 실시예 2는 실시예에서 설명한 마스크 패턴을 설계하는 방법으로 생성된 마스크를 사용하여, 기판 상에 증착된 제1 층 내에 패턴을 형성한다. 그 후, 전체 표면 상에 제2 층을 증착한 다음, CMP 공정에 의해 제2 층을 평탄화하여, 집적 회로를 제조한다. 이하, 도 3a 내지 도 3d를 참조하여 실시예 2의 집적 회로를 제조하는 방법에 대하여 설명한다.
도 3a의 개략 부분 단면도에 도시된 바와 같이, 우선, 예를 들어 CVD 법에 의해 예컨대 SiO2로 형성된 평평한 하부층(10) 상에 예컨대 불순물이 첨가된 폴리실리콘으로 형성된 제1 층(11)을 증착한다. 그 후, 실시예 1에서 설명한 마스크 패턴을 설계하는 방법에 기초하여 생성된 마스크를 사용한 리소그래피 및 에칭에 의해 제1 층(11) 내에 패턴을 형성한다(도 3b 참조). 참조 번호(12)는 패터닝된 제1 층을 나타낸다. 패터닝된 제1 층(12)은 높은 패턴 면적비 α'를 갖는 영역과 낮은 패턴 면적비 α'를 갖는 영역을 갖는다. 마스크는 더미 패턴들을 갖고, 제1 층의 더미 패턴(13)도 동시에 형성한다. 패터닝된 제1 층(12)은 예를 들어 배선으로서 작용한다.
그 후, CVD 법에 의해 전체 표면 상에 제2 층(14)(예컨대, SiO2로 조성된 절연층)을 증착한다. 그 후, 예컨대, 도 11에 도시된 연마 장치를 이용한 CMP 공정에 의해 제2 층(14)을 평탄화한다(도 3d 참조). 제1 층(12) 내의 패턴 면적비 α'가 상당히 변동하는 경우에도, 더미 패턴(13)들이 형성되기 때문에 제2 층(14)을 균일하게 연마할 수 있다. 그 결과, 소위 디싱 현상(dishing)의 발생을 효과적으로 방지할 수 있고, 평탄화된 제2 층(14)을 용이하고 신뢰성 있게 얻을 수 있다.
〈실시예 3〉
실시예 3은 실시예 2의 변형례이다. 실시예 2에서는, 도 3d에 도시된 바와 같이, 제2 층은 패터닝된 제1 층(12) 위에 형성되어 있다. 한편, 실시예 3에서는 패터닝된 제1 층(12) 위에 제2 층이 형성되어 있지 않다. 예컨대, 실시예 3에서 집적 회로를 제조하는 방법에 따르면, 매몰 배선이 형성될 수 있다. 이제, 도 4a 내지 4d를 참조하여 실시예 3의 집적 회로 제조 방법이 설명된다.
도 4a의 개략적인 부분 단면도에 도시된 바와 같이, 먼저 예컨대 SiO2로 이루어진 편평한 하지층(도시되지 않음) 위에 CVD 방법으로 예컨대 SiO2로 이루어진 제1 층(11)이 증착된다. 그 다음, 실시예 1에서 설명된 마스크 패턴을 설계하는 방법을 기초로 생산된 마스크를 사용하는 리소그라피 및 에칭에 의해 제1 층(11)에 하나의 패턴이 형성된다(도 4b 참조). 상기 패턴은 예컨대 제1 층(11)에 형성된 오목부(홈 부분)이다. 마스크는 더미 패턴을 갖고 있으며, 제1 층(11)에는 더미 패턴(13)도 동시에 형성된다.
그 다음, 예컨대 CVD 방법 또는 스퍼터링 방법에 의해 전 표면상에 제2 층(14)(예컨대, 금속 배선 재료층)이 증착되며(도 4c 참조), 제2 층(14)은 예컨대 도 11에 도시된 연마 장치를 사용하는 CPM 공정에 의해 평탄하게 된다(도 4d 참조). 실시예 3에서, 제2 층(14)은 패터닝된 제1 층(12)의 표면이 노출되도록 CMP 공정에 의해 평탄화된다. 패터닝된 제1 층(12)에서 패턴 면적비 α'의 큰 변동이 있는 경우에도, 더미 패턴(13)이 형성되어 있기 때문에, 제2 층(14)은 균일하게 연마될 수 있다. 결과적으로, 노출된 제1 층(12)의 표면은 깊게 연마되지 않으며, 따라서 제1 층(11)의 표면의 과다한 연마가 효과적으로 방지될 수 있거나, 제2 층(14)의 과다한 연마도 효과적으로 방지될 수 있다.
〈실시예 4〉
실시예 4는 본 발명의 제2 양상에 따른 집적 회로 제조 방법에 관련된다. 즉, 기판에 패턴을 형성하기 위해 실시예 1에서 설명된 마스크 패턴 설계 방법에 의해 생산된 마스크가 사용된다. 그 다음, 전 표면상에 하나의 층이 증착되고 CMP 공정에 의해 평탄화되어, 집적 회로가 제조된다. 이하, 도 5a 내지 5d를 참조하여 집적 회로 제조 방법이 설명된다.
먼저, 실시예 1에 설명된 마스크 패턴 설계 방법을 기초로 생산된 마스크를 사용한 리소그라피 및 에칭에 의해 도 5a의 개략적인 부분 단면도에 도시된, 예컨대 실리콘 반도체 기판으로 이루어진 기판(21)의 표면에 하나의 패턴이 형성된다(도 5b 참조). 참조 부호 22는 패터닝된 기판 부분을 나타낸다. 패턴은 예컨대, 기판(21)에 형성된 오목부(그루브 부분)이다. 마스크는 더미 패턴을 갖고 있기 때문에, 기판(21)에는 동시에 더미 패턴(23)도 형성된다.
그 다음, 예컨대 CVD 방법에 의해 전 표면상에 하나의 층(24)(예컨대 SiO2로 구성된 절연층)이 증착되며(도 5c 참조), 이 층(24)은 예컨대 도 11에 도시된 연마 장치를 사용한 CMP 공정에 의해 평탄화되어 기판의 표면이 노출된다(도 5d 참조). 이러한 방식으로, 예컨대 트렌치 구조를 가진 소자 분리 영역이 형성될 수 있는데, 이 때 SiO2로 구성된 층(24)은 기판(21)의 표면에 형성된 오목부 안에 삽입된다. 패턴이 형성된 기판(21)의 영역(22)에서의 패턴 면적비 α'의 큰 변동이 있는 경우에도, 더미 패턴(23)이 형성되어 있기 때문에 층(24)은 균일하게 연마될 수 있다. 따라서, 소위 디싱 현상의 발생이 효과적으로 방지될 수 있으며, 쉽고 확실하게 평탄화된 층(24)이 얻어질 수 있다.
〈실시예 5〉
실시예 5는 본 발명의 제3 양상에 따른 집적 회로 제조 방법에 관련된다. 즉, 출발 기판에 패턴을 형성하기 위하여 실시예 1에서 설명된 마스크 패턴 설계 방법에 의해 생산된 마스크가 사용된다. 그 다음, 출발 기판의 앞면과 지지 기판이 서로 접착된 다음, 출발 기판이 CMP 공정에 의해 뒷면으로부터 평탄화되어, 집적 회로가 제조된다. 이하, 도 6a 내지 6c를 참조하여 실시예 5의 집적 회로 제조 방법이 설명된다.
먼저, 실시예 1에서 설명된 마스크 패턴 설계 방법을 기초로 생산된 마스크를 이용한 리소그래피 및 에칭에 의해 도 6a의 개략적인 부분 단면도에 도시된, 예컨대 실리콘 반도체 기판으로 구성된 출발 기판(31)의 표면에 패턴이 형성된다. 참조 부호 32는 패터닝된 출발 기판 부분을 나타낸다. 마스크는 더미 패턴을 갖고 있기 때문에, 출발 기판에는 동시에 더미 패턴(33)도 형성된다.
그 다음, 출발 기판(31)의 앞면과 지지 기판(35)이 서로 접착된다. 구체적으로, 출발 기판(31)의 앞면 전체에 예컨대 SiO2로 구성된 절연층(34)이 증착된 다음, 절연층(34)이 평탄화된다. 그 다음, 필요에 따라 절연층(34) 상부에 폴리실리콘층(도시되지 않음)이 증착된다. 그리고, 예컨대 실리콘 반도체 기판으로 구성된 경면 지지 기판(35)과 출발 기판(31)의 앞면(절연층(34) 등의 표면)이 서로 접착되며, 이 적층물은 약 900℃로 열처리되어, 분자 레벨 또는 원자 레벨의 접착 상태가 얻어질 수 있다(도 6b 참조).
그 다음, 출발 기판(31)은 예컨대 도 11에 도시된 연마 장치를 이용한 CMP 공정에 의해 뒷면으로부터 평탄화되어, 절연층의 표면이 노출된다(도 6c 참조). 상기 방식으로, 출발 기판(31)의 표면에 형성된 패턴들 안에 삽입된 절연층들 사이에 시작 기판의 일부가 유지되는 소위 SOI 기판이 형성될 수 있다. 패턴이 형성된 출발 기판(31)의 영역(32)에서의 패턴 면적비 α'의 큰 변동이 있는 경우에도, 더미 패턴이 형성되어 있기 때문에, 출발 기판(31)은 그 뒷면으로부터 균일하게 연마될 수 있다. 따라서, 소위 디싱 현상의 발생이 효과적으로 방지되며, 쉽게 확실하게 평탄화된 SOI 기판이 얻어질 수 있다.
〈실시예 6〉
실시예 6은 본 발명의 제1 양상에 따른 마스크 패턴 설계 방법의 변형례이다. 하지층이 충분히 평탄한 경우, 제1 층을 패터닝하는 데 사용되는 마스크에서 마스크 패턴의 패턴 면적비 α0(i, j)를 보정할 필요가 없다. 그러나, 제1 층 아래에 배치된 하지층이 충분히 평탄하지 않은 경우에는, 하지층에서 발생한 레벨 차이(하지층의 단차)에 의해 발생하는 영향을 고려하여, 즉 하지층의 단차의 보정치를 반영하여 패턴 면적비 α0(i, j)를 결정하는 것이 바람직하다.
즉, 실시예 6에서, 메쉬들 (i, j)의 패턴 면적비 α0(i, j)가 결정될 때, 제1 층 하부에 배치된 하지층에 패턴을 형성하는 데 사용된 마스크에서의 마스크 패턴의 패턴 면적비 α0(i, j)의 값 또는 평균 패턴 면적비 βU(i, j)의 값이 반영된다. 더 구체적으로, 하지층이 존재하지 않는 것으로 가정된 경우의 메쉬(i, j)의 패턴 면적비는 αS(i, j)이다. 제1 층에서의 패턴 형성 후 제1 층에서 발생하는 제1 층의 두께에 대응하는 레벨 차이(단차)는 hS이며, 하지층에서 발생하는 레벨 차이(단차)는 hU이다(도 7a 참조). 하지층이 CMP 공정으로 평탄화되지 않은 경우, 메쉬들 (i, j)의 패턴 면적비 α0(i, j)는 아래의 수학식 2를 기초로 결정된다. 하지층이 CMP 공정으로 평탄화된 경우에는, 메쉬들 (i, j)의 패턴 면적비 α0(i, j)는 아래의 수학식 3을 기초로 결정된다.
〈수학식 2〉
α0(i, j) = αS(i, j) + (hU/hS)αU(i, j)
〈수학식 3〉
α0(i, j) = αS(i, j) + (hU/hS)βU(i, j)
한편, 제2 층의 평탄화 공정이 시간 차원에서 고려될 때, 면적비와 단차의 곱은 메쉬 내에 CMP 공정으로 처리되어야 하는 제2 층의 체적에 대응한다. 즉, 패턴 면적비 α0(i, j)와 레벨 차이 또는 단차인 hS의 곱은 하지층이 존재하지 않는 것으로 가정한 경우의 패턴 면적비 αS(i, j)와 레벨 차이 hS의 곱과 하지층의 패턴 면적비 α0(i, j) 또는 평균 패턴 면적비 βU(i, j)와 하지층의 레벨 차이(단차)의 곱의 총계와 동일하다. 따라서, 아래의 수학식 18-1 또는 18-2가 얻어질 수 있다.
〈수학식 18-1〉
hS·α0(i, j) = hS·αS(i, j) + hU·αU(i, j)
〈수학식 18-2〉
hS·α0(i, j) = hS·αS(i, j) + hU·βU(i, j)
따라서, 수학식 18-1 및 18-2를 hs로 나누면 수학식 2 및 3가 된다. 실시예 6에서는 상기 방식으로 마스크 패턴 내의 소위 패턴 체적비가 균일하게 된다. 즉, 제2 층은 작은 패턴 체적비를 가진 메쉬에 더미 패턴을 배치함으로써 균일하게 평탄화될 수 있다.
하지층이 복수의 층(N개의 층)으로 구성된 경우, 수학식 2 또는 3은 각 층에 CPM 공정이 적용되는 지의 여부에 따라 적용될 수 있다. 즉, 하지층이 제1 층, 제2 층, … 제N 층으로 구성된 경우, 각 층의 α0(i, j)는 층들에 CPM 공정이 적용되는 지의 여부에 따라 아래의 수학식 19-1, 19-2, 19-3 또는 19-4를 기초로 하여 결정될 수 있다. 수학식 19-1 및 20-1에서, 아래 첨자 n은 하지층을 구성하는 층의 수이며, n=1, 2, … N-1이다. 또한, αn+1_S(i, j)는 하지층이 없는 것으로 가정한 때에 메쉬 (i, j) 내의 (n+1) 번째 하지층의 패턴 면적비를 나타내고, hn+1_S는 (n+1) 번째 하지층에 패턴이 형성된 후에 (n+1) 번째 하지층에서 발생하는 레벨 차이 또는 단차이며, hn_U는 n 번째 하지층에서 발생하는 레벨 차이 또는 단차를 나타내고, 패턴 면적비 αn_U(i, j)는 n 번째 하지층에 패턴을 형성하기 위해 사용된 마스크의 패턴 면적비를 나타내며, 평균 패턴 면적비 βn_U(i, j)는 n 번째 하지층에 패턴을 형성하는 데 사용된 마스크의 평균 패턴 면적비이다.
〈수학식 19-1〉
αn+1(i, j) = αn+1_S(i, j) + (hn_U/hn+1_S)·αn_U(i, j)
〈수학식 19-2〉
α0(i, j) = αS(i, j) + (hN_U/hS)·αN_U(i, j)
〈수학식 20-1〉
αn+1(i, j) = αn+1_S(i, j) + (hn_U/hn+1_S)·βn_U(i, j)
〈수학식 20-2〉
α0(i, j) = αS(i, j) + (hN_U/hS)·βN_U(i, j)
도 7a 내지 7c의 개략적인 부분 단면도에 도시된 바와 같이, 실시예 6을 기초로 생산된 마스크를 사용하여 제1 층 또는 기판에 패턴을 형성하는 집적 회로 제조 방법은 실시예 2 또는 3의 방법과 동일하며, 따라서 그 상세한 설명은 생략된다.
〈실시예 7〉
본 발명의 제4, 제5 또는 제6 특징에 따른 리소그래피 공정용 마스크에 형성될 마스크 패턴을 설계하는 방법에 관련된다. 즉, 실시예 7은 (4) 마스크가 사용되는 리소그래피를 기초로 하여 기판상에 증착된 제1 층에 패턴을 형성한 다음, 패터닝된 제1 층을 포함하는 기판상에 제2 층을 증착하고 화학적/기계적 연마 공정으로 제2 층을 평탄화함으로써, 또는 (5) 마스크가 사용되는 리소그래피를 기초로 하여 기판에 패턴을 형성한 다음, 기판상에 하나의 층을 증착하고 화학적/기계적 연마 공정으로 그 층을 평탄화함으로써, 또는 (6) 마스크가 사용되는 리소그래피를 기초로 하여 출발 기판에 패턴을 형성한 다음, 출발 기판의 앞면을 지지 기판에 접착하고 화학적/기계적 연마 공정으로 출발 기판의 뒷면으로부터 출발 기판을 평탄화함으로써 집적 회로를 제조하는 데 사용되는 마스크에 형성될 마스크 패턴을 설계하는 방법에 관련된다.
실시예 7에서, 격자 형태를 갖는 각각의 메쉬는 100㎛×100㎛의 소정의 크기를 갖는다. 또한, 평균 패턴 면적비 β(i, j)는 다음의 수학식 1-1 및 1-2에 기초하여 결정되었다. 수학식 1-1에서, m의 값으로서 10이 사용되었고, Q의 값으로서 9가 사용되었다. 즉, 중심점으로서 메쉬(i, j)를 포함하는 마스크 패턴의 소정의 영역은 2100㎛×2100㎛의 크기를 갖는다. 바꾸어 말하면, 평균 패턴 면적비 β(i, j)는 중심점으로서 메쉬(i, j)를 포함하는 2100㎛×2100㎛ 영역 내의 패턴 면적비의 평균으로서 결정된다. 또한, αq+1(i, j)의 값은 10회 평탄화(평균)되었다. 일반적으로, 복수의 칩이 마스크에 의해 하나의 웨이퍼 상에 제조되기 때문에, 수학식 1-1의 메쉬(i+l, j+k)의 위치가 하나의 칩의 패턴 마스크로부터 편이할 때, 하나의 인접한 칩의 마스크 패턴의 영역내의 대응하는 패턴 면적비(α0)가 사용될 수 있다.
〈수학식 1-1〉
〈수학식 1-2〉
여기서, q=0, 1, 2, ..., Q이다.
도 9는 실시예 7의 마스크 패턴을 설계하는 방법의 단계들의 플로우 차트를 도시한 것이다. 실시예 7에서, 미리 설계된 회로 블럭은 칩 면적이 최소화되도록 공지된 알고리즘에 기초하여 먼저 자동적으로 배열된다. 즉, 칩의 면적은 회로 블럭-회로 블록 거리가 가능한 한 작게 되도록 배열함으로써 최소화된다. 도 8a는 회로 블록의 이렇게 얻어진 배열을 개략적으로 도시한 것이다. 이 상태에서, 보다 많은 수의 패턴을 갖는 회로 블록 및 보다 적은 수의 패턴을 갖는 회로 블록이 포함된다. 상기 패턴들을 얻기 위한 마스크 패턴이 격자 형태를 갖고 각각 100㎛×100㎛의 크기를 갖는 메쉬로 나누어지고 패턴 면적비 α0(i, j)가 메쉬(i, j)에 대하여 하나씩 결정될 때, 패턴 면적비 α0(i, j)는 상당히 변동한다. 도 8a 및 8b에서, 두꺼운 선으로 둘러싸인 직사각형 영역은 회로 블록을 도시하고, 보다 높은 패턴 면적비를 갖는 회로 블록은 보다 조밀하게 빗금쳐저 표시된다. 또한, 수직선 및 수평선에 의해 형성된 정사각형은 메쉬를 표시한다. 마스크 패턴의 임의의 패턴은 하나의 회로 블록을 다른 회로 블록에 접속하는 패턴을 제외하고 복수의 회로 블록 증 하나에 속한다.
평균 패턴 면적비 β(i, j)는 수학식 1-1 및 1-2에 기초하여 결정된다. 그리고, 마스크 패턴의 패턴은 평균 면적비 β(i, j)의 변동을 감소시키도록 재배열된다. 실시예 7에서, 패턴의 재배열은 회로 불럭의 크기를 증가시키는 것을 포함한다.
특히, 모든 얻어진 평균 패턴 면적비 β(i, j)가 소정의 범위 (β1∼β2) 내에 있는지에 대한 평가가 이루어진다. 즉, 모든 평균 패턴 면적비 β(i, j)가 β1≤β(i, j)≤β2를 만족시키는지에 대한 평가가 이루어진다. β1≤β(i, j)≤β2를 만족시키지 않는 평균 패턴 면적비 β(i, j)가 있을 때, 평균 패턴 면적비 β(i, j)의 최대값을 포함하는 회로 블록(도 8a 및 8b내의 회로 불럭 A) 및 최소값을 갖는 회로 블록(도 8a 및 8b내의 회로 블록 B)가 선택된다. 그리고, 이들 회로 블록 A 및 B는 크기가 증가된다. 즉, 회로 블록 A 및 B의 외형 치수가 증가된다. 회로 블록의 크기의 증가 단위는 메쉬의 크기만큼 1/정수 배(1/10, 10㎛)로 배열되었다. 결과적으로, 회로 블록 A 및 B의 외부 형태는 크가가 20㎛만큼 증가한다. 블록 A에서, 증가된 이 영역은 공간이다. 즉, 증가된 이 영역내에는 패턴이 배치되지 않는다. 한편, 블록 B에서, 더미 패턴이 증가된 영역내에 배치된다. 이 상태는 도 8b에 도시되어 있다. 경사선으로 표시된 회로 블록 A의 그 영역에서 패턴이 형성된다. 도 8b에서, 더미 패턴이 공백으로 된다. 최소 평균 패턴 면적비 β(i, j)를 갖는 메쉬가 회로 블록에 속하지 않을 때, 더미 패턴은 가능하다면 메쉬(i, j)의 전체 영역내에 배치된다.
다음에, 회로 블록은 공지된 알고리즘에 따라 다시 자동적으로 배열되고, 패턴 면적비 α0(i, j)가 결정된다. 또한 평균 패턴 면적비 β(i, j)가 수학식 1-1 및 1-2에 기초하여 결정된다. 그리고, 모든 얻어진 평균 패턴 면적비 β(i, j)가 소정의 범위 (β1∼β2) 내에 있는지에 대한 평가가 이루어진다. 즉, 모든 평균 패턴 면적비 β(i, j)가 β1≤β(i, j)≤β2를 만족시키는지에 대한 평가가 이루어진다. 모든 평균 패턴 면적비 β(i, j)가 β1≤β(i, j)≤β2를 만족시키면, 마스크 패턴 설계가 완료된다. 한편, β1≤β(i, j)≤β2를 만족시키지 않는 어떤 평균 패턴 면적비 β(i, j)가 있을 때, 평균 패턴 면적비 β(i, j)의 최대값을 포함하는 회로 블록 및 그것의 최소값을 갖는 회로 블록을 선택하는 절차가 반복된다.
상기 설계된 마스크 패턴은 공지된 방법에 따라 마스크를 제조하는데 사용될 수 있다. 상기 설계 방법에 의해 제조된 마스크가 제1 층(또는 기판 또는 출발 기판)내에 패턴을 형성하는데 사용될 때, 제1 층(또는 기판 또는 출발 기판)내에 형성된 패턴의 패턴 면적비 α′의 변동은 칩이 전체적으로 취해질 때 감소한다. 그러므로, 제2 층(층)이 전체 표면 상에 증착된 후에 또는 2개의 기판이 결합된 후에, 그리고, 제2 층(또는 층 또는 출발 기판)이 집적 회로를 제조하는 CMP 공정에 의해 평탄화될 때, 제2 층(또는 층 또는 출발 기판)의 평탄화 처리가 균일하고 신뢰성있게 수행될 수 있다.
실시예 7에서 설명된 마스크 패턴을 설계하는 방법에 따르면, 평균 패턴 면적비 β(i, j)의 변동이 최종적으로 거의 0이 되는 마스크 패턴이 얻어질 수 있다. 그러므로, 제2 층(또는 층 또는 출발 기판)의 평탄화 처리는 실시예 1에서 설명된 마스크 패턴을 설계하는 방법 보다 더 균일하고 신뢰성 있게 수행될 수 있다. 그러나, 회로 블록은 크기가 중가하고 결과적으로 칩 크기가 증가한다. 그러므로, 회로 불럭이 이상적인 칩 크기와 평균 패턴 면적비 β(i, j)의 변동의 절충을 감안하여 몇번 재배열되는지를 결정하는 것이 요구된다. 실시예 7에서 설명된 마스크 패턴을 설계하는 방법이 본 발명의 제4 양상에 따른 마스크 패턴을 설계하는 방법 또는 본 발명의 제4 양상에 따른 집적 회로를 제조하는 방법에 적용될 때, 제1 층이 최저층으로서 배치되는 경우에만 적용될 수 있다. 그 이유는 회로 블록이 재배열되기 때문에, 제1 층이 최저층으로서 배치되지 않으면, 제1 층 내의 회로 블록과 하부층 내의 회로 블록간의 위치 관계가 어긋나기 때문이다.
실시예 7에 기초하여 생성된 마스크가 제1 층 또는 기판내에 패턴을 형성하기 위해 사용되는 집적 회로를 제조하는 방법이 실시예 2 내지 4의 방법과 동일할 수 있고, 그러므로, 이에 대한 상세한 설명은 생략한다. 또한, 실시예 7에 기초하여 생성된 마스크가 기판 내에 마스크를 형성하는데 사용될 수 있는 SOI 기술에 기초하여 집적 회로를 제조하는 방법은 실시예 5의 방법과 동일하므로 이에 대한 상세한 설명은 생략한다. 또한, 실시예 6에서 설명된 마스크 패턴을 설계하는 방법 또는 집적 회로를 제조하는 방법이 실시예 7의 마스크 패턴을 제조하는 방법 또는 집적 회로를 제조하는 방법에 적용될 수 있다.
〈실시예 8〉
이미 설명한 바와 같이, 제2 층(층)의 평탄화 공정이 3차원적으로 고려될 때, 패턴 면적비와 단차의 곱은 메쉬내에서 CMP 공정에 의해 처리될 제2 층(층)의 체적에 대응한다. 제2 층(층)이 제1 층(기판) 상에 증착되고, 제2 층(층)이 수직 방향으로만 증착된다고 가정할 때, 얻어질 수 있는 제2 층(층)은 도 2의 개략 단면도에 도시한 것과 같은 단면 형태를 갖는다. 그러나, 제2 층(층)이 CVD 법에 의해 형성될 때, 그 부분이 제1 층(기판)내에 형성된 패턴상에 증착된, 수직 방향으로의 제2 층(층)의 돌출부의 단면 형태는 CVD법이 사용되는지, 증착이 표면 반응에 기초하는 컨포멀 CVD 법 또는 고밀도 플라즈마 CVD법인지에 따라 다르다.
즉, 제2 층(층)이 컨포멀 CVD법에 의해 증착될 때, 증착은 제1 층(기판)의 표면 전체에 걸쳐 일어나고, 제1 층(기판)내에 형성된 패턴상에 증착된 제2 층(층)의 돌출부는 제1 층(기판) 내에 형성된 패턴의 폭 W0보다 예를 들어 약 2 내지 2.6배 큰 폭 W를 갖는다. 제1 층(기판)내에 형성된 기판상에 증착된 제2 층(층)의 상기 돌출부는 거의 수직인 측벽을 갖는다. 거의 수직이란 말은 측벽이 완전히 수직이 아닌 경우를 포함한다. 이 상태는 도 13의 개략 부분 단면도에 도시되어 있다. 한편, 제2 층(층)이 고밀도 플라즈마 CVD법에 의해 증착될 때, 일반적으로, 제2 층(층)의 증착과 스퍼터-에칭은 동시에 진행하고, 플라즈마 입자에 가해진 바이어스에 의한 제2 층(층)의 표면의 평탄화 속도 및 제2 층(층)의 증착 속도는 균형을 이룬다. 제2 층(층)의 증착이 진행함에 따라, 제1 층(기판)내에 형성된 패턴 상에 형성된 제2 층의 돌출부의 측벽은 보다 얇게 평삭된다. 그러므로, 제2 층(층)의 돌출부의 폭은 제1 층(기판)내에 형성된 패턴의 W0의 폭보다 작다. 이 상태는 도 14의 개략 단면도에 도시되어 있다. 그러므로, 어떤 CVD 법으로 하든 간에, 각각의 메쉬(i, j)의 패턴 면적비 α0(i, j)의 겉보기 값은 변화한다.
본 발명의 제1, 제2, 제4 또는 제5 양상에 따른 마스크 패턴을 설계하는 방법으로 또는 본 발명의 제1, 제2, 제4 또는 제5 양상에 따른 집적 회로를 제조하는 방법에서, 전체 표면 상에 증착될 제2 층(층)의 두께에 의해 결정된 패턴 면적 증가율 I에 기초하거나 또는 제1 층(기판) 내에 형성될 패턴의 두께 및 전체 표면 상에 증착될 제2 층(층)의 두께에 의해 결정된 패턴 면적 증가율 I에 기초한 각각의 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것이 양호하다.
실시예 8에서, 각각의 메쉬(i, j)의 패턴 면적비 α0(i, j)는 전체 표면 상에 증착된 제2 층에 의해 결정된 패턴 면적 증가율 I에 기초하여 보정된다. 패터닝된 제1 층 상에 증착된 제2 층의 돌출부가 L의 원주 길이를 가질 때 그리고 전체 표면 상에 증착된 제2 층(층)의 두께에 의해 결정된 패턴 면적 증가량 또는 제1 층(기판)내에 형성된 패턴의 두께 및 전체 표면 상에 증착된 제2 층(층)의 두께에 의해 결정된 패턴 면적 증가량이 △S일 때, △S는 △=I×L로 표현될 수 있다. 메쉬(i, j)의 패턴 면적비 α0(i, j)는 상기 패턴 면적 증가량 △S에 기초하여 보정된다.
실시예 8에서, 증착이 표면 반응에 기초하는 컨포멀 CVD법에 의한 제2 층의 증착이 아래 설명을 위한 예로서 취해진다. 제2 층이 상기 CVD법에 의해 증착될 때, 수직 방향으로의 단면 형태는 컨포멀하고, 도 13에 개략적으로 도시한 것과 같은 단면 형태가 얻어진다. 보정된 패턴 면적비와 단차의 곱은 CMP 공정에 의해 처리될 체적에 대응하기 때문에, 체적이 먼저 계산된다. 그런데, 제2 층이 컨포멀 CVD법에 의해 증착될 때, 제2 층의 돌출부의 폭 W는 제1 층 내에 형성된 패턴의 폭 W0보다 크다. 도 13에서, 제2 층의 확장된 영역은 경사선으로 표시된다. W와 W0간의 관계는 다음 수학식 21로 표현된다.
〈수학식 21〉
(W-W0)/2=X0×(rH/rV)
여기서 X0는 제2 층의 두께, rH는 수평 방향으로의 제2 층의 증착 속도, rV는 수직 방향으로의 제2 층의 증착 속도이다. 또한, 체적 V는 다음 수학식 22로 표현된다.
〈수학식 22〉
V=(W0+2X0×r)×h0×Lp
여기서, LP는 패턴의 길이이다. ″rH/rV″는 보통 ″r ″로 축약된다.
도 12의 개략 단면도에 도시한 단면 형태를 갖는 제2 층에서, CMP 공정에 의해 처리될 체적 V0는 다음 수학식 23으로 표현된다.
〈수학식 23〉
V0=W0×h0×Lp
여기서, h0는 제1 층내에 형성된 패턴의 두께이다.
그러므로, △V(=V-V0)가 다음 수학식 24와 같이 나타난다.
〈수학식 24〉
△V=2X0×r×h0×Lp
패턴의 길이 Lp및 제1 층내에 형성된 패턴 상에 증착된 제2 층의 돌출부의 원주 길이 L은 다음 관계식에 따라 근사화될 수 있다. 도 13에서, 제2 층의 돌출부의원주 길이 L을 정의하는 경계선은 화살표로 표시된다.
Lp≒L/2
그러므로, 수학식 24가 원주 길이 L를 사용하여 표현될 때, 다음 수학식 25로 나타낸 바와 같이 표현될 수 있다. △s = I × L의 관계식으로 인하여, 패턴 면적 증가율 I는 수학식 4에 기초하여 결정될 수 있다.
〈수학식 25〉
△v = x0× r × h0× L
△s = △v / h0
= I × L
〈수학식 26〉
= x0× (rH/ rv) × L
〈수학식 4〉
I = x0× (rH/ rv)
그런데, 수평 방향에서의 제2 층의 증착 속도 rH와 수직 방향에서의 제2 층의 증착 속도 rv는 여러 실험에 기초하여 결정될 수 있다. 또한, 제2 층의 두께 x0는 공지된 값이다. 따라서, 상기 수학식 4에서의 I의 값이 계산될 수 있다. 또한, 제1 층에 형성된 패턴 상에 증착된 제2 층의 돌출 부분의 원주 길이 L은 동일하게 제1 층에 형성되는 패턴의 설계값에 기초하여 용이하게 얻을 수 있다. 따라서, △s = I × L에 기초하여, 각 패턴에 대한 △s 가 계산될 수 있고, 패턴 면적 증가량 △s에 기초하여 각 메쉬(i , j)의 패턴 면적비 α0(i , j)가 보정될 수 있다. 예를 들면, (rH/ rV) = 0.5, 및 X0= 1.2㎛ 이면, I의 값은 +0.6㎛이다.
〈실시예 9〉
실시예 9는 실시예 8의 변형 실시예이다. 실시예 9에서, 각 메쉬(i ,j)의 패턴 면적비 α0(i, j)는 제1 층에 형성된 패턴의 두께와 전면에 증착된 제2 층의 두께로 정의된 패턴 면적 증가율 I에 기초하여 보정된다. 실시예 9에서 고밀도 플라즈마 CVD 방법에 의한 제2 층의 증착을 예로 들어서 이하에서 설명한다. 고밀도 플라즈마 CVD 방법에 의해서 제2 층이 증착될 때, 제1 층에 형성된 패턴 상에 형성된 제2 층의 돌출 부분의 측벽들은 제2 층의 증착이 진행됨에 따라서 더 얇게 평삭된다. 그 결과, 제2 층의 돌출 부분의 각 측벽은 수평 방향으로부터 θ의 각도를 갖게된다(도 14 참조).
한편, 보정된 패턴 면적비와 단차형 높이차를 곱한 것은 메쉬에서 CMP 공정으로 처리되는 제2 층의 체적과 동일하므로 상기한 체적 V가 먼저 계산된다. 도 14에서, 사선으로 표시한 영역들은 제2 층의 돌출 부분에서 깎여진 측벽 부분에 대응한다. 이렇게 하여 얻어진 사다리꼴은 (X0cotθ)의 상부측 길이 및 {(X0-h0) cotθ}의 하부측 길이를 갖는다. 따라서, 체적 V 및 △V( = V - V0)는 다음 수학식 27 및 28에 도시된 바와 같다. 수학식 28에서 Lp≒ L / 2의 관계가 성립된다. 또한 V0는 W0× h0× Lp와 같다.
〈수학식 27〉
V = V0- 2{ (2X0-h0)cotθ × h0/ 2 × Lp}
△V = V - V0
〈수학식 28〉
= (ho- 2X0)cotθ × h0× L /2
따라서, 패턴 면적 증가량 △s는 상기 수학식 29에 기초하여 얻어질 수 있다. 또한, △s = I × L의 관계식으로 인하여, 패턴 면적 증가율 I는 수학식 5에 기초하여 계산될 수 있다.
△s = △V /h0
〈수학식 29〉
= (h0- 2x0)cotθ × L / 2
〈수학식 5〉
I = (h0- 2X0)cotθ / 2
한편, 각도 θ는 여러가지 실험에 의해서 결정될 수 있으며, 제1 층에 형성되는 패턴의 두께 h0및 제2 층의 두께 X0는 공지된 값이다. 따라서, 수학식 5에서의 값 I가 결정될 수 있다. 또한, 제1 층에 형성된 패턴 상에 증착된 제2 층의 돌출 부분의 원주 길이 L은 동일하게 제1 층에 형성되는 패턴의 설계값에 기초하여 용이하게 얻을 수 있다. 따라서, △s = I × L의 관계식에 기초하여, 각 패턴에 대한 △s 가 계산될 수 있고, 패턴 면적 증가량 △s에 기초하여 각 메쉬(i , j)의 패턴 면적비 α0(i , j)가 보정될 수 있다. 예를 들면, θ가 30도, X0= 0.8㎛, 그리고 h0 = 0.7㎛ 이면 I의 값은 -0.78㎛이다.
〈실시예 10〉
실시예 10은 실시예 8과 9의 결합 실시예이다. 실시예 10에서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)는 제1 층에 형성된 패턴의 두께와 전체 표면 상에 증착된 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 기초하여 보정된다. 실시예 10에서 제2 층은 하층과 상층으로 구성된 2층 구조를 갖고 있다. 하층은 표면 반응에 기초하여 증착을 실시하는 컨포멀 CVD법에 의해 증착되고, 상층은 고밀도 플라즈마 CVD법에 의해서 증착된다. 이때에 제1 층에 형성된 패턴 상에 형성된 제2 층의 돌출 부분의 하층 부분의 측벽은 수평 방향으로부터 각도 θ를 갖는다. 그리고, 제2 층의 하층의 측벽 상에 형성된 제2 층의 상층 부분의 표면은 수평 방향으로부터 각도 θ를 갖는다. 이러한 상태가 도 15에 개략적인 단면도로 도시되어 있다. 제1 층에 형성된 패턴의 두께는 h0이고, 제2 층의 하층의 두께는 Y1이며, 제2 층의 상층의 두께는 Y2이고, 수평 방향에서 제2 층의 상층의 증착 속도는 r2H이며, 법선 방향에서의 상층 부분에서의 증착 속도는 R2v이다. 한편, 제2 층의 상층이 표면 반응에 기초하여 증착이 실시되는 컨포멀 CVD법에 의해서 증착될 때에 제2 층이 돌출 부분의 상층은 수직 방향에서 단순 증착되는 것보다 큰 폭을 갖는다. 도 15에서, 보다 큰 폭(영역 3)을 갖는 상층의 해당 영역이 검게 도색되어 있다.
도 15에서, 사선으로 표시된 영역 1과 사선으로 표시된 영역 2는 동일한 단면 형상을 하고 있으며, 영역 1의 면적 SS1및 영역 2의 면적 SS2는 서로 동일하며, 다음의 수학식 30에 기초하여 결정될 수 있다.
〈수학식 30〉
SS1= SS2
= W0× h0- 2(2Y1- h0)cotθ × h0/ 2
한편, 검게 도색된 영역 3은 평행 사변형이며, 그의 하부측은 h0/ sinθ의 길이를 갖는다. 상기 평행 사변형은 { (r2H/ r2V)Y2- Y2cotθ}의 높이를 갖는다. 따라서, 영역 3의 면적 SS3은 수학식 32에 기초하여 계산될 수 있다. 또한, 영역 2 및 영역 3의 전체 면적은 수학식 32에 표현된 관계식을 갖는다.
〈수학식 31〉
SS3= 2ho× Y2{ (r2H/ r2V) - cosθ} / sinθ
〈수학식 32〉
SS = SS2+ SS3
= W0× h0+ 2(h0- 2Y1)cotθ × h0/ 2
+ 2h0× Y2{ (r2H/ r2V) - cosθ} / sinθ
영역 2 및 영역 3에 대응하는 체적 V는 전체 면적 SS과 Lp의 곱과 동일하다. 또한 V0는 W0× h0× LP와 동일하다. 따라서, △V ( = V - V0)는 이하 도시된 바와 같다.
〈수학식 33〉
△V = V - V0
= SS × LP- W0× h0× LP
≒ (L / 2) [ ( h0- 2Y1)cotθ × h0
+ 2h0× Y2{ (r2H/ r2V) - cotθ} / sinθ]
한편, △s = △V / h0의 관계식으로 인하여, △s는 수학식 33에 기초하여 계산 될 수 있다. 또한, △s = I × L이므로, I는 다음과 같이 계산될 수 있다.
〈수학식 34〉
△s = (L / 2) [ (h0- 2Y1)cotθ
+ 2Y0{ ( r2H/ r2v) - cotθ} / sinθ]
〈수학식 6〉
I = (h0- 2Y1)cotθ / 2
+ Y2{ ( r2H/ r2V) - cotθ} / sinθ
각도 θ, r2H, r2V는 여러가지 실험을 위해서 결정될 수 있으며, 제1 층에 형성되는 패턴의 h0의 두께, 제2 층 Y1, Y2의 두께는 공지된 값이다. 따라서, 수학식 6에서의 I가 결정될 수 있다. 또한, 이와 유사하게 제1 층에 형성되는 패턴 상에 증착되는 제2 층의 돌출 부분의 원주 길이 L은 패턴의 설계값에 기초하여 얻어질 수 있다. 따라서, △s = I × L의 관계식에 기초하여, 각 패턴에 대한 △s 가 결정될 수 있고, 패턴 면적 증가량 △s에 기초하여 각 메쉬(i , j)의 패턴 면적비 α0(i , j)가 보정될 수 있다.
실시예 8 내지 10에서의 각 매쉬(i, j)의 패턴 면적비 α0(i, j)가 보정될 때에 그 단면적들이 도 16a에 개략적으로 예시되어 있는 패턴 A, B, 및 C 가 일부의 패턴 면적 증가량 △s이 고려되는 인접한 패턴들이 서로 중첩된 경우를 때로 초래한다. 즉, 몇몇의 패턴에 있어서, 해당 패턴에 증착된 제2 층의 돌출 부분의 원주 길이 L을 규정하는 경계선이 인접한 패턴 상에 증착된 제2 층의 돌출 부분의 내측으로 나온다. 다시 말하면, 하나의 패턴 상에 증착된 제2 층의 돌출 부분이 인접한 패턴 상에 증착된 제2 층의 돌출 부분과 겹친다. 이러한 상태가 도 16b에 도시되어 있다. 도 16b에서 패턴 A 및 C 상에 증착된 제2 층의 돌출 부분들은 a 및 c로 표시되어 있으며, 제2 층의 돌출 부분 a 및 c는 실선으로 표시되어 있다. 한편, 패턴 A 및 C에 인접하는 패턴B 상에 증착된 제2 층의 돌출 부분은 b로 표시되어 있고, 제2 층의 돌출 부분 b는 점선으로 표시되어 있다. 상기와 같은 경우에 있어서, 복수개의 인접한 중첩 패턴이 도 16c에 도시한 하나의 패턴 ABC로 고려될 수 있다. 실시예 10에서 설명된 바와 같이, 제2 층이 2층 구조를 하고 있을 때에 수학식 6의 우변의 첫번째 항과 두번째 항의 값은 각각 음수와 양수가가 될 것이다. 그리고, 제2 층의 하층이 증착될 때에는 일부 패턴 상에 증착되는 제2 층이 하층의 돌출 부분이 인접한 패턴 상에 증착되는 제2 층의 하층의 돌출 부분과 중첩되는 경우가 있다. 따라서 이 때에는 단순히 수학식 6을 적용시키지 않고, 제2 층의 하층에 기초한 I값 및 제2 층의 상층에 기초한 I 값을 개별적으로 고려할 필요가 있다. 즉, 제2 층의 하층에 기초한 패턴 면적 증가량 △s 및 제2 층의 하층 및 상층에 기초한 패턴 면적 증가량 △s를 고려할 필요가 있다. 실시예 8 내지 10에서는, 기판 상에 증착된 제1 층과 제1 층위에 증착된 제2 층을 예로 들어 주로 설명하고 있지만, 이들 실시예에서의 실시 형태는 기본적으로 기판 및 기판위에 증착되는 층에도 적용될 수 있다.
본 발명이 상술한 실시예들을 기초로 하여 설명되었지만, 본 발명은 이러한 실시예들에 제한되지는 않는다. 상술한 실시예들에서 설명된 값들과 조건 등 그리고 실시예들에서 사용된 각종의 재료들은 예로서 예시된 것이며, 필요에 따라서는 변경될 수도 있다.
본 발명에 있어서, 제1 층 혹은 기판에 형성된 패턴의 패턴 면적비는 일정하게 될 수 있다. 결국, 제2 층, 층 혹은 출발 기판의 평탄화 처리가 일정하고 신뢰성있게 행해 질 수 있으며, CMP 공정은 어떠한 추가 공정도 필요로 하지 않는다. 또한, CMP공정이 행해진 후에 제2 층 혹은 층의 높이의 변화량 혹은 출발 기판의 잔재 두께의 변화량이 감소되어, 집적 회로의 제작에 있어서의 공정의 마진이 확대될 수 있다. 제1 층(기판)에 형성된 패턴 상에 증착된 제2 층의 돌출 부분의 단면 형상이 제2 층을 증착하는 방법에 따라 변화 한다 해도, 이에 대응하여 각 매쉬(i, j)의 패턴 면적비α0(i, j)가 보정될 수 있고, 실제에 더욱 가까운 패턴 면적비 α0(i, j)가 얻어질 수 있으므로, 의도한 집적 회로의 제작 공정에 알맞는 마스크의 마스크 패턴을 설계할 수 있다.

Claims (74)

  1. 마스크에 적용되는 리소그래피 방식으로 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 제2 층을 증착시키고, 상기 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)가 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미(dummy) 패턴을 배치하는 단계
    를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  2. 제1항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  3. 제1항에 있어서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하기 위해서 상기 제1 층 아래에 설치된 하지층에 패턴을 형성하는데 사용되는 마스크 내의 마스크 패턴의 패턴 면적비 αU(i, j) 값이나 평균 패턴 면적비 βU(i, j) 값을 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  4. 제3항에 있어서, 상기 하지층을 화학적/기계적으로 연마하지 아니하는 경우에는 다음 수학식 2에 따라서 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하고, 상기 하지층을 화학적/기계적으로 연마하는 경우에는 다음 수학식 3에 따라서 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 2〉
    α0(i, j) = αS(i, j) + (hU/hS)·αU(i, j)
    〈수학식 3〉
    α0(i, j) = αS(i, j) + (hU/hS)·βU(i, j)
    여기서, αS(i, j)는 제1 층 아래에 하지층이 존재하지 않는다고 가정한 경우의 메쉬(i, j)의 패턴 면적비이고, hS는 패턴 형성 후에 제1 층에서 생기는 레벨차이고, hU는 하지층에서 생기는 레벨차임.
  5. 제1항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  6. 제5항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 제1 층에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 제2 층 부분의 원주 길이임 ―에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  7. 제6항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 제2 층의 두께, rH는 수평 방향에서의 제2 층의 증착 속도, rV는 수직 방향에서의 제2 층의 증착 속도임.
  8. 제6항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 제1 층에 형성될 패턴의 두께, X0는 증착될 제2 층의 두께임.
  9. 제6항에 있어서, 상기 제2 층이 하층과 상층을 갖고, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 제1 층에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  10. 마스크에 적용되는 리소그래피 방식으로 기판에 패턴을 형성하고, 그 다음에, 상기 기판 상에 층을 증착시키고, 상기 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)가 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미 패턴을 배치하는 단계
    를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  11. 제10항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  12. 제10항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  13. 제12항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 기판에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 층 부분의 원주 길이임 ―에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  14. 제13항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 층의 두께, rH는 수평 방향에서의 층의 증착 속도, rV는 수직 방향에서의 층의 증착 속도임.
  15. 제13항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 기판에 형성될 패턴의 두께, X0는 증착될 층의 두께임.
  16. 제13항에 있어서, 상기 층이 하층과 상층을 갖고, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 갖는 경사면을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 기판에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  17. 마스크에 적용되는 리소그래피 방식으로 출발 기판에 패턴을 형성하고, 그 다음에, 상기 출발 기판의 앞면을 지지 기판에 접착시키고, 상기 출발 기판을 상기 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)가 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미 패턴을 배치하는 단계
    를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  18. 제17항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  19. 마스크에 적용되는 리소그래피 방식으로 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 제2 층을 증착시키고, 상기 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 상기 마스크 패턴 내의 패턴을 재배치하는 단계
    를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  20. 제19항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  21. 제19항에 있어서, 상기 마스크 패턴 내의 상기 패턴은 다수의 회로 블록들 중 임의의 회로 블록에 속하고, 상기 단계 (C)에서의 패턴의 재배치는 상기 회로 블록의 크기 증가를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  22. 제19항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  23. 제22항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 제1 층에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 제2 층 부분의 원주 길이임 ―에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  24. 제23항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 제2 층의 두께, rH는 수평 방향에서의 제2 층의 증착 속도, rV는 수직 방향에서의 제2 층의 증착 속도임.
  25. 제23항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 제1 층에 형성될 패턴의 두께, X0는 증착될 제2 층의 두께임.
  26. 제23항에 있어서, 상기 제2 층이 하층과 상층을 갖고, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 제1 층에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  27. 마스크에 적용되는 리소그래피 방식으로 기판에 패턴을 형성하고, 그 다음에, 상기 기판 상에 층을 증착시키고, 상기 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 상기 마스크 패턴 내의 패턴을 재배치하는 단계
    를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  28. 제27항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  29. 제27항에 있어서, 상기 마스크 패턴 내의 상기 패턴은 다수의 회로 블록들 중 임의의 회로 블록에 속하고, 상기 단계 (C)에서의 패턴의 재배치는 상기 회로 블록의 크기 증가를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  30. 제27항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  31. 제30항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 기판에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 층 부분의 원주 길이임 ―에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  32. 제31항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 층의 두께, rH는 수평 방향에서의 층의 증착 속도, rV는 수직 방향에서의 층의 증착 속도임.
  33. 제31항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 기판에 형성될 패턴의 두께, X0는 증착될 층의 두께임.
  34. 제31항에 있어서, 상기 층이 하층과 상층을 갖고, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 기판에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  35. 마스크에 적용되는 리소그래피 방식으로 출발 기판에 패턴을 형성하고, 그 다음에, 상기 출발 기판의 앞면을 지지 기판에 접착시키고, 상기 출발 기판을 상기 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로 제조를 위해 사용되는 마스크에 형성될 마스크 패턴의 설계 방법에 있어서,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 상기 마스크 패턴 내의 패턴을 재배치하는 단계
    를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  36. 제35항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 마스크 패턴 설계 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  37. 제27항에 있어서, 상기 마스크 패턴 내의 상기 패턴은 다수의 회로 블록들 중 임의의 회로 블록에 속하고, 상기 단계 (C)에서의 패턴의 재배치는 상기 회로 블록의 크기 증가를 포함하는 것을 특징으로 하는 마스크 패턴 설계 방법.
  38. 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 제2 층을 증착시키고, 상기 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법에 있어서,
    마스크에 형성될 마스크 패턴이,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)가 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미 패턴을 배치하는 단계
    에 따라서 설계되고,
    상기 마스크에 적용되는 리소그래피 방식으로 상기 제1 층에 상기 패턴이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  39. 제38항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  40. 제38항에 있어서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하기 위해서 상기 제1 층 아래에 설치된 하지층에 패턴을 형성하는데 사용되는 마스크 내의 마스크 패턴의 패턴 면적비 αU(i, j) 값이나 평균 패턴 면적비 βU(i, j) 값을 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  41. 제40항에 있어서, 상기 하지층을 화학적/기계적으로 연마하지 아니하는 경우에는 다음 수학식 (2)에 따라서 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하고, 상기 하지층을 화학적/기계적으로 연마하는 경우에는 다음 수학식 3에 따라서 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 2〉
    α0(i, j) = αS(i, j) + (hU/hS)·αU(i, j)
    〈수학식 3〉
    α0(i, j) = αS(i, j) + (hU/hS)·βU(i, j)
    여기서, αS(i, j)는 제1 층 아래에 하지층이 존재하지 않는다고 가정한 경우의 메쉬(i, j)의 패턴 면적비이고, hS는 패턴 형성 후에 제1 층에서 생기는 레벨차이고, hU는 하지층에서 생기는 레벨차임.
  42. 제38항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  43. 제42항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 제1 층에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 제2 층 부분의 원주 길이임 ―에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  44. 제43항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 제2 층의 두께, rH는 수평 방향에서의 제2 층의 증착 속도, rV는 수직 방향에서의 제2 층의 증착 속도임.
  45. 제43항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 제1 층에 형성될 패턴의 두께, X0는 증착될 제2 층의 두께임.
  46. 제43항에 있어서, 상기 제2 층이 하층과 상층을 갖고, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 제1 층에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  47. 기판에 패턴을 형성하고, 그 다음에, 상기 기판 상에 층을 증착시키고, 상기 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법에 있어서,
    마스크에 형성될 마스크 패턴이,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 기 평균 패턴 면적비 β(i, j)가 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미 패턴을 배치하는 단계
    에 따라서 설계되고,
    상기 마스크에 적용되는 리소그래피 방식으로 상기 기판에 상기 패턴이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  48. 제47항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  49. 제47항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  50. 제49항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 기판에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 층 부분의 원주 길이임 ―에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  51. 제50항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 층의 두께, rH는 수평 방향에서의 층의 증착 속도, rV는 수직 방향에서의 층의 증착 속도임.
  52. 제50항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 기판에 형성될 패턴의 두께, X0는 증착될 층의 두께임.
  53. 제50항에 있어서, 상기 층이 하층과 상층을 갖고, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 갖는 경사면을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 기판에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  54. 출발 기판에 패턴을 형성하고, 그 다음에, 상기 출발 기판의 앞면을 지지 기판에 접착시키고, 상기 출발 기판을 상기 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법에 있어서,
    마스크에 형성될 마스크 패턴이,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)가 소정치 이하가 되도록 상기 단계(B)에서 구해진 메쉬들(i, j) 각각에 더미 패턴을 배치하는 단계
    에 따라서 설계되고,
    상기 마스크에 적용되는 리소그래피 방식으로 상기 출발 기판에 상기 패턴이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  55. 제54항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  56. 기판 상에 증착된 제1 층에 패턴을 형성하고, 그 다음에, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 제2 층을 증착시키고, 상기 제2 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법에 있어서,
    마스크에 형성될 마스크 패턴이,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 상기 마스크 패턴 내의 패턴을 재배치하는 단계
    에 따라서 설계되고,
    상기 마스크에 적용되는 리소그래피 방식으로 상기 제1 층에 상기 패턴이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  57. 제56항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  58. 제56항에 있어서, 상기 마스크 패턴 내의 상기 패턴은 다수의 회로 블록들 중 임의의 회로 블록에 속하고, 상기 단계 (C)에서의 패턴의 재배치는 상기 회로 블록의 크기 증가를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  59. 제56항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  60. 제59항에 있어서, 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 제1 층에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 제2 층 부분의 원주 길이임 ―에 따라서 또는 상기 제1 층에 형성될 패턴의 두께와 패터닝된 상기 제1 층을 포함하는 상기 기판 상에 증착될 상기 제2 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  61. 제60항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 제2 층의 두께, rH는 수평 방향에서의 제2 층의 증착 속도, rV는 수직 방향에서의 제2 층의 증착 속도임.
  62. 제60항에 있어서, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 제2 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 제1 층에 형성될 패턴의 두께, X0는 증착될 제2 층의 두께임.
  63. 제60항에 있어서, 상기 제2 층이 하층과 상층을 갖고, 상기 제1 층에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 제1 층에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  64. 기판에 패턴을 형성하고, 그 다음에, 상기 기판 상에 층을 증착시키고, 상기 층을 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법에 있어서,
    마스크에 형성될 마스크 패턴이,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 상기 마스크 패턴 내의 패턴을 재배치하는 단계
    에 따라서 설계되고,
    상기 마스크에 적용되는 리소그래피 방식으로 상기 기판에 상기 패턴이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  65. 제64항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  66. 제64항에 있어서, 상기 마스크 패턴 내의 상기 패턴은 다수의 회로 블록들 중 임의의 회로 블록에 속하고, 상기 단계 (C)에서의 패턴의 재배치는 상기 회로 블록의 크기 증가를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  67. 제64항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가율 I에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  68. 제67항에 있어서, 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량 ΔS ― 상기 ΔS는 상기 I에 L을 곱함으로써 구해지며, 상기 L은 상기 기판에 형성될 패턴 상에 증착될 돌출 형상을 갖는 상기 층 부분의 원주 길이임 ―에 따라서 또는 상기 기판에 형성될 패턴의 두께와 상기 기판 상에 증착될 상기 층의 두께에 의해 정해진 패턴 면적 증가량에 따라서, 각 메쉬(i, j)의 패턴 면적비 α0(i, j)를 보정하는 것을 특징으로 하는 집적 회로 제조 방법.
  69. 제68항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수직 측벽을 갖는 경우, 다음의 수학식 4에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 4〉
    I = X0× (rH/rV)
    여기서, X0는 증착될 층의 두께, rH는 수평 방향에서의 층의 증착 속도, rV는 수직 방향에서의 층의 증착 속도임.
  70. 제68항에 있어서, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖는 경우, 다음의 수학식 5에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 5〉
    I = (h0- 2X0)cotθ/2
    여기서, h0는 기판에 형성될 패턴의 두께, X0는 증착될 층의 두께임.
  71. 제68항에 있어서, 상기 층이 하층과 상층을 갖고, 상기 기판에 형성될 패턴 상에 증착되는 돌출 형상을 갖는 상기 하층 부분이 수평 방향으로부터 θ경사각을 갖는 경사 측벽을 갖고, 상기 하층의 상기 경사 측벽 상에 증착될 상기 상층 부분이 수평 방향으로부터 θ경사각을 가지는 경우, 다음의 수학식 6에 따라서, 상기 패턴 면적 증가율 I를 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 6〉
    I = (h0- 2Y1)cotθ/2 + Y2(r2H/r2V- cosθ)/sinθ
    여기서, h0는 기판에 형성될 패턴의 두께, Y1은 증착될 하층의 두께, Y2는 증착될 상층의 두께, r2H는 수평 방향에서의 상층의 증착 속도, r2V는 법선 방향에서의 상층 부분의 증착 속도임.
  72. 출발 기판에 패턴을 형성하고, 그 다음에, 상기 출발 기판의 앞면을 지지 기판에 접착시키고, 상기 출발 기판을 상기 출발 기판의 뒷면부터 화학적/기계적 연마 공정으로 평탄화시키므로써 집적 회로를 제조하는 방법에 있어서,
    마스크에 형성될 마스크 패턴이,
    (A) 상기 마스크 패턴을 격자 형태의 소정 크기로 된 메쉬들로 분할하고, 상기 메쉬들(i, j) 각각의 패턴 면적비 α0(i, j)를 구하는 단계,
    (B) 상기 마스크 패턴 내의 모든 메쉬 각각에 대해서 어떤 하나의 메쉬(i, j)를 중심으로 하는 소정 영역 내에서 평균 패턴 면적비 β(i, j)를 구하는 단계, 및
    (C) 상기 평균 패턴 면적비 β(i, j)의 변동을 감소시키도록 상기 마스크 패턴 내의 패턴을 재배치하는 단계
    에 따라서 설계되고,
    상기 마스크에 적용되는 리소그래피 방식으로 상기 출발 기판에 상기 패턴이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
  73. 제72항에 있어서, 상기 평균 패턴 면적비 β(i, j)를 다음의 수학식들 1-1 및 1-2에 따라서 구하는 것을 특징으로 하는 집적 회로 제조 방법.
    〈수학식 1-1〉
    〈수학식 1-2〉
    여기서, q = 0, 1, 2, ····, Q임.
  74. 제72항에 있어서, 상기 마스크 패턴 내의 상기 패턴은 다수의 회로 블록들 중 임의의 회로 블록에 속하고, 상기 단계 (C)에서의 패턴의 재배치는 상기 회로 블록의 크기 증가를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378195B1 (ko) * 2001-02-21 2003-03-29 삼성전자주식회사 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체
KR100422571B1 (ko) * 2000-12-22 2004-03-12 주식회사 하이닉스반도체 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법
KR100697172B1 (ko) * 2002-07-31 2007-03-21 후지쯔 가부시끼가이샤 포토마스크
KR100857959B1 (ko) * 2006-02-14 2008-09-09 가부시키가이샤 뉴플레어 테크놀로지 패턴 작성 방법 및 하전 입자빔 묘화 장치
KR100932081B1 (ko) * 2002-09-24 2009-12-16 에이저 시스템즈 인크 마스크 설계에서 기판 토포그래피 변동들의 보상 방법
US7662522B2 (en) 2007-02-23 2010-02-16 Nuflare Technology, Inc. Method for manufacturing semiconductor devices, and method for forming a pattern onto an exposure mask

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093631A (en) * 1998-01-15 2000-07-25 International Business Machines Corporation Dummy patterns for aluminum chemical polishing (CMP)
US6790742B2 (en) 1998-06-03 2004-09-14 United Microelectronics Corporation Chemical mechanical polishing in forming semiconductor device
TW396510B (en) * 1998-06-03 2000-07-01 United Microelectronics Corp Shallow trench isolation formed by chemical mechanical polishing
US6162699A (en) * 1998-10-29 2000-12-19 Advanced Micro Devices, Inc. Method for generating limited isolation trench width structures and a device having a narrow isolation trench surrounding its periphery
JP2000352810A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 位相シフトマスクおよびその位相シフトマスクを用いて製造された半導体装置
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
KR100313280B1 (ko) * 1999-10-25 2001-11-07 한신혁 반도체 장치의 전도배선 마스크 제조방법
US6611045B2 (en) 2001-06-04 2003-08-26 Motorola, Inc. Method of forming an integrated circuit device using dummy features and structure thereof
JP4046586B2 (ja) * 2002-01-16 2008-02-13 シャープ株式会社 化合物半導体素子及びその製造方法
US7363099B2 (en) * 2002-06-07 2008-04-22 Cadence Design Systems, Inc. Integrated circuit metrology
US7712056B2 (en) * 2002-06-07 2010-05-04 Cadence Design Systems, Inc. Characterization and verification for integrated circuit designs
US7152215B2 (en) * 2002-06-07 2006-12-19 Praesagus, Inc. Dummy fill for integrated circuits
US7774726B2 (en) * 2002-06-07 2010-08-10 Cadence Design Systems, Inc. Dummy fill for integrated circuits
US7853904B2 (en) * 2002-06-07 2010-12-14 Cadence Design Systems, Inc. Method and system for handling process related variations for integrated circuits based upon reflections
US20030229875A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Use of models in integrated circuit fabrication
EP1532670A4 (en) * 2002-06-07 2007-09-12 Praesagus Inc CHARACTERIZATION AND REDUCTION OF VARIATION FOR INTEGRATED CIRCUITS
US7393755B2 (en) * 2002-06-07 2008-07-01 Cadence Design Systems, Inc. Dummy fill for integrated circuits
US7124386B2 (en) * 2002-06-07 2006-10-17 Praesagus, Inc. Dummy fill for integrated circuits
JP3553053B2 (ja) * 2002-07-29 2004-08-11 沖電気工業株式会社 残膜厚分布の推定方法、残膜厚分布の推定方法を利用したパターニング用マスクの設計方法、及び、残膜厚分布の推定方法を利用して設計されたパターニング用マスクを用いた半導体素子の製造方法
US20050095513A1 (en) * 2002-07-31 2005-05-05 Fujitsu Limited Photomask
JP4190227B2 (ja) * 2002-07-31 2008-12-03 富士通マイクロエレクトロニクス株式会社 フォトマスク、その設計方法及びそれを用いた半導体装置の製造方法
JP2004279643A (ja) * 2003-03-14 2004-10-07 Renesas Technology Corp フォトマスクの製造方法
US6989229B2 (en) * 2003-03-27 2006-01-24 Freescale Semiconductor, Inc. Non-resolving mask tiling method for flare reduction
US7667332B2 (en) * 2004-11-05 2010-02-23 Kabushiki Kaisha Toshiba Method for generating pattern, method for manufacturing semiconductor device, semiconductor device, and computer program product
JP2006171113A (ja) * 2004-12-13 2006-06-29 Toshiba Corp マスクデータ作成装置、マスクデータ作成方法、露光マスク、半導体装置の製造方法及びマスクデータ作成プログラム
JP5650878B2 (ja) 2007-06-20 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム
WO2009044434A1 (ja) * 2007-10-05 2009-04-09 Fujitsu Microelectronics Limited 半導体装置の製造方法、露光用マスク製造方法、及びその製造に用いられるプログラム
JP4561904B2 (ja) 2008-08-07 2010-10-13 ソニー株式会社 膜厚予測方法、レイアウト設計方法、露光用マスクのマスクパターン設計方法、及び、半導体集積回路の作製方法
JP5262663B2 (ja) * 2008-12-11 2013-08-14 富士通株式会社 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム
JP2010164849A (ja) * 2009-01-16 2010-07-29 Toshiba Corp パターンデータ作成方法およびパターンデータ作成プログラム
TWI384603B (zh) * 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP5504693B2 (ja) 2009-05-20 2014-05-28 ソニー株式会社 半導体装置の製造方法、半導体装置の製造装置、半導体装置の製造プログラム、マスクデータの生成プログラム
JP5515816B2 (ja) 2010-02-09 2014-06-11 富士通株式会社 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム、過研磨条件算出装置、過研磨条件算出方法及び過研磨条件算出プログラム
CN104460250B (zh) * 2014-04-22 2017-01-04 上海华力微电子有限公司 一种提高光刻工艺窗口的版图处理方法
JP6979337B2 (ja) * 2017-11-17 2021-12-15 芝浦メカトロニクス株式会社 フォトマスクの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778737A (ja) * 1993-09-08 1995-03-20 Fujitsu Ltd 荷電粒子ビーム露光方法及び荷電粒子ビーム露光装置
US5459093A (en) * 1993-03-18 1995-10-17 Sony Corporation Method for forming dummy pattern in a semiconductor device
JPH08160590A (ja) * 1994-12-12 1996-06-21 Fujitsu Ltd パターン作成方法，レチクル及び半導体装置の製造方法
JPH0945600A (ja) * 1995-08-01 1997-02-14 Sony Corp フォトマスク描画用パターンデータ補正方法と補正装置
KR20010003118A (ko) * 1999-06-21 2001-01-15 윤종용 반도체 소자의 소정 물질층의 패턴밀도를 구하는 방법 및 이를 이용한 화학기계적 연마의 시뮬레이션 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5459093A (en) * 1993-03-18 1995-10-17 Sony Corporation Method for forming dummy pattern in a semiconductor device
JPH0778737A (ja) * 1993-09-08 1995-03-20 Fujitsu Ltd 荷電粒子ビーム露光方法及び荷電粒子ビーム露光装置
JPH08160590A (ja) * 1994-12-12 1996-06-21 Fujitsu Ltd パターン作成方法，レチクル及び半導体装置の製造方法
JPH0945600A (ja) * 1995-08-01 1997-02-14 Sony Corp フォトマスク描画用パターンデータ補正方法と補正装置
KR20010003118A (ko) * 1999-06-21 2001-01-15 윤종용 반도체 소자의 소정 물질층의 패턴밀도를 구하는 방법 및 이를 이용한 화학기계적 연마의 시뮬레이션 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422571B1 (ko) * 2000-12-22 2004-03-12 주식회사 하이닉스반도체 알루미늄의 화학적 기계적 연마공정에서의 부식을 방지하는 방법
KR100378195B1 (ko) * 2001-02-21 2003-03-29 삼성전자주식회사 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체
US6567964B2 (en) 2001-02-21 2003-05-20 Samsung Electronics Co., Ltd. Continuously variable dummy pattern density generating systems, methods and computer program products for patterning integrated circuits
KR100697172B1 (ko) * 2002-07-31 2007-03-21 후지쯔 가부시끼가이샤 포토마스크
KR100932081B1 (ko) * 2002-09-24 2009-12-16 에이저 시스템즈 인크 마스크 설계에서 기판 토포그래피 변동들의 보상 방법
KR100857959B1 (ko) * 2006-02-14 2008-09-09 가부시키가이샤 뉴플레어 테크놀로지 패턴 작성 방법 및 하전 입자빔 묘화 장치
KR100878970B1 (ko) * 2006-02-14 2009-01-19 가부시키가이샤 뉴플레어 테크놀로지 하전 입자빔 묘화 장치
US7669174B2 (en) 2006-02-14 2010-02-23 Nuflare Technology, Inc. Pattern generation method and charged particle beam writing apparatus
US7662522B2 (en) 2007-02-23 2010-02-16 Nuflare Technology, Inc. Method for manufacturing semiconductor devices, and method for forming a pattern onto an exposure mask

Also Published As

Publication number Publication date
US5948573A (en) 1999-09-07
JP3743120B2 (ja) 2006-02-08
JPH10293391A (ja) 1998-11-04

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