JPH10293391A - 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 - Google Patents
露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法Info
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Abstract
(57)【要約】
【課題】第１の被処理層に形成されたパターン面積率の
大小に依存することなく、第２の被処理層の平坦化処理
を行うことを可能とする、露光用マスクのマスクパター
ン設計方法を提供する。 【解決手段】マスクパターン設計方法は、（イ）マスク
パターンを所定の大きさの碁盤目状のメッシュに区切
り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を求める工程と、（ロ）メッシュ（ｉ，ｊ）
を中心としたマスクパターンの所定の領域内における、
パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程から成る。
大小に依存することなく、第２の被処理層の平坦化処理
を行うことを可能とする、露光用マスクのマスクパター
ン設計方法を提供する。 【解決手段】マスクパターン設計方法は、（イ）マスク
パターンを所定の大きさの碁盤目状のメッシュに区切
り、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を求める工程と、（ロ）メッシュ（ｉ，ｊ）
を中心としたマスクパターンの所定の領域内における、
パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程から成る。
Description
【０００１】
【発明の属する技術分野】本発明は、露光用マスクのマ
スクパターン設計方法、並びに、かかる露光用マスクの
マスクパターン設計方法に基づき作製された露光用マス
クを用いた半導体集積回路の作製方法に関する。
スクパターン設計方法、並びに、かかる露光用マスクの
マスクパターン設計方法に基づき作製された露光用マス
クを用いた半導体集積回路の作製方法に関する。
【０００２】
【従来の技術】半導体集積回路の設計においては、通
常、回路全体を扱い易いサイズの部分回路の組み合わせ
とする手法が採用されており、かかる部分回路は回路ブ
ロックと呼ばれている。そして、半導体集積回路を構成
するパターンは、概ね、いずれかの回路ブロックに属す
る。従来の露光用マスクのマスクパターン設計方法にお
いては、予め設計された回路ブロックを、チップ面積が
最小となるように自動的に配置する。ところで、このよ
うな回路ブロックの自動配置においては、回路ブロック
間の距離を可能な限り短くするというアルゴリズムが採
用されている。ところで、１チップ内には、通常、パタ
ーンが多数存在する回路ブロックとパターンが少ない回
路ブロックとが混在しており、チップを所定の大きさの
碁盤目状のメッシュに区切り、各メッシュにおけるパタ
ーン面積率α’を求めたとき、パターン面積率α’に大
きな変動が生じている。
常、回路全体を扱い易いサイズの部分回路の組み合わせ
とする手法が採用されており、かかる部分回路は回路ブ
ロックと呼ばれている。そして、半導体集積回路を構成
するパターンは、概ね、いずれかの回路ブロックに属す
る。従来の露光用マスクのマスクパターン設計方法にお
いては、予め設計された回路ブロックを、チップ面積が
最小となるように自動的に配置する。ところで、このよ
うな回路ブロックの自動配置においては、回路ブロック
間の距離を可能な限り短くするというアルゴリズムが採
用されている。ところで、１チップ内には、通常、パタ
ーンが多数存在する回路ブロックとパターンが少ない回
路ブロックとが混在しており、チップを所定の大きさの
碁盤目状のメッシュに区切り、各メッシュにおけるパタ
ーン面積率α’を求めたとき、パターン面積率α’に大
きな変動が生じている。
【０００３】半導体集積回路の高集積化に対処するため
の技術の１つとして、半導体集積回路の作製の際、平坦
化処理が行われている。かかる平坦化処理技術の１つ
に、ケミカル・メカニカル・ポリッシュ法（化学的機械
的研磨法。以下、単にＣＭＰ法と呼ぶ場合がある）を挙
げることができる。このＣＭＰ法にて用いられる研磨装
置の概念図を、図１１に示す。この研磨装置は、研磨プ
レート、基板保持台、研磨剤スラリー供給系から成る。
研磨プレートは、回転する研磨プレート回転軸に支承さ
れ、その表面には研磨パッドが備えられている。基板保
持台は、研磨プレートの上方に配置され、基板保持台回
転軸に支承されている。例えば基板を研磨する場合、基
板を基板保持台に載置する。基板保持台回転軸は、基板
保持台を研磨パッドの方向に押す研磨圧力調整機構（図
示せず）に取り付けられている。そして、研磨剤を含ん
だ研磨剤スラリーを、研磨剤スラリー供給系から研磨パ
ッドに供給しながら、研磨プレートを回転させる。同時
に基板保持台に載置された基板を回転させながら、研磨
圧力調整機構によって、研磨パッドに対する基板の研磨
圧力を調整する。こうして、基板の表面を研磨すること
ができる。
の技術の１つとして、半導体集積回路の作製の際、平坦
化処理が行われている。かかる平坦化処理技術の１つ
に、ケミカル・メカニカル・ポリッシュ法（化学的機械
的研磨法。以下、単にＣＭＰ法と呼ぶ場合がある）を挙
げることができる。このＣＭＰ法にて用いられる研磨装
置の概念図を、図１１に示す。この研磨装置は、研磨プ
レート、基板保持台、研磨剤スラリー供給系から成る。
研磨プレートは、回転する研磨プレート回転軸に支承さ
れ、その表面には研磨パッドが備えられている。基板保
持台は、研磨プレートの上方に配置され、基板保持台回
転軸に支承されている。例えば基板を研磨する場合、基
板を基板保持台に載置する。基板保持台回転軸は、基板
保持台を研磨パッドの方向に押す研磨圧力調整機構（図
示せず）に取り付けられている。そして、研磨剤を含ん
だ研磨剤スラリーを、研磨剤スラリー供給系から研磨パ
ッドに供給しながら、研磨プレートを回転させる。同時
に基板保持台に載置された基板を回転させながら、研磨
圧力調整機構によって、研磨パッドに対する基板の研磨
圧力を調整する。こうして、基板の表面を研磨すること
ができる。
【０００４】
【発明が解決しようとする課題】従来のＣＭＰ法の概要
を、図１７を参照して、以下、説明する。図１７の
（Ａ）の模式的な一部断面図に示すように、先ず、例え
ば下地絶縁層から成る下地層１０の上に、例えば不純物
がドーピングされた多結晶シリコンから成る第１の被処
理層１１を形成する。次いで、リソグラフィ技術及びエ
ッチング技術に基づき、第１の被処理層１１にパターン
を形成する（図１７の（Ｂ）参照）。尚、パターニング
された第１の被処理層の部分を参照番号１２で表す。次
いで、全面に第２の被処理層１４（例えば、絶縁層）を
形成する（図１７の（Ｃ）参照）。そして、この第２の
被処理層１４をＣＭＰ法にて平坦化するが、パターニン
グされた第１の被処理層１２におけるパターン面積率
α’に大きな変動が生じていると、以下の問題が生じ
る。即ち、パターン面積率α’の高い第１の被処理層１
２の上方の第２の被処理層１４よりも、パターン面積率
α’の低い第１の被処理層１２の上方の第２の被処理層
１４の方が、より一層研磨される（図１７の（Ｄ）参
照）。尚、このような現象は、ディッシングと呼ばれ
る。その結果、第２の被処理層１４の平坦化処理が困難
となる。
を、図１７を参照して、以下、説明する。図１７の
（Ａ）の模式的な一部断面図に示すように、先ず、例え
ば下地絶縁層から成る下地層１０の上に、例えば不純物
がドーピングされた多結晶シリコンから成る第１の被処
理層１１を形成する。次いで、リソグラフィ技術及びエ
ッチング技術に基づき、第１の被処理層１１にパターン
を形成する（図１７の（Ｂ）参照）。尚、パターニング
された第１の被処理層の部分を参照番号１２で表す。次
いで、全面に第２の被処理層１４（例えば、絶縁層）を
形成する（図１７の（Ｃ）参照）。そして、この第２の
被処理層１４をＣＭＰ法にて平坦化するが、パターニン
グされた第１の被処理層１２におけるパターン面積率
α’に大きな変動が生じていると、以下の問題が生じ
る。即ち、パターン面積率α’の高い第１の被処理層１
２の上方の第２の被処理層１４よりも、パターン面積率
α’の低い第１の被処理層１２の上方の第２の被処理層
１４の方が、より一層研磨される（図１７の（Ｄ）参
照）。尚、このような現象は、ディッシングと呼ばれ
る。その結果、第２の被処理層１４の平坦化処理が困難
となる。
【０００５】このような問題を解決するための方法が、
例えば、S. Deleonibus, et at., Extended Abstract o
f the 1996 International Conference on Solid State
Device and Materials, YOKOHAMA, pp836-838 に提案
されている。図１８の（Ａ）及び（Ｂ）に模式的な一部
断面図を示すように、パターン面積率α’の高い第１の
被処理層１２とパターン面積率α’の低い第１の被処理
層１２が混在している状態を想定する。尚、パターン面
積率α’の高い第１の被処理層１２を、１つの矩形で模
式的に表した。そして、この方法においては、第２の被
処理層１４上にレジスト材料４０を形成する（図１８の
（Ｃ）参照）。そして、リソグラフィ技術に基づき、パ
ターン面積率α’の高い第１の被処理層１２の上の第２
の被処理層１４がレジスト材料４０で被覆されないよう
に、レジスト材料４０をパターニングする（図１９の
（Ａ）参照）。次に、かかるパターニングされたレジス
ト材料４０をマスクとして、第２の被処理層１４を厚さ
方向に部分的にエッチングする（図１９の（Ｂ）参
照）。そして、レジスト材料４０を除去した後、残され
た第２の被処理層１４に対してＣＭＰ法を施す。
例えば、S. Deleonibus, et at., Extended Abstract o
f the 1996 International Conference on Solid State
Device and Materials, YOKOHAMA, pp836-838 に提案
されている。図１８の（Ａ）及び（Ｂ）に模式的な一部
断面図を示すように、パターン面積率α’の高い第１の
被処理層１２とパターン面積率α’の低い第１の被処理
層１２が混在している状態を想定する。尚、パターン面
積率α’の高い第１の被処理層１２を、１つの矩形で模
式的に表した。そして、この方法においては、第２の被
処理層１４上にレジスト材料４０を形成する（図１８の
（Ｃ）参照）。そして、リソグラフィ技術に基づき、パ
ターン面積率α’の高い第１の被処理層１２の上の第２
の被処理層１４がレジスト材料４０で被覆されないよう
に、レジスト材料４０をパターニングする（図１９の
（Ａ）参照）。次に、かかるパターニングされたレジス
ト材料４０をマスクとして、第２の被処理層１４を厚さ
方向に部分的にエッチングする（図１９の（Ｂ）参
照）。そして、レジスト材料４０を除去した後、残され
た第２の被処理層１４に対してＣＭＰ法を施す。
【０００６】これによって、パターニングされた第１の
被処理層１２におけるパターン面積率α’の大小に依存
することなく、第２の被処理層１４の平坦化処理を行う
ことが可能となる。しかしながら、この方法にあって
は、レジスト材料４０のパターニング工程、第２の被処
理層１４のエッチング工程が必要とされ、ＣＭＰ工程全
体としての工程が増加するだけでなく、第２の被処理層
１４を厚さ方向に部分的にエッチングする際の深さの制
御が困難であるという問題がある。また、半導体集積回
路の作製コストの増加や歩留まり低下を招くといった問
題もある。
被処理層１２におけるパターン面積率α’の大小に依存
することなく、第２の被処理層１４の平坦化処理を行う
ことが可能となる。しかしながら、この方法にあって
は、レジスト材料４０のパターニング工程、第２の被処
理層１４のエッチング工程が必要とされ、ＣＭＰ工程全
体としての工程が増加するだけでなく、第２の被処理層
１４を厚さ方向に部分的にエッチングする際の深さの制
御が困難であるという問題がある。また、半導体集積回
路の作製コストの増加や歩留まり低下を招くといった問
題もある。
【０００７】従って、本発明の目的は、第１の被処理層
若しくは基板に形成されたパターン面積率の大小に依存
することなく、第２の被処理層若しくは被処理層の平坦
化処理を行うことを可能とし、且つ、ＣＭＰ法における
処理工程の増加を必要としない、露光用マスクのマスク
パターン設計方法、並びに半導体集積回路の作製方法を
提供することにある。
若しくは基板に形成されたパターン面積率の大小に依存
することなく、第２の被処理層若しくは被処理層の平坦
化処理を行うことを可能とし、且つ、ＣＭＰ法における
処理工程の増加を必要としない、露光用マスクのマスク
パターン設計方法、並びに半導体集積回路の作製方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る露光用マスクのマスクパ
ターン設計方法は、基板の上に形成された第１の被処理
層にパターンを形成し、次いで、全面に第２の被処理層
を形成した後、該第２の被処理層をケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、該パターン形成のために用いられる露光用マス
クに形成すべきマスクパターンの設計方法である。ま
た、上記の目的を達成するための本発明の第２の態様に
係る露光用マスクのマスクパターン設計方法は、基板に
パターンを形成し、次いで、全面に被処理層を形成した
後、該被処理層をケミカル・メカニカル・ポリッシュ法
にて平坦化して半導体集積回路を作製する際、該パター
ン形成のために用いられる露光用マスクに形成すべきマ
スクパターンの設計方法である。更には、上記の目的を
達成するための本発明の第３の態様に係る露光用マスク
のマスクパターン設計方法は、出発基板にパターンを形
成した後、該出発基板の表面（おもてめん）と支持基板
とを張り合わせ、次いで、該出発基板を裏面からケミカ
ル・メカニカル・ポリッシュ法にて平坦化して半導体集
積回路を作製する際、該パターンの形成のために用いら
れる露光用マスクに形成すべきマスクパターンの設計方
法である。
めの本発明の第１の態様に係る露光用マスクのマスクパ
ターン設計方法は、基板の上に形成された第１の被処理
層にパターンを形成し、次いで、全面に第２の被処理層
を形成した後、該第２の被処理層をケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、該パターン形成のために用いられる露光用マス
クに形成すべきマスクパターンの設計方法である。ま
た、上記の目的を達成するための本発明の第２の態様に
係る露光用マスクのマスクパターン設計方法は、基板に
パターンを形成し、次いで、全面に被処理層を形成した
後、該被処理層をケミカル・メカニカル・ポリッシュ法
にて平坦化して半導体集積回路を作製する際、該パター
ン形成のために用いられる露光用マスクに形成すべきマ
スクパターンの設計方法である。更には、上記の目的を
達成するための本発明の第３の態様に係る露光用マスク
のマスクパターン設計方法は、出発基板にパターンを形
成した後、該出発基板の表面（おもてめん）と支持基板
とを張り合わせ、次いで、該出発基板を裏面からケミカ
ル・メカニカル・ポリッシュ法にて平坦化して半導体集
積回路を作製する際、該パターンの形成のために用いら
れる露光用マスクに形成すべきマスクパターンの設計方
法である。
【０００９】そして、これらの第１、第２若しくは第３
の態様に係る露光用マスクのマスクパターン設計方法
は、（イ）マスクパターンを所定の大きさの碁盤目状の
メッシュに区切り、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）を求める工程と、（ロ）メッ
シュ（ｉ，ｊ）を中心としたマスクパターンの所定の領
域内における、パターン面積率平均値β（ｉ，ｊ）を求
める工程と、（ハ）パターン面積率平均値β（ｉ，ｊ）
が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパタ
ーンを配する工程、から成ることを特徴とする。
の態様に係る露光用マスクのマスクパターン設計方法
は、（イ）マスクパターンを所定の大きさの碁盤目状の
メッシュに区切り、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）を求める工程と、（ロ）メッ
シュ（ｉ，ｊ）を中心としたマスクパターンの所定の領
域内における、パターン面積率平均値β（ｉ，ｊ）を求
める工程と、（ハ）パターン面積率平均値β（ｉ，ｊ）
が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパタ
ーンを配する工程、から成ることを特徴とする。
【００１０】上記の目的を達成するための本発明の第４
の態様に係る露光用マスクのマスクパターン設計方法
は、基板の上に形成された第１の被処理層にパターンを
形成し、次いで、全面に第２の被処理層を形成した後、
該第２の被処理層をケミカル・メカニカル・ポリッシュ
法にて平坦化して半導体集積回路を作製する際、該パタ
ーン形成のために用いられる露光用マスクに形成すべき
マスクパターンの設計方法である。また、上記の目的を
達成するための本発明の第５の態様に係る露光用マスク
のマスクパターン設計方法は、基板にパターンを形成
し、次いで、全面に被処理層を形成した後、該被処理層
をケミカル・メカニカル・ポリッシュ法にて平坦化して
半導体集積回路を作製する際、該パターン形成のために
用いられる露光用マスクに形成すべきマスクパターンの
設計方法である。更には、上記の目的を達成するための
本発明の第６の態様に係る露光用マスクのマスクパター
ン設計方法は、出発基板にパターンを形成した後、該出
発基板の表面（おもてめん）と支持基板とを張り合わ
せ、次いで、該出発基板を裏面からケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、該パターンの形成のために用いられる露光用マ
スクに形成すべきマスクパターンの設計方法である。
の態様に係る露光用マスクのマスクパターン設計方法
は、基板の上に形成された第１の被処理層にパターンを
形成し、次いで、全面に第２の被処理層を形成した後、
該第２の被処理層をケミカル・メカニカル・ポリッシュ
法にて平坦化して半導体集積回路を作製する際、該パタ
ーン形成のために用いられる露光用マスクに形成すべき
マスクパターンの設計方法である。また、上記の目的を
達成するための本発明の第５の態様に係る露光用マスク
のマスクパターン設計方法は、基板にパターンを形成
し、次いで、全面に被処理層を形成した後、該被処理層
をケミカル・メカニカル・ポリッシュ法にて平坦化して
半導体集積回路を作製する際、該パターン形成のために
用いられる露光用マスクに形成すべきマスクパターンの
設計方法である。更には、上記の目的を達成するための
本発明の第６の態様に係る露光用マスクのマスクパター
ン設計方法は、出発基板にパターンを形成した後、該出
発基板の表面（おもてめん）と支持基板とを張り合わ
せ、次いで、該出発基板を裏面からケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、該パターンの形成のために用いられる露光用マ
スクに形成すべきマスクパターンの設計方法である。
【００１１】そして、これらの第４、第５若しくは第６
の態様に係る露光用マスクのマスクパターン設計方法
は、（イ）マスクパターンを所定の大きさの碁盤目状の
メッシュに区切り、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）を求める工程と、（ロ）メッ
シュ（ｉ，ｊ）を中心としたマスクパターンの所定の領
域内における、パターン面積率平均値β（ｉ，ｊ）を求
める工程と、（ハ）パターン面積率平均値β（ｉ，ｊ）
のばらつきが少なくなるようにマスクパターンにおける
パターンを再配置する工程、から成ることを特徴とす
る。
の態様に係る露光用マスクのマスクパターン設計方法
は、（イ）マスクパターンを所定の大きさの碁盤目状の
メッシュに区切り、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）を求める工程と、（ロ）メッ
シュ（ｉ，ｊ）を中心としたマスクパターンの所定の領
域内における、パターン面積率平均値β（ｉ，ｊ）を求
める工程と、（ハ）パターン面積率平均値β（ｉ，ｊ）
のばらつきが少なくなるようにマスクパターンにおける
パターンを再配置する工程、から成ることを特徴とす
る。
【００１２】上記の目的を達成するための本発明の第１
の態様に係る半導体集積回路の作製方法は、基板の上に
形成された第１の被処理層にパターンを形成し、次い
で、全面に第２の被処理層を形成した後、該第２の被処
理層をケミカル・メカニカル・ポリッシュ法にて平坦化
して半導体集積回路を作製する方法である。また、上記
の目的を達成するための本発明の第２の態様に係る半導
体集積回路の作製方法は、基板にパターンを形成し、次
いで、全面に被処理層を形成した後、該被処理層をケミ
カル・メカニカル・ポリッシュ法にて平坦化して半導体
集積回路を作製する方法である。更に、上記の目的を達
成するための本発明の第３の態様に係る半導体集積回路
の作製方法は、出発基板にパターンを形成した後、該出
発基板の表面（おもてめん）と支持基板とを張り合わ
せ、次いで、該出発基板を裏面からケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する方法である。
の態様に係る半導体集積回路の作製方法は、基板の上に
形成された第１の被処理層にパターンを形成し、次い
で、全面に第２の被処理層を形成した後、該第２の被処
理層をケミカル・メカニカル・ポリッシュ法にて平坦化
して半導体集積回路を作製する方法である。また、上記
の目的を達成するための本発明の第２の態様に係る半導
体集積回路の作製方法は、基板にパターンを形成し、次
いで、全面に被処理層を形成した後、該被処理層をケミ
カル・メカニカル・ポリッシュ法にて平坦化して半導体
集積回路を作製する方法である。更に、上記の目的を達
成するための本発明の第３の態様に係る半導体集積回路
の作製方法は、出発基板にパターンを形成した後、該出
発基板の表面（おもてめん）と支持基板とを張り合わ
せ、次いで、該出発基板を裏面からケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する方法である。
【００１３】そして、これらの本発明の第１、第２若し
くは第３の態様に係る半導体集積回路の作製方法におい
ては、該パターン形成のために用いられる露光用マスク
に形成すべきマスクパターンを、（イ）マスクパターン
を所定の大きさの碁盤目状のメッシュに区切り、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求める工程と、（ロ）メッシュ（ｉ，ｊ）を中心とし
たマスクパターンの所定の領域内における、パターン面
積率平均値β（ｉ，ｊ）を求める工程と、（ハ）パター
ン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッ
シュ（ｉ，ｊ）にダミーパターンを配する工程、から成
るマスクパターンの設計方法に基づき設計する。そし
て、かかる設計方法に基づき作製された露光用マスクを
用いて、本発明の第１の態様に係る半導体集積回路の作
製方法においては前記第１の被処理層に、また、本発明
の第２の態様に係る半導体集積回路の作製方法において
は前記基板に、更には、本発明の第３の態様に係る半導
体集積回路の作製方法においては前記出発基板に、パタ
ーンを形成することを特徴とする。
くは第３の態様に係る半導体集積回路の作製方法におい
ては、該パターン形成のために用いられる露光用マスク
に形成すべきマスクパターンを、（イ）マスクパターン
を所定の大きさの碁盤目状のメッシュに区切り、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求める工程と、（ロ）メッシュ（ｉ，ｊ）を中心とし
たマスクパターンの所定の領域内における、パターン面
積率平均値β（ｉ，ｊ）を求める工程と、（ハ）パター
ン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッ
シュ（ｉ，ｊ）にダミーパターンを配する工程、から成
るマスクパターンの設計方法に基づき設計する。そし
て、かかる設計方法に基づき作製された露光用マスクを
用いて、本発明の第１の態様に係る半導体集積回路の作
製方法においては前記第１の被処理層に、また、本発明
の第２の態様に係る半導体集積回路の作製方法において
は前記基板に、更には、本発明の第３の態様に係る半導
体集積回路の作製方法においては前記出発基板に、パタ
ーンを形成することを特徴とする。
【００１４】上記の目的を達成するための本発明の第４
の態様に係る半導体集積回路の作製方法は、基板の上に
形成された第１の被処理層にパターンを形成し、次い
で、全面に第２の被処理層を形成した後、該第２の被処
理層をケミカル・メカニカル・ポリッシュ法にて平坦化
して半導体集積回路を作製する方法である。また、上記
の目的を達成するための本発明の第５の態様に係る半導
体集積回路の作製方法は、基板にパターンを形成し、次
いで、全面に被処理層を形成した後、該被処理層をケミ
カル・メカニカル・ポリッシュ法にて平坦化して半導体
集積回路を作製する方法である。更に、上記の目的を達
成するための本発明の第６の態様に係る半導体集積回路
の作製方法は、出発基板にパターンを形成した後、該出
発基板の表面（おもてめん）と支持基板とを張り合わ
せ、次いで、該出発基板を裏面からケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する方法である。
の態様に係る半導体集積回路の作製方法は、基板の上に
形成された第１の被処理層にパターンを形成し、次い
で、全面に第２の被処理層を形成した後、該第２の被処
理層をケミカル・メカニカル・ポリッシュ法にて平坦化
して半導体集積回路を作製する方法である。また、上記
の目的を達成するための本発明の第５の態様に係る半導
体集積回路の作製方法は、基板にパターンを形成し、次
いで、全面に被処理層を形成した後、該被処理層をケミ
カル・メカニカル・ポリッシュ法にて平坦化して半導体
集積回路を作製する方法である。更に、上記の目的を達
成するための本発明の第６の態様に係る半導体集積回路
の作製方法は、出発基板にパターンを形成した後、該出
発基板の表面（おもてめん）と支持基板とを張り合わ
せ、次いで、該出発基板を裏面からケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する方法である。
【００１５】そして、これらの本発明の第４、第５若し
くは第６の態様に係る半導体集積回路の作製方法におい
ては、該パターンの形成のために用いられる露光用マス
クに形成すべきマスクパターンを、（イ）マスクパター
ンを所定の大きさの碁盤目状のメッシュに区切り、各メ
ッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，
ｊ）を求める工程と、（ロ）メッシュ（ｉ，ｊ）を中心
としたマスクパターンの所定の領域内における、パター
ン面積率平均値β（ｉ，ｊ）を求める工程と、（ハ）パ
ターン面積率平均値β（ｉ，ｊ）のばらつきが少なくな
るようにマスクパターンにおけるパターンを再配置する
工程、から成るマスクパターンの設計方法に基づき設計
する。そして、かかる設計方法に基づき作製された露光
用マスクを用いて、本発明の第４の態様に係る半導体集
積回路の作製方法においては前記第１の被処理層に、ま
た、本発明の第５の態様に係る半導体集積回路の作製方
法においては前記基板に、更には、本発明の第６の態様
に係る半導体集積回路の作製方法においては前記出発基
板に、パターンを形成することを特徴とする。
くは第６の態様に係る半導体集積回路の作製方法におい
ては、該パターンの形成のために用いられる露光用マス
クに形成すべきマスクパターンを、（イ）マスクパター
ンを所定の大きさの碁盤目状のメッシュに区切り、各メ
ッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，
ｊ）を求める工程と、（ロ）メッシュ（ｉ，ｊ）を中心
としたマスクパターンの所定の領域内における、パター
ン面積率平均値β（ｉ，ｊ）を求める工程と、（ハ）パ
ターン面積率平均値β（ｉ，ｊ）のばらつきが少なくな
るようにマスクパターンにおけるパターンを再配置する
工程、から成るマスクパターンの設計方法に基づき設計
する。そして、かかる設計方法に基づき作製された露光
用マスクを用いて、本発明の第４の態様に係る半導体集
積回路の作製方法においては前記第１の被処理層に、ま
た、本発明の第５の態様に係る半導体集積回路の作製方
法においては前記基板に、更には、本発明の第６の態様
に係る半導体集積回路の作製方法においては前記出発基
板に、パターンを形成することを特徴とする。
【００１６】本発明の第１〜第６の態様に係る露光用マ
スクのマスクパターン設計方法、あるいは又、本発明の
第１〜第６の態様に係る半導体集積回路の作製方法にお
いては、パターン面積率平均値β（ｉ，ｊ）を以下の式
（１−１）及び式（１−２）にて求めることが好まし
い。尚、式（１−１）中のＱの値は０以上の任意の値と
することができるが、１０程度の値とすることが好まし
い。式（１−１）に示すようにαq+1（ｉ，ｊ）の値を
スムージングする（平均化処理する）ことによって、よ
り一層正確なβ（ｉ、ｊ）の値を得ることができる。
スクのマスクパターン設計方法、あるいは又、本発明の
第１〜第６の態様に係る半導体集積回路の作製方法にお
いては、パターン面積率平均値β（ｉ，ｊ）を以下の式
（１−１）及び式（１−２）にて求めることが好まし
い。尚、式（１−１）中のＱの値は０以上の任意の値と
することができるが、１０程度の値とすることが好まし
い。式（１−１）に示すようにαq+1（ｉ，ｊ）の値を
スムージングする（平均化処理する）ことによって、よ
り一層正確なβ（ｉ、ｊ）の値を得ることができる。
【００１７】
【数３９】
【００１８】本発明の第１の態様に係る露光用マスクの
マスクパターン設計方法、あるいは又、本発明の第１の
態様に係る半導体集積回路の作製方法においては、各メ
ッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，
ｊ）を求めるとき、下地層が存在し、且つ、下地層にパ
ターンが形成されている場合には、第１の被処理層の下
に設けられた下地層のパターン形成のために用いられる
露光用マスクのマスクパターンにおけるパターン面積率
αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，
ｊ）の値を取り込むことが好ましい。この場合、下地層
が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）に
おけるパターン面積率をαS（ｉ，ｊ）とし、第１の被
処理層にパターンを形成した後の第１の被処理層に生じ
る段差をｈSとし、下地層に生じた段差をｈUとしたと
き、（Ａ）下地層をケミカル・メカニカル・ポリッシュ
法にて平坦化しない場合、以下の式（２）にて、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求め、（Ｂ）下地層をケミカル・メカニカル・ポリッ
シュ法にて平坦化する場合、以下の式（３）にて、各メ
ッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，
ｊ）を求めることが望ましい。
マスクパターン設計方法、あるいは又、本発明の第１の
態様に係る半導体集積回路の作製方法においては、各メ
ッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，
ｊ）を求めるとき、下地層が存在し、且つ、下地層にパ
ターンが形成されている場合には、第１の被処理層の下
に設けられた下地層のパターン形成のために用いられる
露光用マスクのマスクパターンにおけるパターン面積率
αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，
ｊ）の値を取り込むことが好ましい。この場合、下地層
が存在しないと仮定した場合の、メッシュ（ｉ，ｊ）に
おけるパターン面積率をαS（ｉ，ｊ）とし、第１の被
処理層にパターンを形成した後の第１の被処理層に生じ
る段差をｈSとし、下地層に生じた段差をｈUとしたと
き、（Ａ）下地層をケミカル・メカニカル・ポリッシュ
法にて平坦化しない場合、以下の式（２）にて、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求め、（Ｂ）下地層をケミカル・メカニカル・ポリッ
シュ法にて平坦化する場合、以下の式（３）にて、各メ
ッシュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，
ｊ）を求めることが望ましい。
【００１９】
【数４０】 α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・αU（ｉ，ｊ） （２） α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・βU（ｉ，ｊ） （３）
【００２０】本発明の第４、第５若しくは第６の態様に
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第４、第５若しくは第６の態様に係る半導
体集積回路の作製方法においては、マスクパターンにお
けるパターンは、回路ブロックと回路ブロックとを結ぶ
パターンを除き、複数の回路ブロックのいずれかに属し
ており、前記工程（ハ）におけるパターンの再配置の処
理には、回路ブロックの大きさを増加する（回路ブロッ
クの外形寸法を増加する）ことが含まれることが望まし
い。尚、回路ブロックの大きさを増加させる際、大きな
パターン面積率平均値β（ｉ，ｊ）を含む回路ブロック
の大きさを増加させる場合には、回路ブロック内のパタ
ーンはそのままとし、回路ブロックの大きさを増加させ
た領域にはパターンを何ら配さない。あるいは又、回路
ブロックの大きさを増加させた領域にてパターンを再配
置してもよい。一方、小さなパターン面積率平均値β
（ｉ，ｊ）を含む回路ブロックの大きさを増加させる場
合には、回路ブロック内のパターンはそのままとし、回
路ブロックの大きさを増加させた領域にダミーパターン
を配すことが好ましいが、パターンの再配置及びダミー
パターンの配置を行ってもよい。尚、パターン面積率α
0（ｉ，ｊ）が０のメッシュ（ｉ，ｊ）が回路ブロック
に属さない場合には、可能ならば、かかるメッシュ
（ｉ，ｊ）内の全てにダミーパターンを配すことが好ま
しい。
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第４、第５若しくは第６の態様に係る半導
体集積回路の作製方法においては、マスクパターンにお
けるパターンは、回路ブロックと回路ブロックとを結ぶ
パターンを除き、複数の回路ブロックのいずれかに属し
ており、前記工程（ハ）におけるパターンの再配置の処
理には、回路ブロックの大きさを増加する（回路ブロッ
クの外形寸法を増加する）ことが含まれることが望まし
い。尚、回路ブロックの大きさを増加させる際、大きな
パターン面積率平均値β（ｉ，ｊ）を含む回路ブロック
の大きさを増加させる場合には、回路ブロック内のパタ
ーンはそのままとし、回路ブロックの大きさを増加させ
た領域にはパターンを何ら配さない。あるいは又、回路
ブロックの大きさを増加させた領域にてパターンを再配
置してもよい。一方、小さなパターン面積率平均値β
（ｉ，ｊ）を含む回路ブロックの大きさを増加させる場
合には、回路ブロック内のパターンはそのままとし、回
路ブロックの大きさを増加させた領域にダミーパターン
を配すことが好ましいが、パターンの再配置及びダミー
パターンの配置を行ってもよい。尚、パターン面積率α
0（ｉ，ｊ）が０のメッシュ（ｉ，ｊ）が回路ブロック
に属さない場合には、可能ならば、かかるメッシュ
（ｉ，ｊ）内の全てにダミーパターンを配すことが好ま
しい。
【００２１】本発明の第１若しくは第４の態様に係る露
光用マスクのマスクパターン設計方法、あるいは又、本
発明の第１若しくは第４の態様に係る半導体集積回路の
作製方法における（第１の被処理層）／（第２の被処理
層）の組み合わせとして、例えば、（不純物がドーピン
グされた多結晶シリコン層）／（絶縁層）、（アルミニ
ウム系合金、タングステン、銅、銀等の金属層）／（絶
縁層）、（タングステンシリサイドやチタンシリサイド
等の金属化合物層）／（絶縁層）、（不純物がドーピン
グされた多結晶シリコン層とタングステンシリサイドや
チタンシリサイド等の金属化合物層の積層構造）／（絶
縁層）、（不純物がドーピングされた多結晶シリコン層
とタングステンシリサイドやチタンシリサイド等の金属
化合物層と絶縁膜の積層構造）／（絶縁層）の組み合わ
せを例示することができる。あるいは又、（絶縁層）／
（不純物がドーピングされた多結晶シリコン層）、（絶
縁層）／（アルミニウム系合金、タングステン、銅、銀
等の金属層）、（絶縁層）／（タングステンシリサイド
やチタンシリサイド等の金属化合物層）、（絶縁層）／
（不純物がドーピングされた多結晶シリコン層とタング
ステンシリサイドやチタンシリサイド等の金属化合物層
の積層構造）、（絶縁層）／（不純物がドーピングされ
た多結晶シリコン層とタングステンシリサイドやチタン
シリサイド等の金属化合物層と絶縁膜の積層構造）の組
み合わせを例示することができる。
光用マスクのマスクパターン設計方法、あるいは又、本
発明の第１若しくは第４の態様に係る半導体集積回路の
作製方法における（第１の被処理層）／（第２の被処理
層）の組み合わせとして、例えば、（不純物がドーピン
グされた多結晶シリコン層）／（絶縁層）、（アルミニ
ウム系合金、タングステン、銅、銀等の金属層）／（絶
縁層）、（タングステンシリサイドやチタンシリサイド
等の金属化合物層）／（絶縁層）、（不純物がドーピン
グされた多結晶シリコン層とタングステンシリサイドや
チタンシリサイド等の金属化合物層の積層構造）／（絶
縁層）、（不純物がドーピングされた多結晶シリコン層
とタングステンシリサイドやチタンシリサイド等の金属
化合物層と絶縁膜の積層構造）／（絶縁層）の組み合わ
せを例示することができる。あるいは又、（絶縁層）／
（不純物がドーピングされた多結晶シリコン層）、（絶
縁層）／（アルミニウム系合金、タングステン、銅、銀
等の金属層）、（絶縁層）／（タングステンシリサイド
やチタンシリサイド等の金属化合物層）、（絶縁層）／
（不純物がドーピングされた多結晶シリコン層とタング
ステンシリサイドやチタンシリサイド等の金属化合物層
の積層構造）、（絶縁層）／（不純物がドーピングされ
た多結晶シリコン層とタングステンシリサイドやチタン
シリサイド等の金属化合物層と絶縁膜の積層構造）の組
み合わせを例示することができる。
【００２２】一方、本発明の第２若しくは第５の態様に
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第２若しくは第５の態様に係る半導体集積
回路の作製方法における被処理層として、絶縁層を例示
することができる。ここで、絶縁層として、ＳｉＯ2、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＮＳ
Ｇ、ＳＯＧ、ＬＴＯ（Low Temperature Oxide、低温Ｃ
ＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の公知の絶縁材
料、あるいはこれらの絶縁材料を積層したもの挙げるこ
とができる。尚、基板上にＣＭＰストッパ層を設け、か
かるＣＭＰストッパ層及び基板をパターニングする形態
も、本発明の第２若しくは第５の態様に係る露光用マス
クのマスクパターン設計方法、あるいは又、本発明の第
２若しくは第５の態様に係る半導体集積回路の作製方法
に包含される。ＣＭＰストッパ層は、被処理層との間に
研磨選択比がある材料から形成すればよく、例えば、Ｓ
ｉＮ層、ＢＮ層、ＳｉＮ層と多結晶シリコン層の積層構
造を例示することができる。
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第２若しくは第５の態様に係る半導体集積
回路の作製方法における被処理層として、絶縁層を例示
することができる。ここで、絶縁層として、ＳｉＯ2、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＮＳ
Ｇ、ＳＯＧ、ＬＴＯ（Low Temperature Oxide、低温Ｃ
ＶＤ−ＳｉＯ2）、ＳｉＮ、ＳｉＯＮ等の公知の絶縁材
料、あるいはこれらの絶縁材料を積層したもの挙げるこ
とができる。尚、基板上にＣＭＰストッパ層を設け、か
かるＣＭＰストッパ層及び基板をパターニングする形態
も、本発明の第２若しくは第５の態様に係る露光用マス
クのマスクパターン設計方法、あるいは又、本発明の第
２若しくは第５の態様に係る半導体集積回路の作製方法
に包含される。ＣＭＰストッパ層は、被処理層との間に
研磨選択比がある材料から形成すればよく、例えば、Ｓ
ｉＮ層、ＢＮ層、ＳｉＮ層と多結晶シリコン層の積層構
造を例示することができる。
【００２３】尚、本発明の第１〜第６の態様に係る露光
用マスクのマスクパターン設計方法、あるいは又、本発
明の第１〜第６の態様に係る半導体集積回路の作製方法
において、「マスクパターン」とは、露光用マスクに形
成すべき１チップ分のパターンを意味する。また、メッ
シュの大きさとしては、例えば、マスクパターンを１０
０×１００個のメッシュに区切る大きさを例示すること
ができるが、かかる大きさに限定されるものではない。
尚、通常、露光用マスクによって、１枚のウエハに複数
のチップが作製される。
用マスクのマスクパターン設計方法、あるいは又、本発
明の第１〜第６の態様に係る半導体集積回路の作製方法
において、「マスクパターン」とは、露光用マスクに形
成すべき１チップ分のパターンを意味する。また、メッ
シュの大きさとしては、例えば、マスクパターンを１０
０×１００個のメッシュに区切る大きさを例示すること
ができるが、かかる大きさに限定されるものではない。
尚、通常、露光用マスクによって、１枚のウエハに複数
のチップが作製される。
【００２４】また、本発明の第１、第２若しくは第３の
態様に係る露光用マスクのマスクパターン設計方法、あ
るいは又、本発明の第１、第２若しくは第３の態様に係
る半導体集積回路の作製方法における「ダミーパター
ン」とは、半導体集積回路の回路を構成しないパターン
を意味する。尚、パターン面積率平均値β（ｉ，ｊ）に
おける規定の値としては、例えば０．８を挙げることが
できるが、かかる値に限定するものではなく、設計すべ
きマスクパターンに応じて適宜決定すればよい。ここ
で、ダミーパターンを配すべきメッシュ（ｉ，ｊ）にお
けるパターン面積率α0（ｉ，ｊ）が０である場合に
は、かかるメッシュ（ｉ，ｊ）の全体にダミーパターン
を配置すればよく、この場合には、ダミーパターン配置
後のパターン面積率α0（ｉ，ｊ）は１となる。一方、
ダミーパターンを配すべきメッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）が０以外の値である場合
には、かかるメッシュ（ｉ，ｊ）においては、パターン
とダミーパターンとが重ならないように、パターンとダ
ミーパターンとの間に、例えば５μｍの隙間を持たせて
ダミーパターンを配すればよい。尚、このような隙間が
得られない場合、あるいは又、配すべきダミーパターン
の大きさが小さすぎる場合（例えば、最小設計サイズの
２倍程度の大きさ以下の場合）には、ダミーパターンを
配する必要はない。
態様に係る露光用マスクのマスクパターン設計方法、あ
るいは又、本発明の第１、第２若しくは第３の態様に係
る半導体集積回路の作製方法における「ダミーパター
ン」とは、半導体集積回路の回路を構成しないパターン
を意味する。尚、パターン面積率平均値β（ｉ，ｊ）に
おける規定の値としては、例えば０．８を挙げることが
できるが、かかる値に限定するものではなく、設計すべ
きマスクパターンに応じて適宜決定すればよい。ここ
で、ダミーパターンを配すべきメッシュ（ｉ，ｊ）にお
けるパターン面積率α0（ｉ，ｊ）が０である場合に
は、かかるメッシュ（ｉ，ｊ）の全体にダミーパターン
を配置すればよく、この場合には、ダミーパターン配置
後のパターン面積率α0（ｉ，ｊ）は１となる。一方、
ダミーパターンを配すべきメッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）が０以外の値である場合
には、かかるメッシュ（ｉ，ｊ）においては、パターン
とダミーパターンとが重ならないように、パターンとダ
ミーパターンとの間に、例えば５μｍの隙間を持たせて
ダミーパターンを配すればよい。尚、このような隙間が
得られない場合、あるいは又、配すべきダミーパターン
の大きさが小さすぎる場合（例えば、最小設計サイズの
２倍程度の大きさ以下の場合）には、ダミーパターンを
配する必要はない。
【００２５】尚、本発明の第１、第２若しくは第３の態
様に係る露光用マスクのマスクパターン設計方法、ある
いは又、本発明の第１、第２若しくは第３の態様に係る
半導体集積回路の作製方法においては、ダミーパターン
を配した後、再び工程（イ）、（ロ）及び（ハ）を繰り
返してもよい。
様に係る露光用マスクのマスクパターン設計方法、ある
いは又、本発明の第１、第２若しくは第３の態様に係る
半導体集積回路の作製方法においては、ダミーパターン
を配した後、再び工程（イ）、（ロ）及び（ハ）を繰り
返してもよい。
【００２６】本発明の第４、第５若しくは第６の態様に
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第４、第５若しくは第６の態様に係る半導
体集積回路の作製方法においては、マスクパターンにお
けるパターンの再配置を行った後、工程（イ）、（ロ）
及び（ハ）を繰り返すことが好ましい。即ち、パターン
面積率平均値β（ｉ，ｊ）のばらつきが少なくなるよう
に、具体的には、α0（ｉ，ｊ）及びβ（ｉ，ｊ）の再
計算を行い、例えばパターン面積率平均値β（ｉ，ｊ）
のばらつきが一定の値に収束した時点で、マスクパター
ンにおけるパターンの再配置を完了させることが好まし
い。尚、パターンの再配置の処理に回路ブロックの大き
さを増加する（回路ブロックの外形寸法を増加する）こ
とが含まれる場合には、回路ブロックの大きさの増加の
単位をメッシュの大きさの整数倍、あるいは、整数分の
一とすることが、計算の簡略化の面から好ましい。
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第４、第５若しくは第６の態様に係る半導
体集積回路の作製方法においては、マスクパターンにお
けるパターンの再配置を行った後、工程（イ）、（ロ）
及び（ハ）を繰り返すことが好ましい。即ち、パターン
面積率平均値β（ｉ，ｊ）のばらつきが少なくなるよう
に、具体的には、α0（ｉ，ｊ）及びβ（ｉ，ｊ）の再
計算を行い、例えばパターン面積率平均値β（ｉ，ｊ）
のばらつきが一定の値に収束した時点で、マスクパター
ンにおけるパターンの再配置を完了させることが好まし
い。尚、パターンの再配置の処理に回路ブロックの大き
さを増加する（回路ブロックの外形寸法を増加する）こ
とが含まれる場合には、回路ブロックの大きさの増加の
単位をメッシュの大きさの整数倍、あるいは、整数分の
一とすることが、計算の簡略化の面から好ましい。
【００２７】本発明の第１、第２若しくは第３の態様に
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第１、第２若しくは第３の態様に係る半導
体集積回路の作製方法におけるマスクパターンの設計方
法を実行した後、本発明の第４，第５若しくは第６の態
様に係る露光用マスクのマスクパターン設計方法、ある
いは又、本発明の第４、第５若しくは第６の態様に係る
半導体集積回路の作製方法を実行することもできる。
係る露光用マスクのマスクパターン設計方法、あるいは
又、本発明の第１、第２若しくは第３の態様に係る半導
体集積回路の作製方法におけるマスクパターンの設計方
法を実行した後、本発明の第４，第５若しくは第６の態
様に係る露光用マスクのマスクパターン設計方法、ある
いは又、本発明の第４、第５若しくは第６の態様に係る
半導体集積回路の作製方法を実行することもできる。
【００２８】本発明の第１若しくは第４の態様に係る露
光用マスクのマスクパターン設計方法、あるいは又、本
発明の第１若しくは第４の態様に係る半導体集積回路の
作製方法において、第２の被処理層を形成する際、ま
た、本発明の第２若しくは第５の態様に係る露光用マス
クのマスクパターン設計方法、あるいは又、本発明の第
２若しくは第５の態様に係る半導体集積回路の作製方法
において、被処理層を形成する際、第２の被処理層若し
くは被処理層（以下、第２の被処理層（被処理層）と表
記する場合がある）をＣＶＤ法にて形成することが好ま
しい。この場合、表面反応によって成膜が行われるＣＶ
Ｄ法（コンフォーマルＣＶＤ法）及び高密度プラズマＣ
ＶＤ法にて第２の被処理層（被処理層）を形成する場
合、第１の被処理層若しくは基板（以下、第１の被処理
層（基板）と表記する場合がある）に形成されたパター
ンの上に形成される凸状の第２の被処理層（被処理層）
の部分の垂直方向の断面形状が相違する。
光用マスクのマスクパターン設計方法、あるいは又、本
発明の第１若しくは第４の態様に係る半導体集積回路の
作製方法において、第２の被処理層を形成する際、ま
た、本発明の第２若しくは第５の態様に係る露光用マス
クのマスクパターン設計方法、あるいは又、本発明の第
２若しくは第５の態様に係る半導体集積回路の作製方法
において、被処理層を形成する際、第２の被処理層若し
くは被処理層（以下、第２の被処理層（被処理層）と表
記する場合がある）をＣＶＤ法にて形成することが好ま
しい。この場合、表面反応によって成膜が行われるＣＶ
Ｄ法（コンフォーマルＣＶＤ法）及び高密度プラズマＣ
ＶＤ法にて第２の被処理層（被処理層）を形成する場
合、第１の被処理層若しくは基板（以下、第１の被処理
層（基板）と表記する場合がある）に形成されたパター
ンの上に形成される凸状の第２の被処理層（被処理層）
の部分の垂直方向の断面形状が相違する。
【００２９】即ち、表面反応によって成膜が行われるＣ
ＶＤ法にて第２の被処理層（被処理層）を形成する場
合、第１の被処理層（基板）の全ての表面で成膜が行わ
れ、第１の被処理層（基板）に形成されたパターンの上
に形成される凸状の第２の被処理層（被処理層）の部分
の幅は、第１の被処理層（基板）に形成されたパターン
の幅の例えば２〜２．６倍程度広くなる。また、高密度
プラズマＣＶＤ法にて第２の被処理層（被処理層）を形
成する場合、一般に、高密度プラズマＣＶＤ法において
は第２の被処理層（被処理層）の堆積とスパッタエッチ
ングとが同時に進行し、プラズマ粒子に加えられるバイ
アスによって第２の被処理層（被処理層）の表面が削ら
れる速度と第２の被処理層（被処理層）が堆積する速度
とのバランスが保たれる。そして、第２の被処理層（被
処理層）の堆積が進行するに従い、第１の被処理層（基
板）に形成されたパターンの上に形成される凸状の第２
の被処理層（被処理層）の部分の側壁が削れらて後退す
る。それ故、凸状の第２の被処理層（被処理層）の部分
の幅は、第１の被処理層（基板）に形成されたパターン
の幅よりも狭くなる。即ち、いずれのＣＶＤ法を採用す
る場合にあっても、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）の見掛けの値が変化する。
ＶＤ法にて第２の被処理層（被処理層）を形成する場
合、第１の被処理層（基板）の全ての表面で成膜が行わ
れ、第１の被処理層（基板）に形成されたパターンの上
に形成される凸状の第２の被処理層（被処理層）の部分
の幅は、第１の被処理層（基板）に形成されたパターン
の幅の例えば２〜２．６倍程度広くなる。また、高密度
プラズマＣＶＤ法にて第２の被処理層（被処理層）を形
成する場合、一般に、高密度プラズマＣＶＤ法において
は第２の被処理層（被処理層）の堆積とスパッタエッチ
ングとが同時に進行し、プラズマ粒子に加えられるバイ
アスによって第２の被処理層（被処理層）の表面が削ら
れる速度と第２の被処理層（被処理層）が堆積する速度
とのバランスが保たれる。そして、第２の被処理層（被
処理層）の堆積が進行するに従い、第１の被処理層（基
板）に形成されたパターンの上に形成される凸状の第２
の被処理層（被処理層）の部分の側壁が削れらて後退す
る。それ故、凸状の第２の被処理層（被処理層）の部分
の幅は、第１の被処理層（基板）に形成されたパターン
の幅よりも狭くなる。即ち、いずれのＣＶＤ法を採用す
る場合にあっても、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）の見掛けの値が変化する。
【００３０】従って、本発明の第１、第２、第４若しく
は第５の態様に係る露光用マスクのマスクパターン設計
方法、あるいは又、本発明の第１、第２、第４若しくは
第５の態様に係る半導体集積回路の作製方法において
は、第２の被処理層（被処理層）の堆積方法として如何
なるＣＶＤ法を採用するかに依存するが、全面に形成さ
れる第２の被処理層（被処理層）の厚さによって規定さ
れるパターン面積増加割合Ｉ、若しくは、第１の被処理
層（基板）に形成されるパターンの厚さと全面に形成さ
れる第２の被処理層（被処理層）の厚さとによって規定
されるパターン面積増加割合Ｉに基づき、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補
正することが好ましい。これによって、一層現実に近い
補正されたパターン面積率α0（ｉ，ｊ）を得ることが
できる。尚、この場合、第１の被処理層（基板）に形成
されるパターンの上に形成される凸状の第２の被処理層
（被処理層）の部分の周囲長をＬとし、全面に形成され
る第２の被処理層（被処理層）の厚さによって規定され
るパターン面積増加量、若しくは、第１の被処理層（基
板）に形成されるパターンの厚さと全面に形成される第
２の被処理層（被処理層）の厚さとによって規定される
パターン面積増加量をΔＳとしたとき、ΔＳは、ΔＳ＝
Ｉ×Ｌで表すことができる。そして、かかるパターン面
積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）を補正する。
は第５の態様に係る露光用マスクのマスクパターン設計
方法、あるいは又、本発明の第１、第２、第４若しくは
第５の態様に係る半導体集積回路の作製方法において
は、第２の被処理層（被処理層）の堆積方法として如何
なるＣＶＤ法を採用するかに依存するが、全面に形成さ
れる第２の被処理層（被処理層）の厚さによって規定さ
れるパターン面積増加割合Ｉ、若しくは、第１の被処理
層（基板）に形成されるパターンの厚さと全面に形成さ
れる第２の被処理層（被処理層）の厚さとによって規定
されるパターン面積増加割合Ｉに基づき、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補
正することが好ましい。これによって、一層現実に近い
補正されたパターン面積率α0（ｉ，ｊ）を得ることが
できる。尚、この場合、第１の被処理層（基板）に形成
されるパターンの上に形成される凸状の第２の被処理層
（被処理層）の部分の周囲長をＬとし、全面に形成され
る第２の被処理層（被処理層）の厚さによって規定され
るパターン面積増加量、若しくは、第１の被処理層（基
板）に形成されるパターンの厚さと全面に形成される第
２の被処理層（被処理層）の厚さとによって規定される
パターン面積増加量をΔＳとしたとき、ΔＳは、ΔＳ＝
Ｉ×Ｌで表すことができる。そして、かかるパターン面
積増加量ΔＳに基づきメッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）を補正する。
【００３１】表面反応によって成膜が行われるＣＶＤ法
にて第２の被処理層（被処理層）を形成する場合、第１
の被処理層（基板）に形成されたパターンの上に形成さ
れる凸状の第２の被処理層（被処理層）の部分の側壁は
略垂直となる。即ち、第２の被処理層（被処理層）のか
かる部分の垂直方向の断面形状はコンフォーマルなもの
となる。従って、第１の被処理層（基板）に形成される
パターンの上に形成される凸状の第２の被処理層（被処
理層）の部分の側壁が略垂直である場合、第２の被処理
層（被処理層）の厚さをＸ0、第２の被処理層（被処理
層）の水平方向堆積速度をｒH、第２の被処理層（被処
理層）の垂直方向堆積速度をｒVとしたとき、パターン
面積増加割合Ｉは以下の式（４）で表すことができる。
尚、第２の被処理層（被処理層）が複数層から構成さ
れ、表面反応によって成膜が行われるＣＶＤ法にて各層
が成膜される場合には、各層におけるパターン面積増加
割合Ｉを式（４）から求め、得られた各層におけるパタ
ーン面積増加割合Ｉを合計すればよい。
にて第２の被処理層（被処理層）を形成する場合、第１
の被処理層（基板）に形成されたパターンの上に形成さ
れる凸状の第２の被処理層（被処理層）の部分の側壁は
略垂直となる。即ち、第２の被処理層（被処理層）のか
かる部分の垂直方向の断面形状はコンフォーマルなもの
となる。従って、第１の被処理層（基板）に形成される
パターンの上に形成される凸状の第２の被処理層（被処
理層）の部分の側壁が略垂直である場合、第２の被処理
層（被処理層）の厚さをＸ0、第２の被処理層（被処理
層）の水平方向堆積速度をｒH、第２の被処理層（被処
理層）の垂直方向堆積速度をｒVとしたとき、パターン
面積増加割合Ｉは以下の式（４）で表すことができる。
尚、第２の被処理層（被処理層）が複数層から構成さ
れ、表面反応によって成膜が行われるＣＶＤ法にて各層
が成膜される場合には、各層におけるパターン面積増加
割合Ｉを式（４）から求め、得られた各層におけるパタ
ーン面積増加割合Ｉを合計すればよい。
【００３２】
【数４１】Ｉ＝Ｘ0×（ｒH／ｒV） （４）
【００３３】一方、高密度プラズマＣＶＤ法にて第２の
被処理層（被処理層）を形成する場合、第１の被処理層
（基板）に形成されたパターンの上に形成される凸状の
第２の被処理層（被処理層）の部分の側壁が水平方向に
対して角度θだけ傾く。従って、第１の被処理層（基
板）に形成されるパターンの上に形成される凸状の第２
の被処理層（被処理層）の部分の側壁が水平方向に対し
て角度θ傾いている場合、第１の被処理層（基板）に形
成されるパターンの厚さをｈ0、第２の被処理層（被処
理層）の厚さをＸ0としたとき、パターン面積増加割合
Ｉは以下の式（５）で表すことができる。尚、第２の被
処理層（被処理層）が複数層から構成され、各層が高密
度プラズマＣＶＤ法にて成膜される場合には、各層にお
けるパターン面積増加割合Ｉを式（５）から求め、得ら
れた各層におけるパターン面積増加割合Ｉを合計すれば
よい。
被処理層（被処理層）を形成する場合、第１の被処理層
（基板）に形成されたパターンの上に形成される凸状の
第２の被処理層（被処理層）の部分の側壁が水平方向に
対して角度θだけ傾く。従って、第１の被処理層（基
板）に形成されるパターンの上に形成される凸状の第２
の被処理層（被処理層）の部分の側壁が水平方向に対し
て角度θ傾いている場合、第１の被処理層（基板）に形
成されるパターンの厚さをｈ0、第２の被処理層（被処
理層）の厚さをＸ0としたとき、パターン面積増加割合
Ｉは以下の式（５）で表すことができる。尚、第２の被
処理層（被処理層）が複数層から構成され、各層が高密
度プラズマＣＶＤ法にて成膜される場合には、各層にお
けるパターン面積増加割合Ｉを式（５）から求め、得ら
れた各層におけるパターン面積増加割合Ｉを合計すれば
よい。
【００３４】
【数４２】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５）
【００３５】また、第２の被処理層（被処理層）が、下
層及び上層の２層構成であり、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層（被処理層）の下層の部分の側壁が水平方向に対
して角度θ傾いており（即ち、高密度プラズマＣＶＤ法
にて形成されており）、第２の被処理層（被処理層）の
下層の側壁上に形成された第２の被処理層（被処理層）
の上層の部分の表面も水平方向に対して角度θ傾いてい
る（即ち、表面反応によって成膜が行われるＣＶＤ法に
て形成されている）場合、第１の被処理層（基板）に形
成されるパターンの厚さをｈ0、第２の被処理層（被処
理層）の下層の厚さをＹ1、第２の被処理層（被処理
層）の上層の厚さをＹ2、第２の被処理層（被処理層）
の上層の水平方向堆積速度をｒ2H、第２の被処理層（被
処理層）の上層の該部分における法線方向堆積速度をｒ
2Vとしたとき、パターン面積増加割合Ｉは以下の式
（６）で表すことができる。尚、上層が更に複数の層か
ら構成されている場合には、式（６）の右辺第２項を各
層毎に求め、加算することでＩの値を求めることができ
る。第２の被処理層（被処理層）の上層は、表面反応に
よって成膜が行われるＣＶＤ法以外にも、例えば、第２
の被処理層（被処理層）の下層を形成した高密度プラズ
マＣＶＤ装置を用い、スパッタレートを減少させ且つ堆
積レートを増加させるような、表面反応を生じさせるＣ
ＶＤ条件に切り替えることによっても形成することがで
きる。
層及び上層の２層構成であり、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層（被処理層）の下層の部分の側壁が水平方向に対
して角度θ傾いており（即ち、高密度プラズマＣＶＤ法
にて形成されており）、第２の被処理層（被処理層）の
下層の側壁上に形成された第２の被処理層（被処理層）
の上層の部分の表面も水平方向に対して角度θ傾いてい
る（即ち、表面反応によって成膜が行われるＣＶＤ法に
て形成されている）場合、第１の被処理層（基板）に形
成されるパターンの厚さをｈ0、第２の被処理層（被処
理層）の下層の厚さをＹ1、第２の被処理層（被処理
層）の上層の厚さをＹ2、第２の被処理層（被処理層）
の上層の水平方向堆積速度をｒ2H、第２の被処理層（被
処理層）の上層の該部分における法線方向堆積速度をｒ
2Vとしたとき、パターン面積増加割合Ｉは以下の式
（６）で表すことができる。尚、上層が更に複数の層か
ら構成されている場合には、式（６）の右辺第２項を各
層毎に求め、加算することでＩの値を求めることができ
る。第２の被処理層（被処理層）の上層は、表面反応に
よって成膜が行われるＣＶＤ法以外にも、例えば、第２
の被処理層（被処理層）の下層を形成した高密度プラズ
マＣＶＤ装置を用い、スパッタレートを減少させ且つ堆
積レートを増加させるような、表面反応を生じさせるＣ
ＶＤ条件に切り替えることによっても形成することがで
きる。
【００３６】
【数４３】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６）
【００３７】各メッシュ（ｉ，ｊ）におけるパターン面
積率α0（ｉ，ｊ）を補正する際、パターン面積増加量
ΔＳに依っては、パターン面積増加量ΔＳを考慮したパ
ターンが隣接するパターンと重なり合う場合が生じる。
即ち、あるパターンにおいて、このパターンの上に形成
される凸状の第２の被処理層（被処理層）の部分の周囲
長Ｌを規定する境界線が、隣接するパターンの上に形成
される凸状の第２の被処理層（被処理層）の部分内に侵
入する場合がある。このような場合には、隣接する複数
のパターンを１つのパターンとみなす処理を行えばよ
い。
積率α0（ｉ，ｊ）を補正する際、パターン面積増加量
ΔＳに依っては、パターン面積増加量ΔＳを考慮したパ
ターンが隣接するパターンと重なり合う場合が生じる。
即ち、あるパターンにおいて、このパターンの上に形成
される凸状の第２の被処理層（被処理層）の部分の周囲
長Ｌを規定する境界線が、隣接するパターンの上に形成
される凸状の第２の被処理層（被処理層）の部分内に侵
入する場合がある。このような場合には、隣接する複数
のパターンを１つのパターンとみなす処理を行えばよ
い。
【００３８】本発明の露光用マスクのマスクパターン設
計方法若しくは半導体集積回路の作製方法においては、
メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定
の領域内におけるパターン面積率平均値β（ｉ，ｊ）を
求め、このパターン面積率平均値β（ｉ，ｊ）が規定の
値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配
し、あるいは又、このパターン面積率平均値β（ｉ，
ｊ）のばらつきが少なくなるようにマスクパターンにお
けるパターンを、例えば回路ブロック単位で再配置す
る。その結果、第１の被処理層、基板若しくは出発基板
に形成されるパターン面積率α’の均一化を図ることが
可能となり、第２の被処理層、被処理層、若しくは出発
基板の平坦化処理を均一に且つ確実に行うことが可能と
なる。また、ＣＭＰ法における処理工程の増加を招くこ
ともない。
計方法若しくは半導体集積回路の作製方法においては、
メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定
の領域内におけるパターン面積率平均値β（ｉ，ｊ）を
求め、このパターン面積率平均値β（ｉ，ｊ）が規定の
値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配
し、あるいは又、このパターン面積率平均値β（ｉ，
ｊ）のばらつきが少なくなるようにマスクパターンにお
けるパターンを、例えば回路ブロック単位で再配置す
る。その結果、第１の被処理層、基板若しくは出発基板
に形成されるパターン面積率α’の均一化を図ることが
可能となり、第２の被処理層、被処理層、若しくは出発
基板の平坦化処理を均一に且つ確実に行うことが可能と
なる。また、ＣＭＰ法における処理工程の増加を招くこ
ともない。
【００３９】尚、メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）の均一化を目指した場合には、メ
ッシュサイズを例えば１００μｍ×１００μｍ程度まで
細かくすると、所望の規格を有するパターンの形成が困
難となったり、パターンそれ自体を適切に配置すること
が困難となるといった問題が生じる。然るに、本発明に
おいては、パターン面積率α0（ｉ，ｊ）及び、メッシ
ュ（ｉ，ｊ）の周囲（例えば２ｍｍ×２ｍｍの領域）の
メッシュのパターン面積率に基づくパターン面積率平均
値β（ｉ，ｊ）という概念を導入しているので、このよ
うな問題の発生を回避することができる。即ち、メッシ
ュサイズを細かくしたいという要望と、メッシュ（ｉ，
ｊ）の周囲の影響を反映させたいという要望の双方を、
本発明においては両立させることができる。
面積率α0（ｉ，ｊ）の均一化を目指した場合には、メ
ッシュサイズを例えば１００μｍ×１００μｍ程度まで
細かくすると、所望の規格を有するパターンの形成が困
難となったり、パターンそれ自体を適切に配置すること
が困難となるといった問題が生じる。然るに、本発明に
おいては、パターン面積率α0（ｉ，ｊ）及び、メッシ
ュ（ｉ，ｊ）の周囲（例えば２ｍｍ×２ｍｍの領域）の
メッシュのパターン面積率に基づくパターン面積率平均
値β（ｉ，ｊ）という概念を導入しているので、このよ
うな問題の発生を回避することができる。即ち、メッシ
ュサイズを細かくしたいという要望と、メッシュ（ｉ，
ｊ）の周囲の影響を反映させたいという要望の双方を、
本発明においては両立させることができる。
【００４０】また、各メッシュ（ｉ，ｊ）におけるパタ
ーン面積率α0（ｉ，ｊ）に対して補正を行えば、一層
現実に近いパターン面積率α0（ｉ，ｊ）を得ることが
できる。
ーン面積率α0（ｉ，ｊ）に対して補正を行えば、一層
現実に近いパターン面積率α0（ｉ，ｊ）を得ることが
できる。
【００４１】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明するが、その前に、先ず、本発明の背景を説明
する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明するが、その前に、先ず、本発明の背景を説明
する。
【００４２】図１０の（Ａ）に示すように、下地層１０
上にパターニングされた第１の被処理層１２（厚さ
ｈ0）が形成され、全面に厚さＸ0の第２の被処理層１４
が形成されているとする。第１の被処理層１２の上の第
２の被処理層１４Ａの表面の高さは（ｈ0＋Ｘ0）であ
り、下地層１０上の第２の被処理層１４Ｂの表面の高さ
はＸ0である。尚、高さの基準は下地層１０の表面であ
り、以下においても同様である。そして、図１０の
（Ｂ）に示すように、研磨によって第２の被処理層１４
が研磨され、第１の被処理層１２の上の第２の被処理層
１４Ａの表面の高さがＸ1、下地層１０上の第２の被処
理層１４Ｂの表面の高さがＸ2となっている状態を想定
する。また、研磨装置における研磨パッドから、第２の
被処理層１４Ａに圧力Ｐ1が加えられ、第２の被処理層
１４Ｂに圧力Ｐ2が加えられていると想定する。尚、圧
力Ｐ1及びＰ2は研磨時間ｔの関数であり、本来、Ｐ
1（ｔ）及びＰ2（ｔ）と記載すべきであるが、便宜上、
Ｐ1及びＰ2と表記する。研磨に関する基本的な理論とし
てはプレストン（Preston）の法則がある。この法則
は、研磨レートは単位面積・時間当たりの摩擦仕事量に
比例するという仮定に基づく法則である。基板の被研磨
面と研磨プレートの相対速度をｖ、圧力をＰ（研磨中
は、研磨時間ｔに関係なく一定の値）、研磨される膜で
ある第２の被処理層１４の表面の研磨残り高さをＸとし
たとき、研磨レートは、以下の式（７）で表すことがで
きる。尚、「ｃ」は定数である。
上にパターニングされた第１の被処理層１２（厚さ
ｈ0）が形成され、全面に厚さＸ0の第２の被処理層１４
が形成されているとする。第１の被処理層１２の上の第
２の被処理層１４Ａの表面の高さは（ｈ0＋Ｘ0）であ
り、下地層１０上の第２の被処理層１４Ｂの表面の高さ
はＸ0である。尚、高さの基準は下地層１０の表面であ
り、以下においても同様である。そして、図１０の
（Ｂ）に示すように、研磨によって第２の被処理層１４
が研磨され、第１の被処理層１２の上の第２の被処理層
１４Ａの表面の高さがＸ1、下地層１０上の第２の被処
理層１４Ｂの表面の高さがＸ2となっている状態を想定
する。また、研磨装置における研磨パッドから、第２の
被処理層１４Ａに圧力Ｐ1が加えられ、第２の被処理層
１４Ｂに圧力Ｐ2が加えられていると想定する。尚、圧
力Ｐ1及びＰ2は研磨時間ｔの関数であり、本来、Ｐ
1（ｔ）及びＰ2（ｔ）と記載すべきであるが、便宜上、
Ｐ1及びＰ2と表記する。研磨に関する基本的な理論とし
てはプレストン（Preston）の法則がある。この法則
は、研磨レートは単位面積・時間当たりの摩擦仕事量に
比例するという仮定に基づく法則である。基板の被研磨
面と研磨プレートの相対速度をｖ、圧力をＰ（研磨中
は、研磨時間ｔに関係なく一定の値）、研磨される膜で
ある第２の被処理層１４の表面の研磨残り高さをＸとし
たとき、研磨レートは、以下の式（７）で表すことがで
きる。尚、「ｃ」は定数である。
【００４３】
【数４４】−ｄＸ／ｄｔ＝ｃｖＰ （７）
【００４４】ここで、パターニングされた第１の被処理
層１２の面積をＳ1、下地層１０上に形成された第２の
被処理層１４の部分の面積をＳ2とし、全体に加わる圧
力の平均値をＰとしたとき、力の釣り合いから式（８）
が導かれる。また、式（８）を変形すると式（９）が得
られる。
層１２の面積をＳ1、下地層１０上に形成された第２の
被処理層１４の部分の面積をＳ2とし、全体に加わる圧
力の平均値をＰとしたとき、力の釣り合いから式（８）
が導かれる。また、式（８）を変形すると式（９）が得
られる。
【００４５】
【数４５】 Ｓ1Ｐ1＋Ｓ2Ｐ2＝（Ｓ1＋Ｓ2）Ｐ （８） ｋＰ1＋（１−ｋ）Ｐ2＝Ｐ （９）
【００４６】尚、式（９）中、ｋ＝Ｓ1／（Ｓ1＋Ｓ2）
である。ところで、研磨パッドは、第２の被処理層１４
の相当の面積に亙って第２の被処理層１４と接触してい
る。従って、ｋの値を、マスクパターンのメッシュ
（ｉ，ｊ）に関するパターン面積率平均値β（ｉ，ｊ）
で置き換えることができる。従って、式（９）は更に以
下の式（１０）のとおりに変形することができる。尚、
以下の式中では、パターン面積率平均値β（ｉ，ｊ）
を、便宜上、βijと表現する。
である。ところで、研磨パッドは、第２の被処理層１４
の相当の面積に亙って第２の被処理層１４と接触してい
る。従って、ｋの値を、マスクパターンのメッシュ
（ｉ，ｊ）に関するパターン面積率平均値β（ｉ，ｊ）
で置き換えることができる。従って、式（９）は更に以
下の式（１０）のとおりに変形することができる。尚、
以下の式中では、パターン面積率平均値β（ｉ，ｊ）
を、便宜上、βijと表現する。
【００４７】
【数４６】βijＰ1＋（１−βij）Ｐ2＝Ｐ （１０）
【００４８】ここで、研磨パッドのヤング率をＥ、厚さ
をＴとしたとき、Ｐ1及びＰ2の関係は以下の式（１１）
のとおりとなる。
をＴとしたとき、Ｐ1及びＰ2の関係は以下の式（１１）
のとおりとなる。
【００４９】
【数４７】 Ｐ1−Ｐ2＝（Ｅ／Ｔ）（Ｘ1−Ｘ2） （１１）
【００５０】ここで、第１の被処理層１２の上の第２の
被処理層１４Ａ及び下地層１０上の第２の被処理層１４
Ｂの表面の研磨残り高さＸ1及びＸ2のそれぞれに式
（７）を適用すると、以下の式（１２−１）及び式（１
２−２）が成り立つ。
被処理層１４Ａ及び下地層１０上の第２の被処理層１４
Ｂの表面の研磨残り高さＸ1及びＸ2のそれぞれに式
（７）を適用すると、以下の式（１２−１）及び式（１
２−２）が成り立つ。
【００５１】
【数４８】−ｄＸ1／ｄｔ＝ｃｖＰ1 （１２−１） −ｄＸ2／ｄｔ＝ｃｖＰ2 （１２−２）
【００５２】式（１０）及び式（１１）からＰ1及びＰ2
をＸ1及びＸ2の関数として求め、次いで、これらのＰ1
及びＰ2を式（１２−１）及び式（１２−２）に代入す
ると、同次でない連立線形微分方程式が得られる。かか
る同次でない連立線形微分方程式を解くと、以下の式
（１３−１）及び式（１３−２）が求まる。
をＸ1及びＸ2の関数として求め、次いで、これらのＰ1
及びＰ2を式（１２−１）及び式（１２−２）に代入す
ると、同次でない連立線形微分方程式が得られる。かか
る同次でない連立線形微分方程式を解くと、以下の式
（１３−１）及び式（１３−２）が求まる。
【００５３】
【数４９】 Ｘ1＝Ｘ0＋βijｈ0−ｃｖＰｔ ＋（１−βij）ｈ0・ｅｘｐ［−（ｃｖＥ／Ｔ）ｔ］ （１３−１） Ｘ2＝Ｘ0＋βijｈ0−ｃｖＰｔ −βijｈ0・ｅｘｐ［−（ｃｖＥ／Ｔ）ｔ］ （１３−２）
【００５４】マスクパターンのメッシュ（ｉ，ｊ）に対
応する第２の被処理層１４の部分の表面の下地層１０の
表面からの高さＨ（ｉ，ｊ）は、以下の式（１４）で表
すことができる。尚、マスクパターンにおけるパターン
面積率α0（ｉ，ｊ）を、便宜上、αijと表現する。
応する第２の被処理層１４の部分の表面の下地層１０の
表面からの高さＨ（ｉ，ｊ）は、以下の式（１４）で表
すことができる。尚、マスクパターンにおけるパターン
面積率α0（ｉ，ｊ）を、便宜上、αijと表現する。
【００５５】
【数５０】 Ｈ（ｉ，ｊ）＝αijＸ1＋（１−αij）Ｘ2 （１４）
【００５６】式（１４）と式（１３−１）、式（１３−
２）から、以下の式（１５）が求まる。更に、式（１
５）を変形すると、式（１６）を得ることができる。
２）から、以下の式（１５）が求まる。更に、式（１
５）を変形すると、式（１６）を得ることができる。
【００５７】
【数５１】 Ｈ（ｉ，ｊ）＝Ｘ0＋βijｈ0−ｃｖＰｔ ＋（αij−βij）ｈ0・ｅｘｐ［−（ｃｖＥ／Ｔ）ｔ］ （１５）
【００５８】
【数５２】 Ｈ（ｉ，ｊ）＝Ｘ0−ｃｖＰｔ ＋αijｈ0・ｅｘｐ［−（ｃｖＥ／Ｔ）ｔ］ ＋βijｈ0（１−ｅｘｐ［−（ｃｖＥ／Ｔ）ｔ］） （１６）
【００５９】第２の被処理層１４の研磨を開始する時点
（ｔ＝０）におけるＨ（ｉ，ｊ）の値ＨSTART（ｉ，
ｊ）は、式（１６）から以下の式（１７−１）のとおり
となる。一方、第２の被処理層１４の研磨が完了した時
点（ｔ＝ｔ’）におけるＨ（ｉ，ｊ）の値ＨEND（ｉ，
ｊ）は、式（１６）から以下の式（１７−２）のように
近似することができる。
（ｔ＝０）におけるＨ（ｉ，ｊ）の値ＨSTART（ｉ，
ｊ）は、式（１６）から以下の式（１７−１）のとおり
となる。一方、第２の被処理層１４の研磨が完了した時
点（ｔ＝ｔ’）におけるＨ（ｉ，ｊ）の値ＨEND（ｉ，
ｊ）は、式（１６）から以下の式（１７−２）のように
近似することができる。
【００６０】
【数５３】 ＨSTART（ｉ，ｊ）＝Ｘ0＋αijｈ0 （１７−１） ＨEND（ｉ，ｊ） ≒Ｘ0−ｃｖＰｔ’＋βijｈ0 （１７−２）
【００６１】式（１７−１）及び式（１７−２）から、
第２の被処理層１４の研磨が完了した時点における第２
の被処理層１４の表面の高さＨEND（ｉ，ｊ）は、パタ
ーン面積率平均値β（ｉ，ｊ）に依存することが判る。
従って、露光用マスクのマスクパターン設計時、パター
ン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッ
シュ（ｉ，ｊ）にダミーパターンを配し、あるいは又、
パターン面積率平均値β（ｉ，ｊ）のばらつきが少なく
なるようにマスクパターンにおけるパターンを再配置す
ることによって、第１の被処理層、基板若しくは出発基
板に形成されるパターン面積率の均一化を図ることが可
能となり、第２の被処理層、被処理層若しくは出発基板
の平坦化処理を均一に且つ確実に行うことが可能とな
る。
第２の被処理層１４の研磨が完了した時点における第２
の被処理層１４の表面の高さＨEND（ｉ，ｊ）は、パタ
ーン面積率平均値β（ｉ，ｊ）に依存することが判る。
従って、露光用マスクのマスクパターン設計時、パター
ン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッ
シュ（ｉ，ｊ）にダミーパターンを配し、あるいは又、
パターン面積率平均値β（ｉ，ｊ）のばらつきが少なく
なるようにマスクパターンにおけるパターンを再配置す
ることによって、第１の被処理層、基板若しくは出発基
板に形成されるパターン面積率の均一化を図ることが可
能となり、第２の被処理層、被処理層若しくは出発基板
の平坦化処理を均一に且つ確実に行うことが可能とな
る。
【００６２】（実施の形態１）実施の形態１は、本発明
の第１の態様、第２の態様若しくは第３の態様に係る露
光用マスクのマスクパターン設計方法に関する。即ち、
実施の形態１は、基板の上に形成された第１の被処理
層にパターンを形成し、次いで、全面に第２の被処理層
を形成した後、該第２の被処理層をケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、あるいは又、基板にパターンを形成し、次い
で、全面に被処理層を形成した後、該被処理層をケミカ
ル・メカニカル・ポリッシュ法にて平坦化して半導体集
積回路を作製する際、あるいは又、出発基板にパター
ンを形成した後、該出発基板の表面と支持基板とを張り
合わせ、次いで、該出発基板を裏面からケミカル・メカ
ニカル・ポリッシュ法にて平坦化して半導体集積回路を
作製する際、これらのパターン形成のために用いられる
露光用マスクに形成すべきマスクパターンの設計方法に
関する。
の第１の態様、第２の態様若しくは第３の態様に係る露
光用マスクのマスクパターン設計方法に関する。即ち、
実施の形態１は、基板の上に形成された第１の被処理
層にパターンを形成し、次いで、全面に第２の被処理層
を形成した後、該第２の被処理層をケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、あるいは又、基板にパターンを形成し、次い
で、全面に被処理層を形成した後、該被処理層をケミカ
ル・メカニカル・ポリッシュ法にて平坦化して半導体集
積回路を作製する際、あるいは又、出発基板にパター
ンを形成した後、該出発基板の表面と支持基板とを張り
合わせ、次いで、該出発基板を裏面からケミカル・メカ
ニカル・ポリッシュ法にて平坦化して半導体集積回路を
作製する際、これらのパターン形成のために用いられる
露光用マスクに形成すべきマスクパターンの設計方法に
関する。
【００６３】実施の形態１においては、碁盤目状のメッ
シュの所定の大きさを１００μｍ×１００μｍとした。
また、パターン面積率平均値β（ｉ，ｊ）を以下の式
（１−１）及び式（１−２）にて求めた。但し、式（１
−１）におけるｍの値として１０を採用し、Ｑの値とし
て９を採用した。即ち、メッシュ（ｉ，ｊ）を中心とし
たマスクパターンの所定の領域の大きさは、２１００μ
ｍ×２１００μｍである。言い換えれば、メッシュ
（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ
内のパターン面積率の平均値として、パターン面積率平
均値β（ｉ，ｊ）を求める。また、αq+1（ｉ，ｊ）の
値のスムージング（平均化処理）を１０回行った。通
常、露光用マスクによって１枚のウエハに複数のチップ
が作製されるので、式（１−１）におけるメッシュ（ｉ
＋ｌ，ｊ＋ｋ）の位置が１チップのマスクパターンの領
域から逸脱するときには、隣接する１チップのマスクパ
ターンの領域における対応するパターン面積率α0を用
いればよい。また、パターン面積率平均値β（ｉ，ｊ）
における規定の値β0として、０．９を採用した。尚、
β0の値として、［β（ｉ，ｊ）の最大値］−０．１と
いった値を採用してもよい。β0の値としてこのような
値を採用した場合、ダミーパターンを配した後、β0の
値が変化するので、再び工程（イ）、（ロ）及び（ハ）
を繰り返すことが好ましく、ダミーパターンの配置を一
層最適化することができる。
シュの所定の大きさを１００μｍ×１００μｍとした。
また、パターン面積率平均値β（ｉ，ｊ）を以下の式
（１−１）及び式（１−２）にて求めた。但し、式（１
−１）におけるｍの値として１０を採用し、Ｑの値とし
て９を採用した。即ち、メッシュ（ｉ，ｊ）を中心とし
たマスクパターンの所定の領域の大きさは、２１００μ
ｍ×２１００μｍである。言い換えれば、メッシュ
（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ
内のパターン面積率の平均値として、パターン面積率平
均値β（ｉ，ｊ）を求める。また、αq+1（ｉ，ｊ）の
値のスムージング（平均化処理）を１０回行った。通
常、露光用マスクによって１枚のウエハに複数のチップ
が作製されるので、式（１−１）におけるメッシュ（ｉ
＋ｌ，ｊ＋ｋ）の位置が１チップのマスクパターンの領
域から逸脱するときには、隣接する１チップのマスクパ
ターンの領域における対応するパターン面積率α0を用
いればよい。また、パターン面積率平均値β（ｉ，ｊ）
における規定の値β0として、０．９を採用した。尚、
β0の値として、［β（ｉ，ｊ）の最大値］−０．１と
いった値を採用してもよい。β0の値としてこのような
値を採用した場合、ダミーパターンを配した後、β0の
値が変化するので、再び工程（イ）、（ロ）及び（ハ）
を繰り返すことが好ましく、ダミーパターンの配置を一
層最適化することができる。
【００６４】
【数５４】
【００６５】実施の形態１の露光用マスクのマスクパタ
ーン設計方法の各工程の流れ図を図２に示す。実施の形
態１においては、先ず、予め設計された回路ブロック
を、チップ面積が最小となるように、公知のアルゴリズ
ムを用いて自動的に配置する。即ち、回路ブロック間の
距離を可能な限り短くし、１チップの面積を最小化す
る。こうして得られた回路ブロックの配置状態を、模式
的に図１の（Ａ）に示す。この状態では、パターンが多
数存在する回路ブロックと、パターンが少ない回路ブロ
ックとが混在している。従って、このようなパターンを
得るためのマスクパターンを所定の大きさ（１００μｍ
×１００μｍ）の碁盤目状のメッシュに区切り、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求めると、パターン面積率α0（ｉ，ｊ）に大きな変
動が生じている。尚、図１において、太線で囲まれた矩
形の領域が回路ブロックを示し、回路ブロック内のパタ
ーン面積率が高い回路ブロック程、細かいハッチングを
付した。また、縦線及び横線で囲まれた正方形の領域は
メッシュを表す。
ーン設計方法の各工程の流れ図を図２に示す。実施の形
態１においては、先ず、予め設計された回路ブロック
を、チップ面積が最小となるように、公知のアルゴリズ
ムを用いて自動的に配置する。即ち、回路ブロック間の
距離を可能な限り短くし、１チップの面積を最小化す
る。こうして得られた回路ブロックの配置状態を、模式
的に図１の（Ａ）に示す。この状態では、パターンが多
数存在する回路ブロックと、パターンが少ない回路ブロ
ックとが混在している。従って、このようなパターンを
得るためのマスクパターンを所定の大きさ（１００μｍ
×１００μｍ）の碁盤目状のメッシュに区切り、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求めると、パターン面積率α0（ｉ，ｊ）に大きな変
動が生じている。尚、図１において、太線で囲まれた矩
形の領域が回路ブロックを示し、回路ブロック内のパタ
ーン面積率が高い回路ブロック程、細かいハッチングを
付した。また、縦線及び横線で囲まれた正方形の領域は
メッシュを表す。
【００６６】式（１−１）及び式（１−２）に基づき、
パターン面積率平均値β（ｉ，ｊ）を求め、β（ｉ，
ｊ）＜０．９（＝β0）であるメッシュ（ｉ，ｊ）にダ
ミーパターンを配した状態を、図１の（Ｂ）に模式的に
示す。尚、図１の（Ｂ）において、ダミーパターンを黒
く塗りつぶした。
パターン面積率平均値β（ｉ，ｊ）を求め、β（ｉ，
ｊ）＜０．９（＝β0）であるメッシュ（ｉ，ｊ）にダ
ミーパターンを配した状態を、図１の（Ｂ）に模式的に
示す。尚、図１の（Ｂ）において、ダミーパターンを黒
く塗りつぶした。
【００６７】こうして設計されたマスクパターンに基づ
き、公知の方法にて露光用マスクを作製すればよい。か
かる設計方法に基づき作製された露光用マスクを用い
て、第１の被処理層（若しくは基板、若しくは出発基
板）にパターンを形成すれば、チップ全体で見た場合、
第１の被処理層（若しくは基板、若しくは出発基板）に
形成されたパターンのパターン面積率α’のばらつきが
小さくなる。それ故、全面に第２の被処理層（若しくは
被処理層）を形成した後、あるいは又、２枚の基板を張
り合わせた後、この第２の被処理層（若しくは被処理
層、若しくは出発基板）をＣＭＰ法にて平坦化して半導
体集積回路を作製するとき、第２の被処理層（若しくは
被処理層、若しくは出発基板）の平坦化処理を確実に且
つ均一に行うことができる。
き、公知の方法にて露光用マスクを作製すればよい。か
かる設計方法に基づき作製された露光用マスクを用い
て、第１の被処理層（若しくは基板、若しくは出発基
板）にパターンを形成すれば、チップ全体で見た場合、
第１の被処理層（若しくは基板、若しくは出発基板）に
形成されたパターンのパターン面積率α’のばらつきが
小さくなる。それ故、全面に第２の被処理層（若しくは
被処理層）を形成した後、あるいは又、２枚の基板を張
り合わせた後、この第２の被処理層（若しくは被処理
層、若しくは出発基板）をＣＭＰ法にて平坦化して半導
体集積回路を作製するとき、第２の被処理層（若しくは
被処理層、若しくは出発基板）の平坦化処理を確実に且
つ均一に行うことができる。
【００６８】（実施の形態２）実施の形態２は、本発明
の第１の態様に係る半導体集積回路の作製方法に関す
る。即ち、実施の形態２においては、実施の形態１にて
説明したマスクパターンの設計方法に基づき作製された
露光用マスクを用いて、基板の上に形成された第１の被
処理層にパターンを形成する。次いで、全面に第２の被
処理層を形成した後、この第２の被処理層をケミカル・
メカニカル・ポリッシュ法にて平坦化して半導体集積回
路を作製する。以下、図３を参照して、実施の形態２の
半導体集積回路の作製方法を説明する。
の第１の態様に係る半導体集積回路の作製方法に関す
る。即ち、実施の形態２においては、実施の形態１にて
説明したマスクパターンの設計方法に基づき作製された
露光用マスクを用いて、基板の上に形成された第１の被
処理層にパターンを形成する。次いで、全面に第２の被
処理層を形成した後、この第２の被処理層をケミカル・
メカニカル・ポリッシュ法にて平坦化して半導体集積回
路を作製する。以下、図３を参照して、実施の形態２の
半導体集積回路の作製方法を説明する。
【００６９】図３の（Ａ）の模式的な一部断面図に示す
ように、先ず、例えばＳｉＯ2から成る平坦化された下
地層１０の上に、例えば不純物がドーピングされた多結
晶シリコンから成る第１の被処理層１１をＣＶＤ法にて
形成する。次いで、実施の形態１にて説明したマスクパ
ターンの設計方法に基づき作製された露光用マスクを用
いたリソグラフィ技術、及びエッチング技術に基づき、
第１の被処理層１１にパターンを形成する（図３の
（Ｂ）参照）。尚、パターニングされた第１の被処理層
の部分を参照番号１２で表す。パターニングされた第１
の被処理層１２には、パターンのパターン面積率α’が
高い領域、及び低い領域が存在する。露光用マスクには
ダミーパターンが形成されているので、第１の被処理層
から成るダミーパターン１３も同時に形成される。尚、
パターニングされた第１の被処理層１２は、例えば、配
線として機能する。
ように、先ず、例えばＳｉＯ2から成る平坦化された下
地層１０の上に、例えば不純物がドーピングされた多結
晶シリコンから成る第１の被処理層１１をＣＶＤ法にて
形成する。次いで、実施の形態１にて説明したマスクパ
ターンの設計方法に基づき作製された露光用マスクを用
いたリソグラフィ技術、及びエッチング技術に基づき、
第１の被処理層１１にパターンを形成する（図３の
（Ｂ）参照）。尚、パターニングされた第１の被処理層
の部分を参照番号１２で表す。パターニングされた第１
の被処理層１２には、パターンのパターン面積率α’が
高い領域、及び低い領域が存在する。露光用マスクには
ダミーパターンが形成されているので、第１の被処理層
から成るダミーパターン１３も同時に形成される。尚、
パターニングされた第１の被処理層１２は、例えば、配
線として機能する。
【００７０】次いで、全面に第２の被処理層１４（例え
ば、ＳｉＯ2から成る絶縁層）をＣＶＤ法にて形成する
（図３の（Ｃ）参照）。そして、例えば図１１に示した
研磨装置を用いて、この第２の被処理層１４をＣＭＰ法
にて平坦化する（図３の（Ｄ）参照）。パターニングさ
れた第１の被処理層１２におけるパターン面積率α’に
大きな変動が生じていても、ダミーパターン１３が形成
されているので、第２の被処理層１４を均一に研磨する
ことができる。その結果、所謂ディッシングが発生する
ことを効果的に防止することができ、平坦化された第２
の被処理層１４を容易に且つ確実に得ることができる。
ば、ＳｉＯ2から成る絶縁層）をＣＶＤ法にて形成する
（図３の（Ｃ）参照）。そして、例えば図１１に示した
研磨装置を用いて、この第２の被処理層１４をＣＭＰ法
にて平坦化する（図３の（Ｄ）参照）。パターニングさ
れた第１の被処理層１２におけるパターン面積率α’に
大きな変動が生じていても、ダミーパターン１３が形成
されているので、第２の被処理層１４を均一に研磨する
ことができる。その結果、所謂ディッシングが発生する
ことを効果的に防止することができ、平坦化された第２
の被処理層１４を容易に且つ確実に得ることができる。
【００７１】（実施の形態３）実施の形態３は実施の形
態２の変形である。実施の形態２においては、図３の
（Ｄ）に示したように、パターニングされた第１の被処
理層１２の上に第２の被処理層が残されている。一方、
実施の形態３においては、パターニングされた第１の被
処理層１２の上には第２の被処理層が残されない。この
ような実施の形態３の半導体集積回路の作製方法によ
り、例えば埋め込み配線を形成することができる。以
下、図４を参照して、実施の形態３の半導体集積回路の
作製方法を説明する。
態２の変形である。実施の形態２においては、図３の
（Ｄ）に示したように、パターニングされた第１の被処
理層１２の上に第２の被処理層が残されている。一方、
実施の形態３においては、パターニングされた第１の被
処理層１２の上には第２の被処理層が残されない。この
ような実施の形態３の半導体集積回路の作製方法によ
り、例えば埋め込み配線を形成することができる。以
下、図４を参照して、実施の形態３の半導体集積回路の
作製方法を説明する。
【００７２】図４の（Ａ）の模式的な一部断面図に示す
ように、先ず、例えばＳｉＯ2から成る平坦化された下
地層（図示せず）の上に、例えばＳｉＯ2から成る第１
の被処理層１１をＣＶＤ法にて形成する。次いで、実施
の形態１にて説明したマスクパターンの設計方法に基づ
き作製された露光用マスクを用いたリソグラフィ技術、
及びエッチング技術に基づき、第１の被処理層１１にパ
ターンを形成する（図４の（Ｂ）参照）。このパターン
は、例えば第１の被処理層１１に形成された凹部（溝
部）である。露光用マスクにはダミーパターンが形成さ
れているので、第１の被処理層から成るダミーパターン
１３も同時に形成される。
ように、先ず、例えばＳｉＯ2から成る平坦化された下
地層（図示せず）の上に、例えばＳｉＯ2から成る第１
の被処理層１１をＣＶＤ法にて形成する。次いで、実施
の形態１にて説明したマスクパターンの設計方法に基づ
き作製された露光用マスクを用いたリソグラフィ技術、
及びエッチング技術に基づき、第１の被処理層１１にパ
ターンを形成する（図４の（Ｂ）参照）。このパターン
は、例えば第１の被処理層１１に形成された凹部（溝
部）である。露光用マスクにはダミーパターンが形成さ
れているので、第１の被処理層から成るダミーパターン
１３も同時に形成される。
【００７３】次いで、全面に第２の被処理層１４（例え
ば、金属配線材料層）を、例えばＣＶＤ法やスパッタ法
にて形成する（図４の（Ｃ）参照）。そして、例えば図
１１に示した研磨装置を用いて、この第２の被処理層１
４をＣＭＰ法にて平坦化する（図４の（Ｄ）参照）。実
施の形態３においては、パターニングされた第１の被処
理層１２の表面が露出するように、第２の被処理層１４
にＣＭＰ法にて平坦化処理を施す。パターニングされた
第１の被処理層１２におけるパターン面積率α’に大き
な変動が生じていても、ダミーパターン１３が形成され
ているので、第２の被処理層１４を均一に研磨すること
ができる。その結果、露出した第１の被処理層１２の表
面が更に研磨される結果、第１の被処理層１１の表面が
過剰に研磨されることを効果的に防止することができる
し、あるいは又、第２の被処理層１４が過剰に研磨され
ることも効果的に防止することができる。
ば、金属配線材料層）を、例えばＣＶＤ法やスパッタ法
にて形成する（図４の（Ｃ）参照）。そして、例えば図
１１に示した研磨装置を用いて、この第２の被処理層１
４をＣＭＰ法にて平坦化する（図４の（Ｄ）参照）。実
施の形態３においては、パターニングされた第１の被処
理層１２の表面が露出するように、第２の被処理層１４
にＣＭＰ法にて平坦化処理を施す。パターニングされた
第１の被処理層１２におけるパターン面積率α’に大き
な変動が生じていても、ダミーパターン１３が形成され
ているので、第２の被処理層１４を均一に研磨すること
ができる。その結果、露出した第１の被処理層１２の表
面が更に研磨される結果、第１の被処理層１１の表面が
過剰に研磨されることを効果的に防止することができる
し、あるいは又、第２の被処理層１４が過剰に研磨され
ることも効果的に防止することができる。
【００７４】（実施の形態４）実施の形態４は、本発明
の第２の態様に係る半導体集積回路の作製方法に関す
る。即ち、実施の形態４においては、実施の形態１にて
説明したマスクパターンの設計方法に基づき作製された
露光用マスクを用いて、基板にパターンを形成する。次
いで、全面に被処理層を形成した後、この被処理層をケ
ミカル・メカニカル・ポリッシュ法にて平坦化して半導
体集積回路を作製する。以下、図５を参照して、実施の
形態４の半導体集積回路の作製方法を説明する。
の第２の態様に係る半導体集積回路の作製方法に関す
る。即ち、実施の形態４においては、実施の形態１にて
説明したマスクパターンの設計方法に基づき作製された
露光用マスクを用いて、基板にパターンを形成する。次
いで、全面に被処理層を形成した後、この被処理層をケ
ミカル・メカニカル・ポリッシュ法にて平坦化して半導
体集積回路を作製する。以下、図５を参照して、実施の
形態４の半導体集積回路の作製方法を説明する。
【００７５】図５の（Ａ）の模式的な一部断面図に示す
例えばシリコン半導体基板から成る基板２１の表面に、
先ず、実施の形態１にて説明したマスクパターンの設計
方法に基づき作製された露光用マスクを用いたリソグラ
フィ技術、及びエッチング技術に基づき、パターンを形
成する（図５の（Ｂ）参照）。尚、パターニングされた
基板の部分を参照番号２２で表す。このパターンは、例
えば基板２１に形成された凹部（溝部）である。露光用
マスクにはダミーパターンが形成されているので、基板
２１にはダミーパターン２３も同時に形成される。
例えばシリコン半導体基板から成る基板２１の表面に、
先ず、実施の形態１にて説明したマスクパターンの設計
方法に基づき作製された露光用マスクを用いたリソグラ
フィ技術、及びエッチング技術に基づき、パターンを形
成する（図５の（Ｂ）参照）。尚、パターニングされた
基板の部分を参照番号２２で表す。このパターンは、例
えば基板２１に形成された凹部（溝部）である。露光用
マスクにはダミーパターンが形成されているので、基板
２１にはダミーパターン２３も同時に形成される。
【００７６】次いで、全面に被処理層２４（例えば、Ｓ
ｉＯ2から成る絶縁層）をＣＶＤ法にて形成する（図５
の（Ｃ）参照）。そして、例えば図１１に示した研磨装
置を用いて、この被処理層２４をＣＭＰ法にて平坦化
し、基板２１の表面を露出させる（図５の（Ｄ）参
照）。こうして、例えば、基板２１の表面に形成された
凹部にＳｉＯ2から成る被処理層２４が埋め込まれた、
トレンチ形式の素子分離領域を形成することができる。
基板２１のパターンが形成された領域２２におけるパタ
ーン面積率α’に大きな変動が生じていても、ダミーパ
ターン２３が形成されているので、被処理層２４を均一
に研磨することができる。その結果、所謂ディッシング
が発生することを効果的に防止することができ、平坦化
された被処理層２４を容易に且つ確実に得ることができ
る。
ｉＯ2から成る絶縁層）をＣＶＤ法にて形成する（図５
の（Ｃ）参照）。そして、例えば図１１に示した研磨装
置を用いて、この被処理層２４をＣＭＰ法にて平坦化
し、基板２１の表面を露出させる（図５の（Ｄ）参
照）。こうして、例えば、基板２１の表面に形成された
凹部にＳｉＯ2から成る被処理層２４が埋め込まれた、
トレンチ形式の素子分離領域を形成することができる。
基板２１のパターンが形成された領域２２におけるパタ
ーン面積率α’に大きな変動が生じていても、ダミーパ
ターン２３が形成されているので、被処理層２４を均一
に研磨することができる。その結果、所謂ディッシング
が発生することを効果的に防止することができ、平坦化
された被処理層２４を容易に且つ確実に得ることができ
る。
【００７７】（実施の形態５）実施の形態５は、本発明
の第３の態様に係る半導体集積回路の作製方法に関す
る。即ち、実施の形態５においては、実施の形態１にて
説明したマスクパターンの設計方法に基づき作製された
露光用マスクを用いて、出発基板にパターンを形成す
る。その後、出発基板の表面（おもてめん）と支持基板
とを張り合わせ、次いで、出発基板を裏面からケミカル
・メカニカル・ポリッシュ法にて平坦化して半導体集積
回路を作製する。以下、図６を参照して、実施の形態５
の半導体集積回路の作製方法を説明する。
の第３の態様に係る半導体集積回路の作製方法に関す
る。即ち、実施の形態５においては、実施の形態１にて
説明したマスクパターンの設計方法に基づき作製された
露光用マスクを用いて、出発基板にパターンを形成す
る。その後、出発基板の表面（おもてめん）と支持基板
とを張り合わせ、次いで、出発基板を裏面からケミカル
・メカニカル・ポリッシュ法にて平坦化して半導体集積
回路を作製する。以下、図６を参照して、実施の形態５
の半導体集積回路の作製方法を説明する。
【００７８】先ず、図６の（Ａ）の模式的な一部断面図
に示すように、例えばシリコン半導体基板から成る出発
基板３１の表面に、先ず、実施の形態１にて説明したマ
スクパターンの設計方法に基づき作製された露光用マス
クを用いたリソグラフィ技術、及びエッチング技術に基
づき、パターンを形成する。尚、パターニングされた出
発基板の部分を参照番号３２で表す。露光用マスクには
ダミーパターンが形成されているので、出発基板３１に
はダミーパターン３３も同時に形成される。
に示すように、例えばシリコン半導体基板から成る出発
基板３１の表面に、先ず、実施の形態１にて説明したマ
スクパターンの設計方法に基づき作製された露光用マス
クを用いたリソグラフィ技術、及びエッチング技術に基
づき、パターンを形成する。尚、パターニングされた出
発基板の部分を参照番号３２で表す。露光用マスクには
ダミーパターンが形成されているので、出発基板３１に
はダミーパターン３３も同時に形成される。
【００７９】次いで、出発基板の表面（おもてめん）と
支持基板とを張り合わせる。具体的には、出発基板の表
面（おもてめん）の全面に、例えばＳｉＯ2から成る絶
縁膜３４を形成し、絶縁膜３４を平坦化する。その後、
必要に応じて絶縁膜３４の上に多結晶シリコン層を形成
する。そして、鏡面研磨された例えばシリコン半導体基
板から成る支持基板３５と、出発基板３１の鏡面研磨面
（絶縁膜３４の表面等）を接合し、次いで、９００゜Ｃ
前後の熱処理を施すことによって、分子レベルあるいは
原子レベルの接着状態を得ることができる（図６（Ｂ）
参照）。
支持基板とを張り合わせる。具体的には、出発基板の表
面（おもてめん）の全面に、例えばＳｉＯ2から成る絶
縁膜３４を形成し、絶縁膜３４を平坦化する。その後、
必要に応じて絶縁膜３４の上に多結晶シリコン層を形成
する。そして、鏡面研磨された例えばシリコン半導体基
板から成る支持基板３５と、出発基板３１の鏡面研磨面
（絶縁膜３４の表面等）を接合し、次いで、９００゜Ｃ
前後の熱処理を施すことによって、分子レベルあるいは
原子レベルの接着状態を得ることができる（図６（Ｂ）
参照）。
【００８０】その後、例えば図１１に示した研磨装置を
用いて、出発基板３１の裏面から出発基板３１をＣＭＰ
法にて平坦化し、絶縁膜３４の表面を露出させる（図６
の（Ｃ）参照）。こうして、出発基板３１の表面に形成
されたパターン内に埋め込まれた絶縁膜３４と絶縁膜３
４との間に、出発基板３１の一部分が残された、所謂Ｓ
ＯＩ基板を形成することができる。出発基板３１のパタ
ーンが形成された領域３２におけるパターン面積率α’
に大きな変動が生じていても、ダミーパターン３３が形
成されているので、出発基板３１を裏面から均一に研磨
することができる。その結果、所謂ディッシングが発生
することを効果的に防止することができ、平坦化された
ＳＯＩ基板を容易に且つ確実に得ることができる。
用いて、出発基板３１の裏面から出発基板３１をＣＭＰ
法にて平坦化し、絶縁膜３４の表面を露出させる（図６
の（Ｃ）参照）。こうして、出発基板３１の表面に形成
されたパターン内に埋め込まれた絶縁膜３４と絶縁膜３
４との間に、出発基板３１の一部分が残された、所謂Ｓ
ＯＩ基板を形成することができる。出発基板３１のパタ
ーンが形成された領域３２におけるパターン面積率α’
に大きな変動が生じていても、ダミーパターン３３が形
成されているので、出発基板３１を裏面から均一に研磨
することができる。その結果、所謂ディッシングが発生
することを効果的に防止することができ、平坦化された
ＳＯＩ基板を容易に且つ確実に得ることができる。
【００８１】（実施の形態６）実施の形態６は、本発明
の第１の態様に係る露光用マスクのマスクパターン設計
方法の変形である。下地層が十分に平らであれば、第１
の被処理層をパターニングするために用いられる露光用
マスクのマスクパターンにおけるパターン面積率α
0（ｉ，ｊ）に対して、補正を行う必要がない。しかし
ながら、下地層が十分に平らではない場合には、下地層
の段差の影響を考慮に入れて、即ち、下地層の段差によ
る補正を加えたパターン面積率α0（ｉ，ｊ）を求める
ことが好ましい。
の第１の態様に係る露光用マスクのマスクパターン設計
方法の変形である。下地層が十分に平らであれば、第１
の被処理層をパターニングするために用いられる露光用
マスクのマスクパターンにおけるパターン面積率α
0（ｉ，ｊ）に対して、補正を行う必要がない。しかし
ながら、下地層が十分に平らではない場合には、下地層
の段差の影響を考慮に入れて、即ち、下地層の段差によ
る補正を加えたパターン面積率α0（ｉ，ｊ）を求める
ことが好ましい。
【００８２】即ち、実施の形態６においては、各メッシ
ュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を
求めるとき、第１の被処理層の下に設けられた下地層の
パターン形成のために用いられる露光用マスクのマスク
パターンにおけるパターン面積率αU（ｉ，ｊ）の値又
はパターン面積率平均値βU（ｉ，ｊ）の値を取り込
む。より具体的には、下地層が存在しないと仮定した場
合の、メッシュ（ｉ，ｊ）におけるパターン面積率をα
S（ｉ，ｊ）とする。また、第１の被処理層にパターン
を形成した後の第１の被処理層に生じる段差（通常、第
１の被処理層の厚さが相当する）をｈSとし、下地層に
生じた段差をｈUとする（図７の（Ａ）参照）。そし
て、（Ａ）下地層をケミカル・メカニカル・ポリッシュ
法にて平坦化しない場合、以下の式（２）にて、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求める。あるいは又、（Ｂ）下地層をケミカル・メカ
ニカル・ポリッシュ法にて平坦化する場合、以下の式
（３）にて、各メッシュ（ｉ，ｊ）におけるパターン面
積率α0（ｉ，ｊ）を求める。
ュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を
求めるとき、第１の被処理層の下に設けられた下地層の
パターン形成のために用いられる露光用マスクのマスク
パターンにおけるパターン面積率αU（ｉ，ｊ）の値又
はパターン面積率平均値βU（ｉ，ｊ）の値を取り込
む。より具体的には、下地層が存在しないと仮定した場
合の、メッシュ（ｉ，ｊ）におけるパターン面積率をα
S（ｉ，ｊ）とする。また、第１の被処理層にパターン
を形成した後の第１の被処理層に生じる段差（通常、第
１の被処理層の厚さが相当する）をｈSとし、下地層に
生じた段差をｈUとする（図７の（Ａ）参照）。そし
て、（Ａ）下地層をケミカル・メカニカル・ポリッシュ
法にて平坦化しない場合、以下の式（２）にて、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求める。あるいは又、（Ｂ）下地層をケミカル・メカ
ニカル・ポリッシュ法にて平坦化する場合、以下の式
（３）にて、各メッシュ（ｉ，ｊ）におけるパターン面
積率α0（ｉ，ｊ）を求める。
【００８３】
【数５５】 α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・αU（ｉ，ｊ） （２） α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・βU（ｉ，ｊ） （３）
【００８４】ところで、第２の被処理層（若しくは被処
理層）の平坦化の過程を３次元的に考えると、パターン
面積率と段差の積が、そのメッシュ内の第２の被処理層
（若しくは被処理層）におけるＣＭＰ法にて処理すべき
体積に相当する。即ち、パターン面積率α0（ｉ，ｊ）
と段差であるｈSの積は、下地層が存在しないと仮定し
た場合のパターン面積率αS（ｉ，ｊ）と段差ｈSの積、
及び、下地層のパターン面積率αU（ｉ，ｊ）又はパタ
ーン面積率平均値βU（ｉ，ｊ）と下地層の段差ｈUの積
の合計と等しい。従って、以下の式（１８−１）若しく
は式（１８−２）を得ることができる。
理層）の平坦化の過程を３次元的に考えると、パターン
面積率と段差の積が、そのメッシュ内の第２の被処理層
（若しくは被処理層）におけるＣＭＰ法にて処理すべき
体積に相当する。即ち、パターン面積率α0（ｉ，ｊ）
と段差であるｈSの積は、下地層が存在しないと仮定し
た場合のパターン面積率αS（ｉ，ｊ）と段差ｈSの積、
及び、下地層のパターン面積率αU（ｉ，ｊ）又はパタ
ーン面積率平均値βU（ｉ，ｊ）と下地層の段差ｈUの積
の合計と等しい。従って、以下の式（１８−１）若しく
は式（１８−２）を得ることができる。
【００８５】
【数５６】 ｈS・α0（ｉ，ｊ）＝ｈS・αS（ｉ，ｊ）＋ｈU・αU（ｉ，ｊ） （１８−１） ｈS・α0（ｉ，ｊ）＝ｈS・αS（ｉ，ｊ）＋ｈU・βU（ｉ，ｊ） （１８−２）
【００８６】従って、式（１８−１）及び式（１８−
２）をｈSで除すれば、式（２）及び式（３）が求ま
る。実施の形態６においては、このように、所謂パター
ン体積率を、マスクパターン内で均一化する。即ち、パ
ターン体積率が小さいメッシュにダミーパターンを配す
ことによって、第２の被処理層（若しくは被処理層）の
均一なる平坦化を図る。
２）をｈSで除すれば、式（２）及び式（３）が求ま
る。実施の形態６においては、このように、所謂パター
ン体積率を、マスクパターン内で均一化する。即ち、パ
ターン体積率が小さいメッシュにダミーパターンを配す
ことによって、第２の被処理層（若しくは被処理層）の
均一なる平坦化を図る。
【００８７】尚、下地層が複数のＮ層から構成されてい
る場合には、それぞれの層に対するＣＭＰ法の適用の有
無に応じて、式（２）若しくは式（３）を適用すればよ
い。即ち、下地層が、第１層、第２層、・・・、第Ｎ層
から構成されている場合には、以下の式（１９−１）、
式（１９−２）、式（２０−１）若しくは式（２０−
２）に基づき、それぞれの層に対するＣＭＰ法の適用の
有無に応じて、α0（ｉ，ｊ）を求めればよい。但し、
式（１９−１）及び式（２０−１）中の添字「ｎ」は、
下地層の層の番号を示し、ｎ＝１，２，・・・Ｎ−１で
ある。また、αn+1_Sは、下地層が存在しないと仮定し
た場合の、メッシュ（ｉ，ｊ）における第（ｎ＋１）番
目の下地層のパターン面積率を表し、ｈn+1_Sは、第
（ｎ＋１）番目の下地層にパターンを形成した後の第
（ｎ＋１）番目の下地層に生じる段差を表し、ｈ
n_Uは、第ｎ番目の下地層に生じた段差を表し、パター
ン面積率αn_U（ｉ，ｊ）は、第ｎ番目の下地層のパタ
ーン形成のために用いられる露光用マスクのマスクパタ
ーンにおけるパターン面積率を表し、パターン面積率平
均値βn_U（ｉ，ｊ）は、第ｎ番目の下地層のパターン
形成のために用いられる露光用マスクのマスクパターン
におけるパターン面積率平均値を表す。
る場合には、それぞれの層に対するＣＭＰ法の適用の有
無に応じて、式（２）若しくは式（３）を適用すればよ
い。即ち、下地層が、第１層、第２層、・・・、第Ｎ層
から構成されている場合には、以下の式（１９−１）、
式（１９−２）、式（２０−１）若しくは式（２０−
２）に基づき、それぞれの層に対するＣＭＰ法の適用の
有無に応じて、α0（ｉ，ｊ）を求めればよい。但し、
式（１９−１）及び式（２０−１）中の添字「ｎ」は、
下地層の層の番号を示し、ｎ＝１，２，・・・Ｎ−１で
ある。また、αn+1_Sは、下地層が存在しないと仮定し
た場合の、メッシュ（ｉ，ｊ）における第（ｎ＋１）番
目の下地層のパターン面積率を表し、ｈn+1_Sは、第
（ｎ＋１）番目の下地層にパターンを形成した後の第
（ｎ＋１）番目の下地層に生じる段差を表し、ｈ
n_Uは、第ｎ番目の下地層に生じた段差を表し、パター
ン面積率αn_U（ｉ，ｊ）は、第ｎ番目の下地層のパタ
ーン形成のために用いられる露光用マスクのマスクパタ
ーンにおけるパターン面積率を表し、パターン面積率平
均値βn_U（ｉ，ｊ）は、第ｎ番目の下地層のパターン
形成のために用いられる露光用マスクのマスクパターン
におけるパターン面積率平均値を表す。
【００８８】
【数５７】 αn+1（ｉ，ｊ）＝αn+1_S（ｉ，ｊ） ＋（ｈn_U／ｈn+1_S）・αn_U（ｉ，ｊ） （１９−１） α0（ｉ，ｊ）＝αS（ｉ，ｊ） ＋（ｈN_U／ｈS）・αN_U（ｉ，ｊ） （１９−２）
【００８９】
【数５８】 αn+1（ｉ，ｊ）＝αn+1_S（ｉ，ｊ） ＋（ｈn_U／ｈn+1_S）・βn_U（ｉ，ｊ） （２０−１） α0（ｉ，ｊ）＝αS（ｉ，ｊ） ＋（ｈN_U／ｈS）・βN_U（ｉ，ｊ） （２０−２）
【００９０】尚、図７に模式的な一部断面図を示すよう
に、実施の形態６に基づき作製された露光用マスクを用
いて第１の被処理層若しくは基板にパターンを形成する
半導体集積回路の作製方法は、実施の形態２あるいは実
施の形態３と同様とすることができるので、詳細な説明
は省略する。
に、実施の形態６に基づき作製された露光用マスクを用
いて第１の被処理層若しくは基板にパターンを形成する
半導体集積回路の作製方法は、実施の形態２あるいは実
施の形態３と同様とすることができるので、詳細な説明
は省略する。
【００９１】（実施の形態７）実施の形態７は、本発明
の第４の態様、第５の態様若しくは第６の態様に係る露
光用マスクのマスクパターン設計方法に関する。即ち、
実施の形態７は、基板の上に形成された第１の被処理
層にパターンを形成し、次いで、全面に第２の被処理層
を形成した後、該第２の被処理層をケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、あるいは又、基板にパターンを形成し、次い
で、全面に被処理層を形成した後、該被処理層をケミカ
ル・メカニカル・ポリッシュ法にて平坦化して半導体集
積回路を作製する際、あるいは又、出発基板にパター
ンを形成した後、該出発基板の表面（おもてめん）と支
持基板とを張り合わせ、次いで、該出発基板を裏面から
ケミカル・メカニカル・ポリッシュ法にて平坦化して半
導体集積回路を作製する際、これらのパターン形成のた
めに用いられる露光用マスクに形成すべきマスクパター
ンの設計方法に関する。
の第４の態様、第５の態様若しくは第６の態様に係る露
光用マスクのマスクパターン設計方法に関する。即ち、
実施の形態７は、基板の上に形成された第１の被処理
層にパターンを形成し、次いで、全面に第２の被処理層
を形成した後、該第２の被処理層をケミカル・メカニカ
ル・ポリッシュ法にて平坦化して半導体集積回路を作製
する際、あるいは又、基板にパターンを形成し、次い
で、全面に被処理層を形成した後、該被処理層をケミカ
ル・メカニカル・ポリッシュ法にて平坦化して半導体集
積回路を作製する際、あるいは又、出発基板にパター
ンを形成した後、該出発基板の表面（おもてめん）と支
持基板とを張り合わせ、次いで、該出発基板を裏面から
ケミカル・メカニカル・ポリッシュ法にて平坦化して半
導体集積回路を作製する際、これらのパターン形成のた
めに用いられる露光用マスクに形成すべきマスクパター
ンの設計方法に関する。
【００９２】実施の形態７においても、碁盤目状のメッ
シュの所定の大きさを１００μｍ×１００μｍとした。
また、パターン面積率平均値β（ｉ，ｊ）を以下の式
（１−１）及び式（１−２）にて求めた。但し、式（１
−１）におけるｍの値として１０を採用し、Ｑの値とし
て９を採用した。即ち、メッシュ（ｉ，ｊ）を中心とし
たマスクパターンの所定の領域の大きさは、２１００μ
ｍ×２１００μｍである。言い換えれば、メッシュ
（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ
内のパターン面積率の平均値として、パターン面積率平
均値β（ｉ，ｊ）を求める。また、αq+1（ｉ，ｊ）の
値のスムージング（平均化処理）を１０回行った。通
常、露光用マスクによって１枚のウエハに複数のチップ
が作製されるので、式（１−１）におけるメッシュ（ｉ
＋ｌ，ｊ＋ｋ）の位置が１チップのマスクパターンの領
域から逸脱するときには、隣接する１チップのマスクパ
ターンの領域における対応するパターン面積率α0を用
いればよい。
シュの所定の大きさを１００μｍ×１００μｍとした。
また、パターン面積率平均値β（ｉ，ｊ）を以下の式
（１−１）及び式（１−２）にて求めた。但し、式（１
−１）におけるｍの値として１０を採用し、Ｑの値とし
て９を採用した。即ち、メッシュ（ｉ，ｊ）を中心とし
たマスクパターンの所定の領域の大きさは、２１００μ
ｍ×２１００μｍである。言い換えれば、メッシュ
（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ
内のパターン面積率の平均値として、パターン面積率平
均値β（ｉ，ｊ）を求める。また、αq+1（ｉ，ｊ）の
値のスムージング（平均化処理）を１０回行った。通
常、露光用マスクによって１枚のウエハに複数のチップ
が作製されるので、式（１−１）におけるメッシュ（ｉ
＋ｌ，ｊ＋ｋ）の位置が１チップのマスクパターンの領
域から逸脱するときには、隣接する１チップのマスクパ
ターンの領域における対応するパターン面積率α0を用
いればよい。
【００９３】
【数５９】
【００９４】実施の形態７の露光用マスクのマスクパタ
ーン設計方法の各工程の流れ図を図９に示す。実施の形
態７においては、先ず、予め設計された回路ブロック
を、チップ面積が最小となるように、公知のアルゴリズ
ムを用いて自動的に配置する。即ち、回路ブロック間の
距離を可能な限り短くし、１チップの面積を最小化す
る。こうして得られた回路ブロックの配置状態を、模式
的に図８の（Ａ）に示す。この状態では、パターンが多
数存在する回路ブロックと、パターンが少ない回路ブロ
ックとが混在している。従って、このようなパターンを
得るためのマスクパターンを所定の大きさ（１００μｍ
×１００μｍ）の碁盤目状のメッシュに区切り、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求めると、パターン面積率α0（ｉ，ｊ）に大きな変
動が生じている。尚、図８において、太線で囲まれた矩
形の領域が回路ブロックを示し、回路ブロック内のパタ
ーン面積率が高い回路ブロック程、細かいハッチングを
付した。また、縦線及び横線で囲まれた正方形の領域は
メッシュを表す。マスクパターンにおけるパターンは、
回路ブロックと回路ブロックとを結ぶパターンを除き、
複数の回路ブロックのいずれかに属している。
ーン設計方法の各工程の流れ図を図９に示す。実施の形
態７においては、先ず、予め設計された回路ブロック
を、チップ面積が最小となるように、公知のアルゴリズ
ムを用いて自動的に配置する。即ち、回路ブロック間の
距離を可能な限り短くし、１チップの面積を最小化す
る。こうして得られた回路ブロックの配置状態を、模式
的に図８の（Ａ）に示す。この状態では、パターンが多
数存在する回路ブロックと、パターンが少ない回路ブロ
ックとが混在している。従って、このようなパターンを
得るためのマスクパターンを所定の大きさ（１００μｍ
×１００μｍ）の碁盤目状のメッシュに区切り、各メッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を求めると、パターン面積率α0（ｉ，ｊ）に大きな変
動が生じている。尚、図８において、太線で囲まれた矩
形の領域が回路ブロックを示し、回路ブロック内のパタ
ーン面積率が高い回路ブロック程、細かいハッチングを
付した。また、縦線及び横線で囲まれた正方形の領域は
メッシュを表す。マスクパターンにおけるパターンは、
回路ブロックと回路ブロックとを結ぶパターンを除き、
複数の回路ブロックのいずれかに属している。
【００９５】式（１−１）及び式（１−２）に基づき、
パターン面積率平均値β（ｉ，ｊ）を求める。そして、
パターン面積率平均値β（ｉ，ｊ）のばらつきが少なく
なるようにマスクパターンにおけるパターンを再配置す
る。実施の形態７においては、パターンの再配置の処理
には回路ブロックの大きさを増加することが含まれる。
パターン面積率平均値β（ｉ，ｊ）を求める。そして、
パターン面積率平均値β（ｉ，ｊ）のばらつきが少なく
なるようにマスクパターンにおけるパターンを再配置す
る。実施の形態７においては、パターンの再配置の処理
には回路ブロックの大きさを増加することが含まれる。
【００９６】具体的には、求められた各パターン面積率
平均値β（ｉ，ｊ）の全てが所定の範囲（β1〜β2）に
入っているかを評価する。即ち、全てのパターン面積率
平均値β（ｉ，ｊ）が、β1≦β（ｉ，ｊ）≦β2を満足
するか否かを評価する。そして、いずれかのパターン面
積率平均値β（ｉ，ｊ）がβ1≦β（ｉ，ｊ）≦β2を満
足しない場合には、パターン面積率平均値β（ｉ，ｊ）
の最大値を含む回路ブロック（図８においては「Ａ」で
示される回路ブロック）、及び、最小値を含む回路ブロ
ック（図８においては「Ｂ」で示される回路ブロック）
を選び出す。そして、これらの回路ブロックＡ、回路ブ
ロックＢの大きさを増加させる。即ち、回路ブロック
Ａ、回路ブロックＢの外形寸法を増加させる。回路ブロ
ックの大きさの増加の単位をメッシュの大きさの整数分
の一（１／１０。１０μｍ）とした。これによって、回
路ブロックＡ及び回路ブロックＢの外形形状は２０μｍ
だけ大きくなる。そして、回路ブロックＡにおいては、
この拡大された領域をスペースとする。即ち、この拡大
された領域には何らパターンを配置しない。一方、回路
ブロックＢにおいては、この拡大された領域にダミーパ
ターンを配置する。この状態を図８の（Ｂ）に示す。
尚、回路ブロックＡの斜線を付した領域にはパターンが
形成されている。また、図８の（Ｂ）において、ダミー
パターンを黒く塗りつぶした。尚、パターン面積率平均
値β（ｉ，ｊ）が最小値であるメッシュ（ｉ，ｊ）が回
路ブロックに属さない場合には、可能ならば、かかるメ
ッシュ（ｉ，ｊ）内の全てにダミーパターンを配す。
平均値β（ｉ，ｊ）の全てが所定の範囲（β1〜β2）に
入っているかを評価する。即ち、全てのパターン面積率
平均値β（ｉ，ｊ）が、β1≦β（ｉ，ｊ）≦β2を満足
するか否かを評価する。そして、いずれかのパターン面
積率平均値β（ｉ，ｊ）がβ1≦β（ｉ，ｊ）≦β2を満
足しない場合には、パターン面積率平均値β（ｉ，ｊ）
の最大値を含む回路ブロック（図８においては「Ａ」で
示される回路ブロック）、及び、最小値を含む回路ブロ
ック（図８においては「Ｂ」で示される回路ブロック）
を選び出す。そして、これらの回路ブロックＡ、回路ブ
ロックＢの大きさを増加させる。即ち、回路ブロック
Ａ、回路ブロックＢの外形寸法を増加させる。回路ブロ
ックの大きさの増加の単位をメッシュの大きさの整数分
の一（１／１０。１０μｍ）とした。これによって、回
路ブロックＡ及び回路ブロックＢの外形形状は２０μｍ
だけ大きくなる。そして、回路ブロックＡにおいては、
この拡大された領域をスペースとする。即ち、この拡大
された領域には何らパターンを配置しない。一方、回路
ブロックＢにおいては、この拡大された領域にダミーパ
ターンを配置する。この状態を図８の（Ｂ）に示す。
尚、回路ブロックＡの斜線を付した領域にはパターンが
形成されている。また、図８の（Ｂ）において、ダミー
パターンを黒く塗りつぶした。尚、パターン面積率平均
値β（ｉ，ｊ）が最小値であるメッシュ（ｉ，ｊ）が回
路ブロックに属さない場合には、可能ならば、かかるメ
ッシュ（ｉ，ｊ）内の全てにダミーパターンを配す。
【００９７】その後、再び、公知のアルゴリズムを用い
て回路ブロックを自動的に配置した後、パターン面積率
α0（ｉ，ｊ）を求め、更に、式（１−１）及び式（１
−２）に基づき、パターン面積率平均値β（ｉ，ｊ）を
求める。そして、求められた各パターン面積率平均値β
（ｉ，ｊ）の全てが所定の範囲（β1〜β2）に入ってい
るかを評価する。そして、全てのパターン面積率平均値
β（ｉ，ｊ）が、β1≦β（ｉ，ｊ）≦β2を満足する場
合には、マスクパターンの設計を完了する。一方、いず
れかのパターン面積率平均値β（ｉ，ｊ）がβ1≦β
（ｉ，ｊ）≦β2を満足しない場合には、パターン面積
率平均値β（ｉ，ｊ）の最大値を含む回路ブロック及び
最小値を含む回路ブロックを選び出す作業を繰り返す。
て回路ブロックを自動的に配置した後、パターン面積率
α0（ｉ，ｊ）を求め、更に、式（１−１）及び式（１
−２）に基づき、パターン面積率平均値β（ｉ，ｊ）を
求める。そして、求められた各パターン面積率平均値β
（ｉ，ｊ）の全てが所定の範囲（β1〜β2）に入ってい
るかを評価する。そして、全てのパターン面積率平均値
β（ｉ，ｊ）が、β1≦β（ｉ，ｊ）≦β2を満足する場
合には、マスクパターンの設計を完了する。一方、いず
れかのパターン面積率平均値β（ｉ，ｊ）がβ1≦β
（ｉ，ｊ）≦β2を満足しない場合には、パターン面積
率平均値β（ｉ，ｊ）の最大値を含む回路ブロック及び
最小値を含む回路ブロックを選び出す作業を繰り返す。
【００９８】こうして設計されたマスクパターンに基づ
き、公知の方法にて露光用マスクを作製すればよい。か
かる設計方法に基づき作製された露光用マスクを用い
て、第１の被処理層（若しくは基板、若しくは出発基
板）にパターンを形成すれば、チップ全体で見た場合、
第１の被処理層（若しくは基板、若しくは出発基板）に
形成されたパターンのパターン面積率α’のばらつきが
小さくなる。それ故、全面に第２の被処理層（若しくは
被処理層）を形成した後、あるいは又、２枚の基板を張
り合わせた後、この第２の被処理層（若しくは被処理
層、若しくは出発基板）をＣＭＰ法にて平坦化して半導
体集積回路を作製するとき、第２の被処理層（若しくは
被処理層、若しくは出発基板）の平坦化処理を確実に且
つ均一に行うことができる。
き、公知の方法にて露光用マスクを作製すればよい。か
かる設計方法に基づき作製された露光用マスクを用い
て、第１の被処理層（若しくは基板、若しくは出発基
板）にパターンを形成すれば、チップ全体で見た場合、
第１の被処理層（若しくは基板、若しくは出発基板）に
形成されたパターンのパターン面積率α’のばらつきが
小さくなる。それ故、全面に第２の被処理層（若しくは
被処理層）を形成した後、あるいは又、２枚の基板を張
り合わせた後、この第２の被処理層（若しくは被処理
層、若しくは出発基板）をＣＭＰ法にて平坦化して半導
体集積回路を作製するとき、第２の被処理層（若しくは
被処理層、若しくは出発基板）の平坦化処理を確実に且
つ均一に行うことができる。
【００９９】尚、実施の形態７にて説明した露光用マス
クのマスクパターン設計方法によれば、最終的にパター
ン面積率平均値β（ｉ，ｊ）のばらつきがほぼ０となっ
たマスクパターンを得ることができるので、第２の被処
理層（若しくは被処理層、若しくは出発基板）の平坦化
処理を、実施の形態１にて説明した露光用マスクのマス
クパターン設計方法よりも、一層、確実に且つ均一に行
うことができる。しかしながら、回路ブロックの大きさ
が増加する結果、チップサイズが増大するので、理想と
するチップサイズとパターン面積率平均値β（ｉ，ｊ）
のばらつきのトレードオフを考慮して、回路ブロック再
配置の回数を決定する必要がある。また、実施の形態７
にて説明した露光用マスクのマスクパターン設計方法
を、本発明の第４の態様に係る露光用マスクのマスクパ
ターン設計方法あるいは本発明の第４の態様に係る半導
体集積回路の作製方法に適用する場合には、第１の被処
理層が最下層に位置する場合しか適用することができな
い。第１の被処理層が最下層に位置しない場合、回路ブ
ロックの再配置を行うと、下層の回路ブロックとの間の
位置関係に狂いが生じるからである。
クのマスクパターン設計方法によれば、最終的にパター
ン面積率平均値β（ｉ，ｊ）のばらつきがほぼ０となっ
たマスクパターンを得ることができるので、第２の被処
理層（若しくは被処理層、若しくは出発基板）の平坦化
処理を、実施の形態１にて説明した露光用マスクのマス
クパターン設計方法よりも、一層、確実に且つ均一に行
うことができる。しかしながら、回路ブロックの大きさ
が増加する結果、チップサイズが増大するので、理想と
するチップサイズとパターン面積率平均値β（ｉ，ｊ）
のばらつきのトレードオフを考慮して、回路ブロック再
配置の回数を決定する必要がある。また、実施の形態７
にて説明した露光用マスクのマスクパターン設計方法
を、本発明の第４の態様に係る露光用マスクのマスクパ
ターン設計方法あるいは本発明の第４の態様に係る半導
体集積回路の作製方法に適用する場合には、第１の被処
理層が最下層に位置する場合しか適用することができな
い。第１の被処理層が最下層に位置しない場合、回路ブ
ロックの再配置を行うと、下層の回路ブロックとの間の
位置関係に狂いが生じるからである。
【０１００】尚、実施の形態７に基づき作製された露光
用マスクを用いて第１の被処理層若しくは基板にパター
ンを形成する半導体集積回路の作製方法は、実施の形態
２〜実施の形態４と同様とすることができるので、詳細
な説明は省略する。また、実施の形態７に基づき作製さ
れた露光用マスクを用いて、基板にパターンを形成する
ＳＯＩ技術に基づく半導体集積回路の作製方法は、実施
の形態５と同様とすることができるので、詳細な説明は
省略する。更には、実施の形態６にて説明した露光用マ
スクのマスクパターン設計方法あるいは半導体集積回路
の作製方法を実施の形態７の露光用マスクのマスクパタ
ーン設計方法あるいは半導体集積回路の作製方法に適用
することができる。
用マスクを用いて第１の被処理層若しくは基板にパター
ンを形成する半導体集積回路の作製方法は、実施の形態
２〜実施の形態４と同様とすることができるので、詳細
な説明は省略する。また、実施の形態７に基づき作製さ
れた露光用マスクを用いて、基板にパターンを形成する
ＳＯＩ技術に基づく半導体集積回路の作製方法は、実施
の形態５と同様とすることができるので、詳細な説明は
省略する。更には、実施の形態６にて説明した露光用マ
スクのマスクパターン設計方法あるいは半導体集積回路
の作製方法を実施の形態７の露光用マスクのマスクパタ
ーン設計方法あるいは半導体集積回路の作製方法に適用
することができる。
【０１０１】（実施の形態８）先に説明したように、第
２の被処理層（被処理層）の平坦化の過程を３次元的に
考えると、パターン面積率と段差の積が、そのメッシュ
内の第２の被処理層（被処理層）におけるＣＭＰ法にて
処理すべき体積に相当する。第１の被処理層（基板）上
に第２の被処理層（被処理層）を形成する際、第２の被
処理層（被処理層）が垂直方向にのみ堆積していくと仮
定した場合には、図１２に模式的な一部断面図に示すよ
うな断面形状を有する第２の被処理層（被処理層）を得
ることができる。しかしながら、第２の被処理層（被処
理層）をＣＶＤ法にて形成するとき、表面反応によって
成膜が行われるＣＶＤ法、あるいは高密度プラズマＣＶ
Ｄ法を採用するかに依存して、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層（被処理層）の部分の垂直方向の断面形状が相違
する。
２の被処理層（被処理層）の平坦化の過程を３次元的に
考えると、パターン面積率と段差の積が、そのメッシュ
内の第２の被処理層（被処理層）におけるＣＭＰ法にて
処理すべき体積に相当する。第１の被処理層（基板）上
に第２の被処理層（被処理層）を形成する際、第２の被
処理層（被処理層）が垂直方向にのみ堆積していくと仮
定した場合には、図１２に模式的な一部断面図に示すよ
うな断面形状を有する第２の被処理層（被処理層）を得
ることができる。しかしながら、第２の被処理層（被処
理層）をＣＶＤ法にて形成するとき、表面反応によって
成膜が行われるＣＶＤ法、あるいは高密度プラズマＣＶ
Ｄ法を採用するかに依存して、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層（被処理層）の部分の垂直方向の断面形状が相違
する。
【０１０２】即ち、表面反応によって成膜が行われるＣ
ＶＤ法にて第２の被処理層（被処理層）を形成する場
合、第１の被処理層（基板）の全ての表面で成膜が行わ
れ、第１の被処理層（基板）に形成されたパターンの上
に形成される凸状の第２の被処理層（被処理層）の部分
の幅Ｗは、第１の被処理層（基板）に形成されたパター
ンの幅Ｗ0の例えば２〜２．６倍程度となる。そして、
第１の被処理層（基板）に形成されたパターンの上に形
成される凸状の第２の被処理層（被処理層）の部分の側
壁は略垂直となる。ここで、略垂直とは、完全には垂直
でない場合も含むことを意味する。この状態を、模式的
な一部断面図である図１３に示す。一方、高密度プラズ
マＣＶＤ法にて第２の被処理層（被処理層）を形成する
場合、一般に、高密度プラズマＣＶＤ法においては、第
２の被処理層（被処理層）の堆積とスパッタエッチング
とが同時に進行し、プラズマ粒子に加えられるバイアス
によって第２の被処理層（被処理層）の表面が削られる
速度と第２の被処理層（被処理層）が堆積する速度との
バランスが保たれる。そして、第２の被処理層（被処理
層）の堆積が進行するに従い、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層（被処理層）の部分の側壁が削れらて後退する。
それ故、凸状の第２の被処理層（被処理層）の部分の幅
は、第１の被処理層（基板）に形成されたパターンの幅
よりも狭くなる。この状態を、模式的な一部断面図であ
る図１４に示す。従って、いずれのＣＶＤ法を採用する
にしても、各メッシュ（ｉ，ｊ）におけるパターン面積
率α0（ｉ，ｊ）の見掛けの値が変化する。
ＶＤ法にて第２の被処理層（被処理層）を形成する場
合、第１の被処理層（基板）の全ての表面で成膜が行わ
れ、第１の被処理層（基板）に形成されたパターンの上
に形成される凸状の第２の被処理層（被処理層）の部分
の幅Ｗは、第１の被処理層（基板）に形成されたパター
ンの幅Ｗ0の例えば２〜２．６倍程度となる。そして、
第１の被処理層（基板）に形成されたパターンの上に形
成される凸状の第２の被処理層（被処理層）の部分の側
壁は略垂直となる。ここで、略垂直とは、完全には垂直
でない場合も含むことを意味する。この状態を、模式的
な一部断面図である図１３に示す。一方、高密度プラズ
マＣＶＤ法にて第２の被処理層（被処理層）を形成する
場合、一般に、高密度プラズマＣＶＤ法においては、第
２の被処理層（被処理層）の堆積とスパッタエッチング
とが同時に進行し、プラズマ粒子に加えられるバイアス
によって第２の被処理層（被処理層）の表面が削られる
速度と第２の被処理層（被処理層）が堆積する速度との
バランスが保たれる。そして、第２の被処理層（被処理
層）の堆積が進行するに従い、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層（被処理層）の部分の側壁が削れらて後退する。
それ故、凸状の第２の被処理層（被処理層）の部分の幅
は、第１の被処理層（基板）に形成されたパターンの幅
よりも狭くなる。この状態を、模式的な一部断面図であ
る図１４に示す。従って、いずれのＣＶＤ法を採用する
にしても、各メッシュ（ｉ，ｊ）におけるパターン面積
率α0（ｉ，ｊ）の見掛けの値が変化する。
【０１０３】それ故、本発明の第１、第２、第４若しく
は第５の態様に係る露光用マスクのマスクパターン設計
方法、あるいは又、本発明の第１、第２、第４若しくは
第５の態様に係る半導体集積回路の作製方法において
は、全面に形成される第２の被処理層（被処理層）の厚
さによって規定されるパターン面積増加割合Ｉ、若しく
は、第１の被処理層（基板）に形成されるパターンの厚
さと全面に形成される第２の被処理層（被処理層）の厚
さとによって規定されるパターン面積増加割合Ｉに基づ
き、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を補正することが望ましい。
は第５の態様に係る露光用マスクのマスクパターン設計
方法、あるいは又、本発明の第１、第２、第４若しくは
第５の態様に係る半導体集積回路の作製方法において
は、全面に形成される第２の被処理層（被処理層）の厚
さによって規定されるパターン面積増加割合Ｉ、若しく
は、第１の被処理層（基板）に形成されるパターンの厚
さと全面に形成される第２の被処理層（被処理層）の厚
さとによって規定されるパターン面積増加割合Ｉに基づ
き、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を補正することが望ましい。
【０１０４】実施の形態８においては、全面に形成され
る第２の被処理層の厚さによって規定されるパターン面
積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）を補正する。尚、第１の
被処理層に形成されるパターンの上に形成される凸状の
第２の被処理層の部分の周囲長をＬとし、全面に形成さ
れる第２の被処理層（被処理層）の厚さによって規定さ
れるパターン面積増加量、若しくは、第１の被処理層
（基板）に形成されるパターンの厚さと全面に形成され
る第２の被処理層（被処理層）の厚さとによって規定さ
れるパターン面積増加量をΔＳとしたとき、ΔＳは、Δ
Ｓ＝Ｉ×Ｌで表すことができる。そして、かかるパター
ン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）を補正する。
る第２の被処理層の厚さによって規定されるパターン面
積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）を補正する。尚、第１の
被処理層に形成されるパターンの上に形成される凸状の
第２の被処理層の部分の周囲長をＬとし、全面に形成さ
れる第２の被処理層（被処理層）の厚さによって規定さ
れるパターン面積増加量、若しくは、第１の被処理層
（基板）に形成されるパターンの厚さと全面に形成され
る第２の被処理層（被処理層）の厚さとによって規定さ
れるパターン面積増加量をΔＳとしたとき、ΔＳは、Δ
Ｓ＝Ｉ×Ｌで表すことができる。そして、かかるパター
ン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）を補正する。
【０１０５】尚、実施の形態８においては、表面反応に
よって成膜が行われるＣＶＤ法にて第２の被処理層を形
成する場合を例にとり、以下、説明を行う。このような
ＣＶＤ法にて第２の被処理層を形成する場合、第２の被
処理層（被処理層）の垂直方向の断面形状はコンフォー
マルなものとなり、図１３に模式的に示すような断面形
状が得られる。ここで、補正されたパターン面積率と段
差の積が、そのメッシュ内の第２の被処理層におけるＣ
ＭＰ法にて処理すべき体積に相当するので、先ず、かか
る体積Ｖを求める。ところで、表面反応によって成膜が
行われるＣＶＤ法にて第２の被処理層を形成する場合、
凸状の第２の被処理層の部分の幅Ｗは第１の被処理層に
形成されたパターンの幅Ｗ0よりも広くなる。尚、図１
３において、第２の被処理層の広がった領域に斜線を付
した。ここで、第２の被処理層の厚さをＸ0、第２の被
処理層の水平方向堆積速度をｒH、第２の被処理層の垂
直方向堆積速度をｒVとしたとき、ＷとＷ0の関係は、以
下の式（２１）のとおりとなる。また、体積Ｖは、パタ
ーンの長さをＬPとしたとき、式（２２）のとおりとな
る。尚、（ｒH／ｒV）を、場合によっては「ｒ」と略記
する。
よって成膜が行われるＣＶＤ法にて第２の被処理層を形
成する場合を例にとり、以下、説明を行う。このような
ＣＶＤ法にて第２の被処理層を形成する場合、第２の被
処理層（被処理層）の垂直方向の断面形状はコンフォー
マルなものとなり、図１３に模式的に示すような断面形
状が得られる。ここで、補正されたパターン面積率と段
差の積が、そのメッシュ内の第２の被処理層におけるＣ
ＭＰ法にて処理すべき体積に相当するので、先ず、かか
る体積Ｖを求める。ところで、表面反応によって成膜が
行われるＣＶＤ法にて第２の被処理層を形成する場合、
凸状の第２の被処理層の部分の幅Ｗは第１の被処理層に
形成されたパターンの幅Ｗ0よりも広くなる。尚、図１
３において、第２の被処理層の広がった領域に斜線を付
した。ここで、第２の被処理層の厚さをＸ0、第２の被
処理層の水平方向堆積速度をｒH、第２の被処理層の垂
直方向堆積速度をｒVとしたとき、ＷとＷ0の関係は、以
下の式（２１）のとおりとなる。また、体積Ｖは、パタ
ーンの長さをＬPとしたとき、式（２２）のとおりとな
る。尚、（ｒH／ｒV）を、場合によっては「ｒ」と略記
する。
【０１０６】
【数６０】 （Ｗ−Ｗ0）／２＝Ｘ0×（ｒH／ｒV） （２１）
【０１０７】
【数６１】 Ｖ＝（Ｗ0＋２Ｘ0×ｒ）×ｈ0×ＬP （２２）
【０１０８】図１２に模式的な一部断面図に示した断面
形状を有する第２の被処理層の場合、かかる第２の被処
理層におけるＣＭＰ法にて処理すべき体積Ｖ0は、第１
の被処理層に形成されたパターンの厚さをｈ0としたと
き、以下の式（２３）のとおりとなる。
形状を有する第２の被処理層の場合、かかる第２の被処
理層におけるＣＭＰ法にて処理すべき体積Ｖ0は、第１
の被処理層に形成されたパターンの厚さをｈ0としたと
き、以下の式（２３）のとおりとなる。
【０１０９】
【数６２】Ｖ0＝Ｗ0×ｈ0×ＬP （２３）
【０１１０】従って、ΔＶ（＝Ｖ−Ｖ0）の値は、以下
の式（２４）のとおりとなる。
の式（２４）のとおりとなる。
【０１１１】
【数６３】ΔＶ＝２Ｘ0×ｒ×ｈ0×ＬP （２４）
【０１１２】パターンの長さＬPと、第１の被処理層に
形成されたパターンの上に形成される凸状の第２の被処
理層の部分の周囲長Ｌとは、以下の関係で近似すること
ができる。尚、凸状の第２の被処理層の部分の周囲長Ｌ
を規定する境界線を、図１３に矢印で示した。
形成されたパターンの上に形成される凸状の第２の被処
理層の部分の周囲長Ｌとは、以下の関係で近似すること
ができる。尚、凸状の第２の被処理層の部分の周囲長Ｌ
を規定する境界線を、図１３に矢印で示した。
【０１１３】
【数６４】ＬP≒Ｌ／２
【０１１４】従って、式（２４）を周囲長Ｌを用いて表
現すると、以下の式（２５）のとおりとなる。また、式
（２５）から、パターン面積増加量ΔＳを求めることが
できる。更には、ΔＳ＝Ｉ×Ｌの関係から、式（４）に
基づきパターン面積増加割合Ｉを求めることができる。
現すると、以下の式（２５）のとおりとなる。また、式
（２５）から、パターン面積増加量ΔＳを求めることが
できる。更には、ΔＳ＝Ｉ×Ｌの関係から、式（４）に
基づきパターン面積増加割合Ｉを求めることができる。
【０１１５】
【数６５】ΔＶ＝Ｘ0×ｒ×ｈ0×Ｌ （２５）
【０１１６】
【数６６】 ΔＳ＝ΔＶ／ｈ0 ＝Ｉ×Ｌ ＝Ｘ0×（ｒH／ｒV）×Ｌ （２６）
【０１１７】
【数６７】Ｉ＝Ｘ0×（ｒH／ｒV） （４）
【０１１８】ところで、第２の被処理層の水平方向堆積
速度ｒH及び垂直方向堆積速度をｒVは、各種の試験から
求めることができる。また、第２の被処理層の厚さＸ0
も既知の値である。従って、式（４）におけるＩの値を
求めることができる。更には、第１の被処理層に形成さ
れるパターンの上に形成される凸状の第２の被処理層の
部分の周囲長Ｌは、第１の被処理層に形成されるパター
ンの設計値等から容易に得ることができる。従って、Δ
Ｓ＝Ｉ×Ｌの関係から、各パターンに対するΔＳを求
め、かかるパターン面積増加量ΔＳに基づき、各メッシ
ュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を
補正すればよい。例えば、（ｒH／ｒV）＝０．５、Ｘ0
＝１．２μｍとすれば、Ｉの値は＋０．６μｍとなる。
速度ｒH及び垂直方向堆積速度をｒVは、各種の試験から
求めることができる。また、第２の被処理層の厚さＸ0
も既知の値である。従って、式（４）におけるＩの値を
求めることができる。更には、第１の被処理層に形成さ
れるパターンの上に形成される凸状の第２の被処理層の
部分の周囲長Ｌは、第１の被処理層に形成されるパター
ンの設計値等から容易に得ることができる。従って、Δ
Ｓ＝Ｉ×Ｌの関係から、各パターンに対するΔＳを求
め、かかるパターン面積増加量ΔＳに基づき、各メッシ
ュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を
補正すればよい。例えば、（ｒH／ｒV）＝０．５、Ｘ0
＝１．２μｍとすれば、Ｉの値は＋０．６μｍとなる。
【０１１９】（実施の形態９）実施の形態９は実施の形
態８の変形である。実施の形態９においては、第１の被
処理層に形成されるパターンの厚さと全面に形成される
第２の被処理層の厚さとによって規定されるパターン面
積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）を補正する。実施の形態
９においては、高密度プラズマＣＶＤ法にて第２の被処
理層を形成する場合を例にとり、以下、説明を行う。こ
のような高密度プラズマＣＶＤ法にて第２の被処理層を
形成する場合、第２の被処理層の堆積が進行するに従
い、第１の被処理層に形成されたパターンの上に形成さ
れる凸状の第２の被処理層の部分の側壁が削れらて後退
する。その結果、第１の被処理層に形成されたパターン
の上に形成される凸状の第２の被処理層の部分の側壁が
水平方向に対して角度θだけ傾く（図１４参照）。
態８の変形である。実施の形態９においては、第１の被
処理層に形成されるパターンの厚さと全面に形成される
第２の被処理層の厚さとによって規定されるパターン面
積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）における
パターン面積率α0（ｉ，ｊ）を補正する。実施の形態
９においては、高密度プラズマＣＶＤ法にて第２の被処
理層を形成する場合を例にとり、以下、説明を行う。こ
のような高密度プラズマＣＶＤ法にて第２の被処理層を
形成する場合、第２の被処理層の堆積が進行するに従
い、第１の被処理層に形成されたパターンの上に形成さ
れる凸状の第２の被処理層の部分の側壁が削れらて後退
する。その結果、第１の被処理層に形成されたパターン
の上に形成される凸状の第２の被処理層の部分の側壁が
水平方向に対して角度θだけ傾く（図１４参照）。
【０１２０】ところで、補正されたパターン面積率と段
差の積が、そのメッシュ内の第２の被処理層におけるＣ
ＭＰ法にて処理すべき体積に相当するので、先ず、かか
る体積Ｖを求める。図１４において斜線を付した領域
が、凸状の第２の被処理層の部分の削られた側壁の部分
に相当する。かかる台形の領域の上辺の長さは（Ｘ0ｃ
ｏｔθ）であり、下辺の長さは｛（Ｘ0−ｈ0）ｃｏｔ
θ｝である。従って、体積Ｖ及びΔＶ（＝Ｖ−Ｖ0）
は、以下の式（２７）及び式（２８）のとおりとなる。
尚、式（２８）においては、ＬP≒Ｌ／２の関係を代入
した。また、Ｖ0は、Ｗ0×ｈ0×ＬPである。
差の積が、そのメッシュ内の第２の被処理層におけるＣ
ＭＰ法にて処理すべき体積に相当するので、先ず、かか
る体積Ｖを求める。図１４において斜線を付した領域
が、凸状の第２の被処理層の部分の削られた側壁の部分
に相当する。かかる台形の領域の上辺の長さは（Ｘ0ｃ
ｏｔθ）であり、下辺の長さは｛（Ｘ0−ｈ0）ｃｏｔ
θ｝である。従って、体積Ｖ及びΔＶ（＝Ｖ−Ｖ0）
は、以下の式（２７）及び式（２８）のとおりとなる。
尚、式（２８）においては、ＬP≒Ｌ／２の関係を代入
した。また、Ｖ0は、Ｗ0×ｈ0×ＬPである。
【０１２１】
【数６８】 Ｖ＝Ｖ0−２｛（２Ｘ0−ｈ0）ｃｏｔθ×ｈ0／２×ＬP｝ （２７）
【０１２２】
【数６９】 ΔＶ＝Ｖ−Ｖ0 ＝（ｈ0−２Ｘ0）ｃｏｔθ×ｈ0×Ｌ／２ （２８）
【０１２３】それ故、式（２９）から、パターン面積増
加量ΔＳを求めることができる。更には、ΔＳ＝Ｉ×Ｌ
の関係から、式（５）に基づきパターン面積増加割合Ｉ
を求めることができる。
加量ΔＳを求めることができる。更には、ΔＳ＝Ｉ×Ｌ
の関係から、式（５）に基づきパターン面積増加割合Ｉ
を求めることができる。
【０１２４】
【数７０】 ΔＳ＝ΔＶ／ｈ0 ＝（ｈ0−２Ｘ0）ｃｏｔθ×Ｌ／２ （２９）
【０１２５】
【数７１】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５）
【０１２６】ところで、角度θは、各種の試験から求め
ることができる。また、第１の被処理層に形成されるパ
ターンの厚さｈ0、及び、第２の被処理層の厚さＸ0は既
知の値である。従って、式（５）におけるＩの値を求め
ることができる。更には、第１の被処理層に形成される
パターンの上に形成される凸状の第２の被処理層の部分
の周囲長Ｌは、第１の被処理層に形成されるパターンの
設計値等から容易に得ることができる。従って、ΔＳ＝
Ｉ×Ｌの関係から、各パターンに対するΔＳを求め、か
かるパターン面積増加量ΔＳに基づき、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補
正すればよい。例えば、θ＝３０度、Ｘ0＝０．８μ
ｍ、ｈ0＝０．７μｍとすれば、Ｉの値は−０．７８μ
ｍとなる。
ることができる。また、第１の被処理層に形成されるパ
ターンの厚さｈ0、及び、第２の被処理層の厚さＸ0は既
知の値である。従って、式（５）におけるＩの値を求め
ることができる。更には、第１の被処理層に形成される
パターンの上に形成される凸状の第２の被処理層の部分
の周囲長Ｌは、第１の被処理層に形成されるパターンの
設計値等から容易に得ることができる。従って、ΔＳ＝
Ｉ×Ｌの関係から、各パターンに対するΔＳを求め、か
かるパターン面積増加量ΔＳに基づき、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を補
正すればよい。例えば、θ＝３０度、Ｘ0＝０．８μ
ｍ、ｈ0＝０．７μｍとすれば、Ｉの値は−０．７８μ
ｍとなる。
【０１２７】（実施の形態１０）実施の形態１０は、実
施の形態８と実施の形態９の組み合わせである。実施の
形態１０においては、第１の被処理層に形成されるパタ
ーンの厚さと全面に形成される第２の被処理層の厚さと
によって規定されるパターン面積増加割合Ｉに基づき、
各メッシュ（ｉ，ｊ）におけるパターン面積率α
0（ｉ，ｊ）を補正する。実施の形態１０においては、
第２の被処理層を、下層及び上層の２層構成とした。そ
して、下層は、表面反応によって成膜が行われるＣＶＤ
法にて形成され、上層は、高密度プラズマＣＶＤ法にて
形成されるとした。このような場合、第１の被処理層に
形成されたパターンの上に形成される凸状の第２の被処
理層の下層の部分の側壁が水平方向に対して角度θ傾い
ており、第２の被処理層の下層の側壁上に形成される第
２の被処理層の上層の部分の表面も水平方向に対して角
度θ傾いている。この状態を、図１５の模式的な一部断
面図に示す。尚、第１の被処理層に形成されるパターン
の厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２
の被処理層の上層の厚さをＹ2、第２の被処理層の上層
の水平方向堆積速度をｒ2H、第２の被処理層の上層のか
かる部分における法線方向堆積速度をｒ2Vとする。とこ
ろで、表面反応によって成膜が行われるＣＶＤ法にて第
２の被処理層の上層を形成する場合、凸状の第２の被処
理層の上層の幅は、第２の被処理層の上層が単に垂直方
向に堆積するよりも広くなる。尚、図１５において、第
２の被処理層の上層の広がった領域（領域３）を黒く塗
りつぶした。
施の形態８と実施の形態９の組み合わせである。実施の
形態１０においては、第１の被処理層に形成されるパタ
ーンの厚さと全面に形成される第２の被処理層の厚さと
によって規定されるパターン面積増加割合Ｉに基づき、
各メッシュ（ｉ，ｊ）におけるパターン面積率α
0（ｉ，ｊ）を補正する。実施の形態１０においては、
第２の被処理層を、下層及び上層の２層構成とした。そ
して、下層は、表面反応によって成膜が行われるＣＶＤ
法にて形成され、上層は、高密度プラズマＣＶＤ法にて
形成されるとした。このような場合、第１の被処理層に
形成されたパターンの上に形成される凸状の第２の被処
理層の下層の部分の側壁が水平方向に対して角度θ傾い
ており、第２の被処理層の下層の側壁上に形成される第
２の被処理層の上層の部分の表面も水平方向に対して角
度θ傾いている。この状態を、図１５の模式的な一部断
面図に示す。尚、第１の被処理層に形成されるパターン
の厚さをｈ0、第２の被処理層の下層の厚さをＹ1、第２
の被処理層の上層の厚さをＹ2、第２の被処理層の上層
の水平方向堆積速度をｒ2H、第２の被処理層の上層のか
かる部分における法線方向堆積速度をｒ2Vとする。とこ
ろで、表面反応によって成膜が行われるＣＶＤ法にて第
２の被処理層の上層を形成する場合、凸状の第２の被処
理層の上層の幅は、第２の被処理層の上層が単に垂直方
向に堆積するよりも広くなる。尚、図１５において、第
２の被処理層の上層の広がった領域（領域３）を黒く塗
りつぶした。
【０１２８】図１５において、斜線を付した領域１と斜
線を付した領域２の断面形状は同じであり、領域１の面
積ＳＳ1及び領域２の面積ＳＳ2は等しく、以下の式（３
０）から求めることができる。
線を付した領域２の断面形状は同じであり、領域１の面
積ＳＳ1及び領域２の面積ＳＳ2は等しく、以下の式（３
０）から求めることができる。
【０１２９】
【数７２】 ＳＳ1＝ＳＳ2 ＝Ｗ0×ｈ0−２（２Ｙ1−ｈ0）ｃｏｔθ×ｈ0／２ （３０）
【０１３０】一方、黒く塗りつぶした領域３は平行四辺
形であり、その底辺の長さはｈ0／ｓｉｎθである。ま
た、かかる平行四辺形の高さは｛（ｒ2H／ｒ2V）Ｙ2−
Ｙ2ｃｏｓθ｝である。従って、領域３の面積ＳＳ3は式
（３１）から求めることができる。また、領域２と領域
３の面積合計ＳＳは式（３２）の関係にある。
形であり、その底辺の長さはｈ0／ｓｉｎθである。ま
た、かかる平行四辺形の高さは｛（ｒ2H／ｒ2V）Ｙ2−
Ｙ2ｃｏｓθ｝である。従って、領域３の面積ＳＳ3は式
（３１）から求めることができる。また、領域２と領域
３の面積合計ＳＳは式（３２）の関係にある。
【０１３１】
【数７３】 ＳＳ3＝２ｈ0×Ｙ2｛（ｒ2H／ｒ2V）−ｃｏｓθ｝／ｓｉｎθ （３１）
【０１３２】
【数７４】 ＳＳ ＝ＳＳ2＋ＳＳ3 ＝Ｗ0×ｈ0＋２（ｈ0−２Ｙ1）ｃｏｔθ×ｈ0／２ ＋２ｈ0×Ｙ2｛（ｒ2H／ｒ2V）−ｃｏｓθ｝／ｓｉｎθ （３２）
【０１３３】従って、領域２と領域３に相当する体積Ｖ
は、合計面積ＳＳとＬPの積に等しい。更に、Ｖ0は、Ｗ
0×ｈ0×ＬPと等しい。従って、ΔＶ（＝ＶーＶ0）は、
以下のとおりとなる。
は、合計面積ＳＳとＬPの積に等しい。更に、Ｖ0は、Ｗ
0×ｈ0×ＬPと等しい。従って、ΔＶ（＝ＶーＶ0）は、
以下のとおりとなる。
【０１３４】
【数７５】 ΔＶ＝Ｖ−Ｖ0 ＝ＳＳ×ＬP−Ｗ0×ｈ0×ＬP ≒（Ｌ／２）［（ｈ0−２Ｙ1）ｃｏｔθ×ｈ0 ＋２ｈ0×Ｙ2｛（ｒ2H／ｒ2V）−ｃｏｓθ｝／ｓｉｎθ］ （３３）
【０１３５】ところで、ΔＳ＝ΔＶ／ｈ0の関係にある
ので、式（３３）からΔＳを求めることができ、しか
も、ΔＳ＝Ｉ×Ｌで表されるので、Ｉを求めることがで
きる。
ので、式（３３）からΔＳを求めることができ、しか
も、ΔＳ＝Ｉ×Ｌで表されるので、Ｉを求めることがで
きる。
【０１３６】
【数７６】 ΔＳ＝（Ｌ／２）［（ｈ0−２Ｙ1）ｃｏｔθ ＋２Ｙ2｛（ｒ2H／ｒ2V）−ｃｏｓθ｝／ｓｉｎθ］ （３４）
【０１３７】
【数７７】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2｛（ｒ2H／ｒ2V）−ｃｏｓθ｝／ｓｉｎθ （６）
【０１３８】ところで、角度θ、ｒ2H、ｒ2Vは、各種の
試験から求めることができる。また、第１の被処理層に
形成されるパターンの厚さｈ0、及び、第２の被処理層
の厚さＹ1，Ｙ2も既知の値である。従って、式（６）に
おけるＩの値を求めることができる。更には、第１の被
処理層に形成されるパターンの上に形成される凸状の第
２の被処理層の部分の周囲長Ｌは、第１の被処理層に形
成されるパターンの設計値等から容易に得ることができ
る。従って、ΔＳ＝Ｉ×Ｌの関係から、各パターンに対
するΔＳを求め、かかるパターン面積増加量ΔＳに基づ
き、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を補正すればよい。
試験から求めることができる。また、第１の被処理層に
形成されるパターンの厚さｈ0、及び、第２の被処理層
の厚さＹ1，Ｙ2も既知の値である。従って、式（６）に
おけるＩの値を求めることができる。更には、第１の被
処理層に形成されるパターンの上に形成される凸状の第
２の被処理層の部分の周囲長Ｌは、第１の被処理層に形
成されるパターンの設計値等から容易に得ることができ
る。従って、ΔＳ＝Ｉ×Ｌの関係から、各パターンに対
するΔＳを求め、かかるパターン面積増加量ΔＳに基づ
き、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を補正すればよい。
【０１３９】尚、実施の形態８〜実施の形態１０におい
て、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を補正する際、図１６の（Ａ）に模式的な一
部断面図を示すようなパターンＡ，Ｂ，Ｃにおいては、
パターン面積増加量ΔＳに依り、パターン面積増加量Δ
Ｓを考慮したパターンが隣接するパターンと重なり合う
場合が生じる。即ち、あるパターンにおいて、このパタ
ーンの上に形成される凸状の第２の被処理層（被処理
層）の部分の周囲長Ｌを規定する境界線が、隣接するパ
ターンの上に形成される凸状の第２の被処理層（被処理
層）の部分内に侵入する場合がある。言い換えれば、あ
るパターンの上に形成される凸状の第２の被処理層（被
処理層）が、隣接するパターンの上に形成される凸状の
第２の被処理層（被処理層）と重なり合う場合がある。
この状態を図１６の（Ｂ）に示す。尚、図１６の（Ｂ）
においては、パターンＡ，Ｃの上に形成される凸状の第
２の被処理層（被処理層）をａ，ｃで示し、かかる第２
の被処理層ａ，ｃを実線で示した。一方、パターンＡ，
Ｃに隣接するパターンＢの上に形成される凸状の第２の
被処理層（被処理層）をｂで示し、かかる第２の被処理
層ｂを点線で示した。このような場合には、図１６の
（Ｃ）に示すように、重なり合う隣接する複数のパター
ンを１つのパターンＡＢＣとみなす処理を行えばよい。
尚、実施の形態１０にて説明したように、第２の被処理
層が２層構造の場合、式（６）の右辺第１項と第２項で
は値が負及び正となる。そして、第２の被処理層の下層
を形成したとき、場合によっては、あるパターンの上に
形成される凸状の第２の被処理層（被処理層）の下層
が、隣接するパターンの上に形成される凸状の第２の被
処理層（被処理層）の下層と重なり合う場合がある。従
って、このような場合には、単に式（６）を適用するの
ではなく、第２の被処理層（被処理層）の下層に依るＩ
の値、更に、第２の被処理層（被処理層）の上層に依る
Ｉの値を個別に考慮する必要がある。即ち、第２の被処
理層（被処理層）の下層に基づくパターン面積増加量Δ
Ｓ、並びに、第２の被処理層（被処理層）の下層及び上
層に基づくパターン面積増加量ΔＳを考慮する必要があ
る。また、実施の形態８〜実施の形態１０においては、
専ら、基板の上に形成された第１の被処理層とその上に
形成された第２の被処理層に関して説明したが、これら
の実施の形態を、基板とその上に形成された被処理層に
適用することができることは云うまでもない。
て、各メッシュ（ｉ，ｊ）におけるパターン面積率α0
（ｉ，ｊ）を補正する際、図１６の（Ａ）に模式的な一
部断面図を示すようなパターンＡ，Ｂ，Ｃにおいては、
パターン面積増加量ΔＳに依り、パターン面積増加量Δ
Ｓを考慮したパターンが隣接するパターンと重なり合う
場合が生じる。即ち、あるパターンにおいて、このパタ
ーンの上に形成される凸状の第２の被処理層（被処理
層）の部分の周囲長Ｌを規定する境界線が、隣接するパ
ターンの上に形成される凸状の第２の被処理層（被処理
層）の部分内に侵入する場合がある。言い換えれば、あ
るパターンの上に形成される凸状の第２の被処理層（被
処理層）が、隣接するパターンの上に形成される凸状の
第２の被処理層（被処理層）と重なり合う場合がある。
この状態を図１６の（Ｂ）に示す。尚、図１６の（Ｂ）
においては、パターンＡ，Ｃの上に形成される凸状の第
２の被処理層（被処理層）をａ，ｃで示し、かかる第２
の被処理層ａ，ｃを実線で示した。一方、パターンＡ，
Ｃに隣接するパターンＢの上に形成される凸状の第２の
被処理層（被処理層）をｂで示し、かかる第２の被処理
層ｂを点線で示した。このような場合には、図１６の
（Ｃ）に示すように、重なり合う隣接する複数のパター
ンを１つのパターンＡＢＣとみなす処理を行えばよい。
尚、実施の形態１０にて説明したように、第２の被処理
層が２層構造の場合、式（６）の右辺第１項と第２項で
は値が負及び正となる。そして、第２の被処理層の下層
を形成したとき、場合によっては、あるパターンの上に
形成される凸状の第２の被処理層（被処理層）の下層
が、隣接するパターンの上に形成される凸状の第２の被
処理層（被処理層）の下層と重なり合う場合がある。従
って、このような場合には、単に式（６）を適用するの
ではなく、第２の被処理層（被処理層）の下層に依るＩ
の値、更に、第２の被処理層（被処理層）の上層に依る
Ｉの値を個別に考慮する必要がある。即ち、第２の被処
理層（被処理層）の下層に基づくパターン面積増加量Δ
Ｓ、並びに、第２の被処理層（被処理層）の下層及び上
層に基づくパターン面積増加量ΔＳを考慮する必要があ
る。また、実施の形態８〜実施の形態１０においては、
専ら、基板の上に形成された第１の被処理層とその上に
形成された第２の被処理層に関して説明したが、これら
の実施の形態を、基板とその上に形成された被処理層に
適用することができることは云うまでもない。
【０１４０】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した数値や条件等、ある
いは使用する各種の材料は例示であり、適宜変更するこ
とができる。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した数値や条件等、ある
いは使用する各種の材料は例示であり、適宜変更するこ
とができる。
【０１４１】
【発明の効果】本発明においては、第１の被処理層若し
くは基板に形成されるパターン面積率の均一化を図るこ
とが可能となる。その結果、第２の被処理層若しくは被
処理層、あるいは又、出発基板の平坦化処理を均一に且
つ確実に行うことが可能となるし、ＣＭＰ法における処
理工程の増加を招くこともない。また、ＣＭＰ法を実行
した後の第２の被処理層若しくは被処理層の高さ、ある
いは又、出発基板の残りの厚さばらつきが少なくなるの
で、半導体集積回路の作製におけるプロセスマージンの
拡大を図ることができる。また、第２の被処理層（被処
理層）の成膜方法に依存して、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層の部分の断面形状が変化しても、それに追従して
各メッシュ（ｉ，ｊ）におけるパターン面積率α
0（ｉ，ｊ）に対して補正を行うことが可能となり、一
層現実に近いパターン面積率α0（ｉ，ｊ）を得ること
ができ、予定している半導体装置の製造プロセスに適し
た露光用マスクのマスクパターンを設計することが可能
となる。
くは基板に形成されるパターン面積率の均一化を図るこ
とが可能となる。その結果、第２の被処理層若しくは被
処理層、あるいは又、出発基板の平坦化処理を均一に且
つ確実に行うことが可能となるし、ＣＭＰ法における処
理工程の増加を招くこともない。また、ＣＭＰ法を実行
した後の第２の被処理層若しくは被処理層の高さ、ある
いは又、出発基板の残りの厚さばらつきが少なくなるの
で、半導体集積回路の作製におけるプロセスマージンの
拡大を図ることができる。また、第２の被処理層（被処
理層）の成膜方法に依存して、第１の被処理層（基板）
に形成されたパターンの上に形成される凸状の第２の被
処理層の部分の断面形状が変化しても、それに追従して
各メッシュ（ｉ，ｊ）におけるパターン面積率α
0（ｉ，ｊ）に対して補正を行うことが可能となり、一
層現実に近いパターン面積率α0（ｉ，ｊ）を得ること
ができ、予定している半導体装置の製造プロセスに適し
た露光用マスクのマスクパターンを設計することが可能
となる。
【図１】発明の実施の形態１の露光用マスクのマスクパ
ターン設計方法を説明するためのマスクパターンの模式
的な平面図である。
ターン設計方法を説明するためのマスクパターンの模式
的な平面図である。
【図２】発明の実施の形態１の露光用マスクのマスクパ
ターン設計方法の各工程の流れ図である。
ターン設計方法の各工程の流れ図である。
【図３】発明の実施の形態２の半導体集積回路の作製方
法を説明するための第１の被処理層等の模式的な一部断
面図である。
法を説明するための第１の被処理層等の模式的な一部断
面図である。
【図４】発明の実施の形態３の半導体集積回路の作製方
法を説明するための第１の被処理層等の模式的な一部断
面図である。
法を説明するための第１の被処理層等の模式的な一部断
面図である。
【図５】発明の実施の形態４の半導体集積回路の作製方
法を説明するための基板等の模式的な一部断面図であ
る。
法を説明するための基板等の模式的な一部断面図であ
る。
【図６】発明の実施の形態５の半導体集積回路の作製方
法を説明するための基板等の模式的な一部断面図であ
る。
法を説明するための基板等の模式的な一部断面図であ
る。
【図７】発明の実施の形態６の露光用マスクのマスクパ
ターン設計方法を説明するための、下地層等の模式的な
平面図である。
ターン設計方法を説明するための、下地層等の模式的な
平面図である。
【図８】発明の実施の形態７の露光用マスクのマスクパ
ターン設計方法を説明するためのマスクパターンの模式
的な平面図である。
ターン設計方法を説明するためのマスクパターンの模式
的な平面図である。
【図９】発明の実施の形態７の露光用マスクのマスクパ
ターン設計方法の各工程の流れ図である。
ターン設計方法の各工程の流れ図である。
【図１０】ケミカル・メカニカル・ポリッシュ法にて第
２の被処理層を研磨している状態の概念図である。
２の被処理層を研磨している状態の概念図である。
【図１１】ケミカル・メカニカル・ポリッシュ法にて用
いられる研磨装置の概念図である。
いられる研磨装置の概念図である。
【図１２】第２の被処理層（被処理層）が垂直方向にの
み堆積していくと仮定した場合の、第２の被処理層（被
処理層）の模式的な一部断面図である。
み堆積していくと仮定した場合の、第２の被処理層（被
処理層）の模式的な一部断面図である。
【図１３】表面反応によって成膜が行われるＣＶＤ法に
て第２の被処理層（被処理層）を形成した場合の、第２
の被処理層（被処理層）の模式的な一部断面図である。
て第２の被処理層（被処理層）を形成した場合の、第２
の被処理層（被処理層）の模式的な一部断面図である。
【図１４】高密度プラズマＣＶＤ法にて第２の被処理層
（被処理層）を形成した場合の、第２の被処理層（被処
理層）の模式的な一部断面図である。
（被処理層）を形成した場合の、第２の被処理層（被処
理層）の模式的な一部断面図である。
【図１５】高密度プラズマＣＶＤ法にて第２の被処理層
（被処理層）の下層を形成し、表面反応によって成膜が
行われるＣＶＤ法にて第２の被処理層（被処理層）の上
層を形成した場合の、第２の被処理層（被処理層）の模
式的な一部断面図である。
（被処理層）の下層を形成し、表面反応によって成膜が
行われるＣＶＤ法にて第２の被処理層（被処理層）の上
層を形成した場合の、第２の被処理層（被処理層）の模
式的な一部断面図である。
【図１６】第１の被処理層に形成されたパターンの模式
的な平面図である。
的な平面図である。
【図１７】従来のケミカル・メカニカル・ポリッシュ法
を説明するための第１の被処理層等の模式的な一部断面
図である。
を説明するための第１の被処理層等の模式的な一部断面
図である。
【図１８】図１７とは別の、従来のケミカル・メカニカ
ル・ポリッシュ法を説明するための第１の被処理層等の
模式的な一部断面図である。
ル・ポリッシュ法を説明するための第１の被処理層等の
模式的な一部断面図である。
【図１９】図１８に引き続き、従来のケミカル・メカニ
カル・ポリッシュ法を説明するための第１の被処理層等
の模式的な一部断面図である。
カル・ポリッシュ法を説明するための第１の被処理層等
の模式的な一部断面図である。
１０・・・下地層、１１・・・第１の被処理層、１２・
・・パターニングされた第１の被処理層、１３・・・ダ
ミーパターン、１４・・・第２の被処理層、２１・・・
基板、２２・・・パターニングされた基板、２３・・・
ダミーパターン、２４・・・被処理層、３１・・・出発
基板、３２・・・パターニングされた出発基板の部分、
３３・・・ダミーパターン、３４・・・絶縁膜、３５・
・・支持基板３５
・・パターニングされた第１の被処理層、１３・・・ダ
ミーパターン、１４・・・第２の被処理層、２１・・・
基板、２２・・・パターニングされた基板、２３・・・
ダミーパターン、２４・・・被処理層、３１・・・出発
基板、３２・・・パターニングされた出発基板の部分、
３３・・・ダミーパターン、３４・・・絶縁膜、３５・
・・支持基板３５
Claims (74)
- 【請求項１】基板の上に形成された第１の被処理層にパ
ターンを形成し、次いで、全面に第２の被処理層を形成
した後、該第２の被処理層をケミカル・メカニカル・ポ
リッシュ法にて平坦化して半導体集積回路を作製する
際、該パターン形成のために用いられる露光用マスクに
形成すべきマスクパターンの設計方法であって、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程、から成ることを特徴とする露光用マスクのマスク
パターン設計方法。 - 【請求項２】パターン面積率平均値β（ｉ，ｊ）を以下
の式（１−１）及び式（１−２）にて求めることを特徴
とする請求項１に記載の露光用マスクのマスクパターン
設計方法。 【数１】 - 【請求項３】各メッシュ（ｉ，ｊ）におけるパターン面
積率α0（ｉ，ｊ）を求めるとき、第１の被処理層の下
に設けられた下地層のパターン形成のために用いられる
露光用マスクのマスクパターンにおけるパターン面積率
αU（ｉ，ｊ）の値又はパターン面積率平均値βU（ｉ，
ｊ）の値を取り込むことを特徴とする請求項１に記載の
露光用マスクのマスクパターン設計方法。 - 【請求項４】下地層が存在しないと仮定した場合の、メ
ッシュ（ｉ，ｊ）におけるパターン面積率をαS（ｉ，
ｊ）とし、 第１の被処理層にパターンを形成した後の第１の被処理
層に生じる段差をｈSとし、 下地層に生じた段差をｈUとしたとき、 （Ａ）下地層をケミカル・メカニカル・ポリッシュ法に
て平坦化しない場合、以下の式（２）にて、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求
め、 （Ｂ）下地層をケミカル・メカニカル・ポリッシュ法に
て平坦化する場合、以下の式（３）にて、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求
めることを特徴とする請求項３に記載の露光用マスクの
マスクパターン設計方法。 【数２】 α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・αU（ｉ，ｊ） （２） α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・βU（ｉ，ｊ） （３） - 【請求項５】全面に形成される第２の被処理層の厚さに
よって規定されるパターン面積増加割合Ｉ、若しくは、
第１の被処理層に形成されるパターンの厚さと全面に形
成される第２の被処理層の厚さとによって規定されるパ
ターン面積増加割合Ｉに基づき、各メッシュ（ｉ，ｊ）
におけるパターン面積率α0（ｉ，ｊ）を補正すること
を特徴とする請求項１に記載の露光用マスクのマスクパ
ターン設計方法。 - 【請求項６】第１の被処理層に形成されるパターンの上
に形成される凸状の第２の被処理層の部分の周囲長をＬ
とし、全面に形成される第２の被処理層の厚さによって
規定されるパターン面積増加量、若しくは、第１の被処
理層に形成されるパターンの厚さと全面に形成される第
２の被処理層の厚さとによって規定されるパターン面積
増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、かか
るパターン面積増加量ΔＳに基づきメッシュ（ｉ，ｊ）
におけるパターン面積率α0（ｉ，ｊ）を補正すること
を特徴とする請求項５に記載の露光用マスクのマスクパ
ターン設計方法。 - 【請求項７】第１の被処理層に形成されるパターンの上
に形成される凸状の第２の被処理層の部分の側壁が略垂
直である場合、第２の被処理層の厚さをＸ0、第２の被
処理層の水平方向堆積速度をｒH、第２の被処理層の垂
直方向堆積速度をｒVとしたとき、パターン面積増加割
合Ｉは以下の式（４）で表されることを特徴とする請求
項６に記載の露光用マスクのマスクパターン設計方法。 【数３】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項８】第１の被処理層に形成されるパターンの上
に形成される凸状の第２の被処理層の部分の側壁が水平
方向に対して角度θ傾いている場合、第１の被処理層に
形成されるパターンの厚さをｈ0、第２の被処理層の厚
さをＸ0としたとき、パターン面積増加割合Ｉは以下の
式（５）で表されることを特徴とする請求項６に記載の
露光用マスクのマスクパターン設計方法。 【数４】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項９】第２の被処理層は、下層及び上層の２層構
成であり、第１の被処理層に形成されるパターンの上に
形成される凸状の第２の被処理層の下層の部分の側壁が
水平方向に対して角度θ傾いており、第２の被処理層の
下層の側壁上に形成される第２の被処理層の上層の部分
の表面も水平方向に対して角度θ傾いている場合、第１
の被処理層に形成されるパターンの厚さをｈ0、第２の
被処理層の下層の厚さをＹ1、第２の被処理層の上層の
厚さをＹ2、第２の被処理層の上層の水平方向堆積速度
をｒ2H、第２の被処理層の上層の該部分における法線方
向堆積速度をｒ2Vとしたとき、パターン面積増加割合Ｉ
は以下の式（６）で表されることを特徴とする請求項６
に記載の露光用マスクのマスクパターン設計方法。 【数５】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項１０】基板にパターンを形成し、次いで、全面
に被処理層を形成した後、該被処理層をケミカル・メカ
ニカル・ポリッシュ法にて平坦化して半導体集積回路を
作製する際、該パターン形成のために用いられる露光用
マスクに形成すべきマスクパターンの設計方法であっ
て、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程、から成ることを特徴とする露光用マスクのマスク
パターン設計方法。 - 【請求項１１】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項１０に記載の露光用マスクのマスクパタ
ーン設計方法。 【数６】 - 【請求項１２】全面に形成される被処理層の厚さによっ
て規定されるパターン面積増加割合Ｉ、若しくは、基板
に形成されるパターンの厚さと全面に形成される被処理
層の厚さとによって規定されるパターン面積増加割合Ｉ
に基づき、各メッシュ（ｉ，ｊ）におけるパターン面積
率α0（ｉ，ｊ）を補正することを特徴とする請求項１
０に記載の露光用マスクのマスクパターン設計方法。 - 【請求項１３】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の周囲長をＬとし、全面に形
成される被処理層の厚さによって規定されるパターン面
積増加量、若しくは、基板に形成されるパターンの厚さ
と全面に形成される被処理層の厚さとによって規定され
るパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌ
で表され、かかるパターン面積増加量ΔＳに基づきメッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を補正することを特徴とする請求項１２に記載の露光用
マスクのマスクパターン設計方法。 - 【請求項１４】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が略垂直である場合、
被処理層の厚さをＸ0、被処理層の水平方向堆積速度を
ｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パ
ターン面積増加割合Ｉは以下の式（４）で表されること
を特徴とする請求項１３に記載の露光用マスクのマスク
パターン設計方法。 【数７】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項１５】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が水平方向に対して角
度θ傾いている場合、基板に形成されるパターンの厚さ
をｈ0、被処理層の厚さをＸ0としたとき、パターン面積
増加割合Ｉは以下の式（５）で表されることを特徴とす
る請求項１３に記載の露光用マスクのマスクパターン設
計方法。 【数８】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項１６】被処理層は、下層及び上層の２層構成で
あり、基板に形成されるパターンの上に形成される凸状
の被処理層の下層の部分の側壁が水平方向に対して角度
θ傾いており、被処理層の下層の側壁上に形成される被
処理層の上層の部分の表面も水平方向に対して角度θ傾
いている場合、基板に形成されるパターンの厚さを
ｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚
さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、
被処理層の上層の該部分における法線方向堆積速度をｒ
2Vとしたとき、パターン面積増加割合Ｉは以下の式
（６）で表されることを特徴とする請求項１３に記載の
露光用マスクのマスクパターン設計方法。 【数９】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項１７】出発基板にパターンを形成した後、該出
発基板の表面と支持基板とを張り合わせ、次いで、該出
発基板を裏面からケミカル・メカニカル・ポリッシュ法
にて平坦化して半導体集積回路を作製する際、該パター
ンの形成のために用いられる露光用マスクに形成すべき
マスクパターンの設計方法であって、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程、から成ることを特徴とする露光用マスクのマスク
パターン設計方法。 - 【請求項１８】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項１７に記載の露光用マスクのマスクパタ
ーン設計方法。 【数１０】 - 【請求項１９】基板の上に形成された第１の被処理層に
パターンを形成し、次いで、全面に第２の被処理層を形
成した後、該第２の被処理層をケミカル・メカニカル・
ポリッシュ法にて平坦化して半導体集積回路を作製する
際、該パターン形成のために用いられる露光用マスクに
形成すべきマスクパターンの設計方法であって、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが
少なくなるようにマスクパターンにおけるパターンを再
配置する工程、から成ることを特徴とする露光用マスク
のマスクパターン設計方法。 - 【請求項２０】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項１９に記載の露光用マスクのマスクパタ
ーン設計方法。 【数１１】 - 【請求項２１】マスクパターンにおけるパターンは、複
数の回路ブロックのいずれかに属し、 前記工程（ハ）におけるパターンの再配置の処理には、
回路ブロックの大きさを増加することが含まれることを
特徴とする請求項１９に記載の露光用マスクのマスクパ
ターン設計方法。 - 【請求項２２】全面に形成される第２の被処理層の厚さ
によって規定されるパターン面積増加割合Ｉ、若しく
は、第１の被処理層に形成されるパターンの厚さと全面
に形成される第２の被処理層の厚さとによって規定され
るパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，
ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する
ことを特徴とする請求項１９に記載の露光用マスクのマ
スクパターン設計方法。 - 【請求項２３】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の周囲長を
Ｌとし、全面に形成される第２の被処理層の厚さによっ
て規定されるパターン面積増加量、若しくは、第１の被
処理層に形成されるパターンの厚さと全面に形成される
第２の被処理層の厚さとによって規定されるパターン面
積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、か
かるパターン面積増加量ΔＳに基づきメッシュ（ｉ，
ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する
ことを特徴とする請求項２２に記載の露光用マスクのマ
スクパターン設計方法。 - 【請求項２４】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の側壁が略
垂直である場合、第２の被処理層の厚さをＸ0、第２の
被処理層の水平方向堆積速度をｒH、第２の被処理層の
垂直方向堆積速度をｒVとしたとき、パターン面積増加
割合Ｉは以下の式（４）で表されることを特徴とする請
求項２３に記載の露光用マスクのマスクパターン設計方
法。 【数１２】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項２５】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の側壁が水
平方向に対して角度θ傾いている場合、第１の被処理層
に形成されるパターンの厚さをｈ0、第２の被処理層の
厚さをＸ0としたとき、パターン面積増加割合Ｉは以下
の式（５）で表されることを特徴とする請求項２３に記
載の露光用マスクのマスクパターン設計方法。 【数１３】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項２６】第２の被処理層は、下層及び上層の２層
構成であり、第１の被処理層に形成されるパターンの上
に形成される凸状の第２の被処理層の下層の部分の側壁
が水平方向に対して角度θ傾いており、第２の被処理層
の下層の側壁上に形成される第２の被処理層の上層の部
分の表面も水平方向に対して角度θ傾いている場合、第
１の被処理層に形成されるパターンの厚さをｈ0、第２
の被処理層の下層の厚さをＹ1、第２の被処理層の上層
の厚さをＹ2、第２の被処理層の上層の水平方向堆積速
度をｒ2H、第２の被処理層の上層の該部分における法線
方向堆積速度をｒ2Vとしたとき、パターン面積増加割合
Ｉは以下の式（６）で表されることを特徴とする請求項
２３に記載の露光用マスクのマスクパターン設計方法。 【数１４】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項２７】基板にパターンを形成し、次いで、全面
に被処理層を形成した後、該被処理層をケミカル・メカ
ニカル・ポリッシュ法にて平坦化して半導体集積回路を
作製する際、該パターン形成のために用いられる露光用
マスクに形成すべきマスクパターンの設計方法であっ
て、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが
少なくなるようにマスクパターンにおけるパターンを再
配置する工程、から成ることを特徴とする露光用マスク
のマスクパターン設計方法。 - 【請求項２８】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項２７に記載の露光用マスクのマスクパタ
ーン設計方法。 【数１５】 - 【請求項２９】マスクパターンにおけるパターンは、複
数の回路ブロックのいずれかに属し、前記工程（ハ）に
おけるパターンの再配置の処理には回路ブロックの大き
さを増加することが含まれることを特徴とする請求項２
７に記載の露光用マスクのマスクパターン設計方法。 - 【請求項３０】全面に形成される被処理層の厚さによっ
て規定されるパターン面積増加割合Ｉ、若しくは、基板
に形成されるパターンの厚さと全面に形成される被処理
層の厚さとによって規定されるパターン面積増加割合Ｉ
に基づき、各メッシュ（ｉ，ｊ）におけるパターン面積
率α0（ｉ，ｊ）を補正することを特徴とする請求項２
７に記載の露光用マスクのマスクパターン設計方法。 - 【請求項３１】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の周囲長をＬとし、全面に形
成される被処理層の厚さによって規定されるパターン面
積増加量、若しくは、基板に形成されるパターンの厚さ
と全面に形成される被処理層の厚さとによって規定され
るパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌ
で表され、かかるパターン面積増加量ΔＳに基づきメッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を補正することを特徴とする請求項３０に記載の露光用
マスクのマスクパターン設計方法。 - 【請求項３２】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が略垂直である場合、
被処理層の厚さをＸ0、被処理層の水平方向堆積速度を
ｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パ
ターン面積増加割合Ｉは以下の式（４）で表されること
を特徴とする請求項３１に記載の露光用マスクのマスク
パターン設計方法。 【数１６】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項３３】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が水平方向に対して角
度θ傾いている場合、基板に形成されるパターンの厚さ
をｈ0、被処理層の厚さをＸ0としたとき、パターン面積
増加割合Ｉは以下の式（５）で表されることを特徴とす
る請求項３１に記載の露光用マスクのマスクパターン設
計方法。 【数１７】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項３４】被処理層は、下層及び上層の２層構成で
あり、基板に形成されるパターンの上に形成される凸状
の被処理層の下層の部分の側壁が水平方向に対して角度
θ傾いており、被処理層の下層の側壁上に形成される被
処理層の上層の部分の表面も水平方向に対して角度θ傾
いている場合、基板に形成されるパターンの厚さを
ｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚
さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、
被処理層の上層の該部分における法線方向堆積速度をｒ
2Vとしたとき、パターン面積増加割合Ｉは以下の式
（６）で表されることを特徴とする請求項３１に記載の
露光用マスクのマスクパターン設計方法。 【数１８】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項３５】出発基板にパターンを形成した後、該出
発基板の表面と支持基板とを張り合わせ、次いで、該出
発基板を裏面からケミカル・メカニカル・ポリッシュ法
にて平坦化して半導体集積回路を作製する際、該パター
ンの形成のために用いられる露光用マスクに形成すべき
マスクパターンの設計方法であって、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが
少なくなるようにマスクパターンにおけるパターンを再
配置する工程、 から成ることを特徴とする露光用マスクのマスクパター
ン設計方法。 - 【請求項３６】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項３５に記載の露光用マスクのマスクパタ
ーン設計方法。 【数１９】 - 【請求項３７】マスクパターンにおけるパターンは、複
数の回路ブロックのいずれかに属し、 前記工程（ハ）におけるパターンの再配置の処理には、
回路ブロックの大きさを増加することが含まれることを
特徴とする請求項３５に記載の露光用マスクのマスクパ
ターン設計方法。 - 【請求項３８】基板の上に形成された第１の被処理層に
パターンを形成し、次いで、全面に第２の被処理層を形
成した後、該第２の被処理層をケミカル・メカニカル・
ポリッシュ法にて平坦化して半導体集積回路を作製する
方法であって、 該パターン形成のために用いられる露光用マスクに形成
すべきマスクパターンを、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程、から成るマスクパターンの設計方法に基づき設計
し、 かかる設計方法に基づき作製された露光用マスクを用い
て前記第１の被処理層にパターンを形成することを特徴
とする半導体集積回路の作製方法。 - 【請求項３９】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項３８に記載の半導体集積回路の作製方
法。 【数２０】 - 【請求項４０】各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求めるとき、第１の被処理層の
下に設けられた下地層のパターン形成のために用いられ
る露光用マスクのマスクパターンにおけるパターン面積
率αU（ｉ，ｊ）の値又はパターン面積率平均値β
U（ｉ，ｊ）の値を取り込むことを特徴とする請求項３
８に記載の半導体集積回路の作製方法。 - 【請求項４１】下地層が存在しないと仮定した場合の、
メッシュ（ｉ，ｊ）におけるパターン面積率をα
S（ｉ，ｊ）とし、 第１の被処理層にパターンを形成した後の第１の被処理
層に生じる段差をｈSとし、 下地層に生じた段差をｈUとしたとき、 （Ａ）下地層をケミカル・メカニカル・ポリッシュ法に
て平坦化しない場合、以下の式（２）にて、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求
め、 （Ｂ）下地層をケミカル・メカニカル・ポリッシュ法に
て平坦化する場合、以下の式（３）にて、各メッシュ
（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）を求
めることを特徴とする請求項４０に記載の半導体集積回
路の作製方法。 【数２１】 α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・αU（ｉ，ｊ） （２） α0（ｉ，ｊ）＝αS（ｉ，ｊ）＋（ｈU／ｈS）・βU（ｉ，ｊ） （３） - 【請求項４２】全面に形成される第２の被処理層の厚さ
によって規定されるパターン面積増加割合Ｉ、若しく
は、第１の被処理層に形成されるパターンの厚さと全面
に形成される第２の被処理層の厚さとによって規定され
るパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，
ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する
ことを特徴とする請求項３８に記載の半導体集積回路の
作製方法。 - 【請求項４３】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の周囲長を
Ｌとし、全面に形成される第２の被処理層の厚さによっ
て規定されるパターン面積増加量、若しくは、第１の被
処理層に形成されるパターンの厚さと全面に形成される
第２の被処理層の厚さとによって規定されるパターン面
積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、か
かるパターン面積増加量ΔＳに基づきメッシュ（ｉ，
ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する
ことを特徴とする請求項４２に記載の半導体集積回路の
作製方法。 - 【請求項４４】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の側壁が略
垂直である場合、第２の被処理層の厚さをＸ0、第２の
被処理層の水平方向堆積速度をｒH、第２の被処理層の
垂直方向堆積速度をｒVとしたとき、パターン面積増加
割合Ｉは以下の式（４）で表されることを特徴とする請
求項４３に記載の半導体集積回路の作製方法。 【数２２】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項４５】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の側壁が水
平方向に対して角度θ傾いている場合、第１の被処理層
に形成されるパターンの厚さをｈ0、第２の被処理層の
厚さをＸ0としたとき、パターン面積増加割合Ｉは以下
の式（５）で表されることを特徴とする請求項４３に記
載の半導体集積回路の作製方法。 【数２３】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項４６】第２の被処理層は、下層及び上層の２層
構成であり、第１の被処理層に形成されるパターンの上
に形成される凸状の第２の被処理層の下層の部分の側壁
が水平方向に対して角度θ傾いており、第２の被処理層
の下層の側壁上に形成される第２の被処理層の上層の部
分の表面も水平方向に対して角度θ傾いている場合、第
１の被処理層に形成されるパターンの厚さをｈ0、第２
の被処理層の下層の厚さをＹ1、第２の被処理層の上層
の厚さをＹ2、第２の被処理層の上層の水平方向堆積速
度をｒ2H、第２の被処理層の上層の該部分における法線
方向堆積速度をｒ2Vとしたとき、パターン面積増加割合
Ｉは以下の式（６）で表されることを特徴とする請求項
４３に記載の半導体集積回路の作製方法。 【数２４】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項４７】基板にパターンを形成し、次いで、全面
に被処理層を形成した後、該被処理層をケミカル・メカ
ニカル・ポリッシュ法にて平坦化して半導体集積回路を
作製する方法であって、 該パターン形成のために用いられる露光用マスクに形成
すべきマスクパターンを、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程、から成るマスクパターンの設計方法に基づき設計
し、 かかる設計方法に基づき作製された露光用マスクを用い
て前記基板にパターンを形成することを特徴とする半導
体集積回路の作製方法。 - 【請求項４８】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項４７に記載の半導体集積回路の作製方
法。 【数２５】 - 【請求項４９】全面に形成される被処理層の厚さによっ
て規定されるパターン面積増加割合Ｉ、若しくは、基板
に形成されるパターンの厚さと全面に形成される被処理
層の厚さとによって規定されるパターン面積増加割合Ｉ
に基づき、各メッシュ（ｉ，ｊ）におけるパターン面積
率α0（ｉ，ｊ）を補正することを特徴とする請求項４
７に記載の半導体集積回路の作製方法。 - 【請求項５０】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の周囲長をＬとし、全面に形
成される被処理層の厚さによって規定されるパターン面
積増加量、若しくは、基板に形成されるパターンの厚さ
と全面に形成される被処理層の厚さとによって規定され
るパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌ
で表され、かかるパターン面積増加量ΔＳに基づきメッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を補正することを特徴とする請求項４９に記載の半導体
集積回路の作製方法。 - 【請求項５１】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が略垂直である場合、
被処理層の厚さをＸ0、被処理層の水平方向堆積速度を
ｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パ
ターン面積増加割合Ｉは以下の式（４）で表されること
を特徴とする請求項５０に記載の半導体集積回路の作製
方法。 【数２６】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項５２】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が水平方向に対して角
度θ傾いている場合、基板に形成されるパターンの厚さ
をｈ0、被処理層の厚さをＸ0としたとき、パターン面積
増加割合Ｉは以下の式（５）で表されることを特徴とす
る請求項５０に記載の半導体集積回路の作製方法。 【数２７】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項５３】被処理層は、下層及び上層の２層構成で
あり、基板に形成されるパターンの上に形成される凸状
の被処理層の下層の部分の側壁が水平方向に対して角度
θ傾いており、被処理層の下層の側壁上に形成される被
処理層の上層の部分の表面も水平方向に対して角度θ傾
いている場合、基板に形成されるパターンの厚さを
ｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚
さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、
被処理層の上層の該部分における法線方向堆積速度をｒ
2Vとしたとき、パターン面積増加割合Ｉは以下の式
（６）で表されることを特徴とする請求項５０に記載の
半導体集積回路の作製方法。 【数２８】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項５４】出発基板にパターンを形成した後、該出
発基板の表面と支持基板とを張り合わせ、次いで、該出
発基板を裏面からケミカル・メカニカル・ポリッシュ法
にて平坦化して半導体集積回路を作製する方法であっ
て、 該パターン形成のために用いられる露光用マスクに形成
すべきマスクパターンを、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未
満であるメッシュ（ｉ，ｊ）にダミーパターンを配する
工程、から成るマスクパターンの設計方法に基づき設計
し、 かかる設計方法に基づき作製された露光用マスクを用い
て前記出発基板にパターンを形成することを特徴とする
半導体集積回路の作製方法。 - 【請求項５５】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項５４に記載の半導体集積回路の作製方
法。 【数２９】 - 【請求項５６】基板の上に形成された第１の被処理層に
パターンを形成し、次いで、全面に第２の被処理層を形
成した後、該第２の被処理層をケミカル・メカニカル・
ポリッシュ法にて平坦化して半導体集積回路を作製する
方法であって、 該パターンの形成のために用いられる露光用マスクに形
成すべきマスクパターンを、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが
少なくなるようにマスクパターンにおけるパターンを再
配置する工程、から成るマスクパターンの設計方法に基
づき設計し、 かかる設計方法に基づき作製された露光用マスクを用い
て前記第１の被処理層にパターンを形成することを特徴
とする半導体集積回路の作製方法。 - 【請求項５７】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項５６に記載の半導体集積回路の作製方
法。 【数３０】 - 【請求項５８】マスクパターンにおけるパターンは、複
数の回路ブロックのいずれかに属し、 前記工程（ハ）におけるパターンの再配置の処理には、
回路ブロックの大きさを増加することが含まれることを
特徴とする請求項５６に記載の半導体集積回路の作製方
法。 - 【請求項５９】全面に形成される第２の被処理層の厚さ
によって規定されるパターン面積増加割合Ｉ、若しく
は、第１の被処理層に形成されるパターンの厚さと全面
に形成される第２の被処理層の厚さとによって規定され
るパターン面積増加割合Ｉに基づき、各メッシュ（ｉ，
ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する
ことを特徴とする請求項５６に記載の半導体集積回路の
作製方法。 - 【請求項６０】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の周囲長を
Ｌとし、全面に形成される第２の被処理層の厚さによっ
て規定されるパターン面積増加量、若しくは、第１の被
処理層に形成されるパターンの厚さと全面に形成される
第２の被処理層の厚さとによって規定されるパターン面
積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌで表され、か
かるパターン面積増加量ΔＳに基づきメッシュ（ｉ，
ｊ）におけるパターン面積率α0（ｉ，ｊ）を補正する
ことを特徴とする請求項５９に記載の半導体集積回路の
作製方法。 - 【請求項６１】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の側壁が略
垂直である場合、第２の被処理層の厚さをＸ0、第２の
被処理層の水平方向堆積速度をｒH、第２の被処理層の
垂直方向堆積速度をｒVとしたとき、パターン面積増加
割合Ｉは以下の式（４）で表されることを特徴とする請
求項６０に記載の半導体集積回路の作製方法。 【数３１】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項６２】第１の被処理層に形成されるパターンの
上に形成される凸状の第２の被処理層の部分の側壁が水
平方向に対して角度θ傾いている場合、第１の被処理層
に形成されるパターンの厚さをｈ0、第２の被処理層の
厚さをＸ0としたとき、パターン面積増加割合Ｉは以下
の式（５）で表されることを特徴とする請求項６０に記
載の半導体集積回路の作製方法。 【数３２】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項６３】第２の被処理層は、下層及び上層の２層
構成であり、第１の被処理層に形成されるパターンの上
に形成される凸状の第２の被処理層の下層の部分の側壁
が水平方向に対して角度θ傾いており、第２の被処理層
の下層の側壁上に形成される第２の被処理層の上層の部
分の表面も水平方向に対して角度θ傾いている場合、第
１の被処理層に形成されるパターンの厚さをｈ0、第２
の被処理層の下層の厚さをＹ1、第２の被処理層の上層
の厚さをＹ2、第２の被処理層の上層の水平方向堆積速
度をｒ2H、第２の被処理層の上層の該部分における法線
方向堆積速度をｒ2Vとしたとき、パターン面積増加割合
Ｉは以下の式（６）で表されることを特徴とする請求項
６０に記載の半導体集積回路の作製方法。 【数３３】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項６４】基板にパターンを形成し、次いで、全面
に被処理層を形成した後、該被処理層をケミカル・メカ
ニカル・ポリッシュ法にて平坦化して半導体集積回路を
作製する方法であって、 該パターンの形成のために用いられる露光用マスクに形
成すべきマスクパターンを、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが
少なくなるようにマスクパターンにおけるパターンを再
配置する工程、から成るマスクパターンの設計方法に基
づき設計し、 かかる設計方法に基づき作製された露光用マスクを用い
て前記基板にパターンを形成することを特徴とする半導
体集積回路の作製方法。 - 【請求項６５】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項６４に記載の半導体集積回路の作製方
法。 【数３４】 - 【請求項６６】マスクパターンにおけるパターンは、複
数の回路ブロックのいずれかに属し、前記工程（ハ）に
おけるパターンの再配置の処理には回路ブロックの大き
さを増加することが含まれることを特徴とする請求項６
４に記載の半導体集積回路の作製方法。 - 【請求項６７】全面に形成される被処理層の厚さによっ
て規定されるパターン面積増加割合Ｉ、若しくは、基板
に形成されるパターンの厚さと全面に形成される被処理
層の厚さとによって規定されるパターン面積増加割合Ｉ
に基づき、各メッシュ（ｉ，ｊ）におけるパターン面積
率α0（ｉ，ｊ）を補正することを特徴とする請求項６
４に記載の半導体集積回路の作製方法。 - 【請求項６８】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の周囲長をＬとし、全面に形
成される被処理層の厚さによって規定されるパターン面
積増加量、若しくは、基板に形成されるパターンの厚さ
と全面に形成される被処理層の厚さとによって規定され
るパターン面積増加量をΔＳとしたとき、ΔＳ＝Ｉ×Ｌ
で表され、かかるパターン面積増加量ΔＳに基づきメッ
シュ（ｉ，ｊ）におけるパターン面積率α0（ｉ，ｊ）
を補正することを特徴とする請求項６７に記載の半導体
集積回路の作製方法。 - 【請求項６９】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が略垂直である場合、
被処理層の厚さをＸ0、被処理層の水平方向堆積速度を
ｒH、被処理層の垂直方向堆積速度をｒVとしたとき、パ
ターン面積増加割合Ｉは以下の式（４）で表されること
を特徴とする請求項６８に記載の半導体集積回路の作製
方法。 【数３５】Ｉ＝Ｘ0×（ｒH／ｒV） （４） - 【請求項７０】基板に形成されるパターンの上に形成さ
れる凸状の被処理層の部分の側壁が水平方向に対して角
度θ傾いている場合、基板に形成されるパターンの厚さ
をｈ0、被処理層の厚さをＸ0としたとき、パターン面積
増加割合Ｉは以下の式（５）で表されることを特徴とす
る請求項６８に記載の半導体集積回路の作製方法。 【数３６】Ｉ＝（ｈ0−２Ｘ0）ｃｏｔθ／２ （５） - 【請求項７１】被処理層は、下層及び上層の２層構成で
あり、基板に形成されるパターンの上に形成される凸状
の被処理層の下層の部分の側壁が水平方向に対して角度
θ傾いており、被処理層の下層の側壁上に形成される被
処理層の上層の部分の表面も水平方向に対して角度θ傾
いている場合、基板に形成されるパターンの厚さを
ｈ0、被処理層の下層の厚さをＹ1、被処理層の上層の厚
さをＹ2、被処理層の上層の水平方向堆積速度をｒ2H、
被処理層の上層の該部分における法線方向堆積速度をｒ
2Vとしたとき、パターン面積増加割合Ｉは以下の式
（６）で表されることを特徴とする請求項６８に記載の
半導体集積回路の作製方法。 【数３７】 Ｉ＝（ｈ0−２Ｙ1）ｃｏｔθ／２ ＋Ｙ2（ｒ2H／ｒ2V−ｃｏｓθ）／ｓｉｎθ （６） - 【請求項７２】出発基板にパターンを形成した後、該出
発基板の表面と支持基板とを張り合わせ、次いで、該出
発基板を裏面からケミカル・メカニカル・ポリッシュ法
にて平坦化して半導体集積回路を作製する方法であっ
て、 該パターンの形成のために用いられる露光用マスクに形
成すべきマスクパターンを、 （イ）マスクパターンを所定の大きさの碁盤目状のメッ
シュに区切り、各メッシュ（ｉ，ｊ）におけるパターン
面積率α0（ｉ，ｊ）を求める工程と、 （ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターン
の所定の領域内における、パターン面積率平均値β
（ｉ，ｊ）を求める工程と、 （ハ）パターン面積率平均値β（ｉ，ｊ）のばらつきが
少なくなるようにマスクパターンにおけるパターンを再
配置する工程、から成るマスクパターンの設計方法に基
づき設計し、 かかる設計方法に基づき作製された露光用マスクを用い
て前記出発基板にパターンを形成することを特徴とする
半導体集積回路の作製方法。 - 【請求項７３】パターン面積率平均値β（ｉ，ｊ）を以
下の式（１−１）及び式（１−２）にて求めることを特
徴とする請求項７２に記載の半導体集積回路の作製方
法。 【数３８】 - 【請求項７４】マスクパターンにおけるパターンは、複
数の回路ブロックのいずれかに属し、 前記工程（ハ）におけるパターンの再配置の処理には、
回路ブロックの大きさを増加することが含まれることを
特徴とする請求項７２に記載の半導体集積回路の作製方
法。
Priority Applications (3)
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| JP14753297A JP3743120B2 (ja) | 1997-02-21 | 1997-06-05 | 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 |
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| JP14753297A Expired - Fee Related JP3743120B2 (ja) | 1997-02-21 | 1997-06-05 | 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 |
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