JP2010140276A - 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム - Google Patents
研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム Download PDFInfo
- Publication number
- JP2010140276A JP2010140276A JP2008316175A JP2008316175A JP2010140276A JP 2010140276 A JP2010140276 A JP 2010140276A JP 2008316175 A JP2008316175 A JP 2008316175A JP 2008316175 A JP2008316175 A JP 2008316175A JP 2010140276 A JP2010140276 A JP 2010140276A
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- risk
- deposition
- mesh
- evaluation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B49/00—Measuring or gauging equipment for controlling the feed movement of the grinding tool or work; Arrangements of indicating or measuring equipment, e.g. for indicating the start of the grinding operation
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】研磨予測評価装置20は、回路レイアウトをメッシュ分割部21がメッシュ分割した後、ECP演算部22が各メッシュの堆積高をシミュレーションする。危険度評価部23は、周辺のメッシュの堆積高との差が大きいメッシュについて、危険度が高いと判定する。メッシュ毎最大危険度抽出部24は、同一メッシュ座標に積層するメッシュの危険度の最大値を当該メッシュ座標の最大危険度値とし、最適化処理部26は、最大危険度が閾値以上のメッシュ座標に蓄積する各メッシュの危険度の配分を最適化する。最適化は、各層調節範囲算出部25が算出した、ダミーメタルの変更で調節可能な危険度の範囲内で行なう。
【選択図】 図1
Description
f(x)=(xn−xn−1)2+(xn−1−xn−2)2・・・(x2−x1)2
前記複数の単層回路レイアウトの各々を部分領域に分割する分割部と、
前記部分領域の各々について前記堆積工程の実行後の堆積高を予測する予測部と、
前記部分領域の堆積高の予測値を周辺の部分領域の堆積高の予測値と比較して前記研磨工程に対する評価値を算出する評価部と、
前記複数の単層回路レイアウトから分割した複数の部分領域から、堆積面上の同一の位置に積層される部分領域の組合わせを選択し、該同一位置に積層される部分領域の各々について回路の電気特性に影響を与えることなく前記堆積高および/または前記評価値を変更可能な調節範囲を算出する調節範囲算出部と、
調節範囲内で前記部分領域の組合わせに含まれる各部分領域の堆積高および/または前記評価値の配分を最適化する最適化処理部と、
を備えたことを特徴とする研磨予測評価装置。
前記複数の単層回路レイアウトの各々を部分領域に分割する分割ステップと、
前記部分領域の各々について前記堆積工程の実行後の堆積高を予測する予測ステップと、
前記部分領域の堆積高の予測値を周辺の部分領域の堆積高の予測値と比較して前記研磨工程に対する評価値を算出する評価ステップと、
前記複数の単層回路レイアウトから分割した複数の部分領域から、堆積面上の同一の位置に積層される部分領域の組合わせを選択し、該同一位置に積層される部分領域の各々について回路の電気特性に影響を与えることなく前記堆積高および/または前記評価値を変更可能な調節範囲を算出する調節範囲算出ステップと、
調節範囲内で前記部分領域の組合わせに含まれる各部分領域の堆積高および/または前記評価値の配分を最適化する最適化処理ステップと、
を含んだことを特徴とする研磨予測評価方法。
前記複数の単層回路レイアウトの各々を部分領域に分割する分割ステップと、
前記部分領域の各々について前記堆積工程の実行後の堆積高を予測する予測ステップと、
前記部分領域の堆積高の予測値を周辺の部分領域の堆積高の予測値と比較して前記研磨工程に対する評価値を算出する評価ステップと、
前記複数の単層回路レイアウトから分割した複数の部分領域から、堆積面上の同一の位置に積層される部分領域の組合わせを選択し、該同一位置に積層される部分領域の各々について回路の電気特性に影響を与えることなく前記堆積高および/または前記評価値を変更可能な調節範囲を算出する調節範囲算出ステップと、
調節範囲内で前記部分領域の組合わせに含まれる各部分領域の堆積高および/または前記評価値の配分を最適化する最適化処理ステップと、
をコンピュータに実行させることを特徴とする研磨予測評価プログラム。
11 レイアウト設計装置
12 製造装置
13 CMPエラーチェック装置
20 研磨予測評価装置
21 メッシュ分割部
22 ECP演算部
23 危険度評価部
24 メッシュ毎最大危険度抽出部
25 各層調節範囲算出部
26 最適化処理部
27 ダミーメタル配置部
41 ECPモデル
42 危険度算出式
Claims (5)
- 堆積工程と研磨工程とを経て形成される単層回路レイアウトを複数積層する集積回路の製造に対し、前記研磨工程による研磨結果を予測して評価する研磨予測評価装置であって、
前記複数の単層回路レイアウトの各々を部分領域に分割する分割部と、
前記部分領域の各々について前記堆積工程の実行後の堆積高を予測する予測部と、
前記部分領域の堆積高の予測値を周辺の部分領域の堆積高の予測値と比較して前記研磨工程に対する評価値を算出する評価部と、
前記複数の単層回路レイアウトから分割した複数の部分領域から、堆積面上の同一の位置に積層される部分領域の組合わせを選択し、該同一位置に積層される部分領域の各々について回路の電気特性に影響を与えることなく前記堆積高および/または前記評価値を変更可能な調節範囲を算出する調節範囲算出部と、
調節範囲内で前記部分領域の組合わせに含まれる各部分領域の堆積高および/または前記評価値の配分を最適化する最適化処理部と、
を備えたことを特徴とする研磨予測評価装置。 - 前記堆積面上の各々の位置について、当該位置に積層する複数の部分領域の評価値のうち、改善の必要性が最も高いことを示す最大評価値を抽出した最大評価値データを作成する最大評価値抽出部をさらに備え、前記調節可能範囲算出部は、前記最大評価値が閾値を超えた位置に積層する前記部分領域の組み合わせについて前記堆積高および/または前記評価値を変更可能な調節範囲を算出することを特徴とする請求項1に記載の研磨予測評価装置。
- 前記予測部は、前記部分領域内の配線密度と配線周囲長から前記堆積工程を実行した後の堆積高の予測値を求めることを特徴とする請求項1または2に記載の研磨予測評価装置。
- 堆積工程と研磨工程とを経て形成される単層回路レイアウトを複数積層する集積回路の製造に対し、前記研磨工程による研磨結果を予測して評価する研磨予測評価方法であって、
前記複数の単層回路レイアウトの各々を部分領域に分割する分割ステップと、
前記部分領域の各々について前記堆積工程の実行後の堆積高を予測する予測ステップと、
前記部分領域の堆積高の予測値を周辺の部分領域の堆積高の予測値と比較して前記研磨工程に対する評価値を算出する評価ステップと、
前記複数の単層回路レイアウトから分割した複数の部分領域から、堆積面上の同一の位置に積層される部分領域の組合わせを選択し、該同一位置に積層される部分領域の各々について回路の電気特性に影響を与えることなく前記堆積高および/または前記評価値を変更可能な調節範囲を算出する調節範囲算出ステップと、
調節範囲内で前記部分領域の組合わせに含まれる各部分領域の堆積高および/または前記評価値の配分を最適化する最適化処理ステップと、
を含んだことを特徴とする研磨予測評価方法。 - 堆積工程と研磨工程とを経て形成される単層回路レイアウトを複数積層する集積回路の製造に対し、前記研磨工程による研磨結果を予測して評価する研磨予測評価をコンピュータに実行させる研磨予測評価プログラムであって、
前記複数の単層回路レイアウトの各々を部分領域に分割する分割ステップと、
前記部分領域の各々について前記堆積工程の実行後の堆積高を予測する予測ステップと、
前記部分領域の堆積高の予測値を周辺の部分領域の堆積高の予測値と比較して前記研磨工程に対する評価値を算出する評価ステップと、
前記複数の単層回路レイアウトから分割した複数の部分領域から、堆積面上の同一の位置に積層される部分領域の組合わせを選択し、該同一位置に積層される部分領域の各々について回路の電気特性に影響を与えることなく前記堆積高および/または前記評価値を変更可能な調節範囲を算出する調節範囲算出ステップと、
調節範囲内で前記部分領域の組合わせに含まれる各部分領域の堆積高および/または前記評価値の配分を最適化する最適化処理ステップと、
をコンピュータに実行させることを特徴とする研磨予測評価プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008316175A JP5262663B2 (ja) | 2008-12-11 | 2008-12-11 | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム |
US12/632,258 US20100152875A1 (en) | 2008-12-11 | 2009-12-07 | Estimation apparatus and estimation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008316175A JP5262663B2 (ja) | 2008-12-11 | 2008-12-11 | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010140276A true JP2010140276A (ja) | 2010-06-24 |
JP5262663B2 JP5262663B2 (ja) | 2013-08-14 |
Family
ID=42241496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008316175A Expired - Fee Related JP5262663B2 (ja) | 2008-12-11 | 2008-12-11 | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100152875A1 (ja) |
JP (1) | JP5262663B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013182440A (ja) * | 2012-03-02 | 2013-09-12 | Fujitsu Ltd | 設計支援装置、設計支援方法およびプログラム |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107195561B (zh) * | 2016-03-14 | 2019-09-10 | 中国科学院微电子研究所 | 一种化学机械研磨缺陷检测方法 |
US10839122B1 (en) | 2019-05-31 | 2020-11-17 | International Business Machines Corporation | Automatic layer trait generation and promotion cost computation |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03147352A (ja) * | 1989-11-02 | 1991-06-24 | Fujitsu Ltd | デバイス・シミュレータ |
JPH10293391A (ja) * | 1997-02-21 | 1998-11-04 | Sony Corp | 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 |
JP2002342399A (ja) * | 2001-05-16 | 2002-11-29 | Semiconductor Leading Edge Technologies Inc | 研磨工程に伴うダミーパターンの設計方法、プログラムおよびそのプログラムを記録した記録媒体 |
JP2008010741A (ja) * | 2006-06-30 | 2008-01-17 | Renesas Technology Corp | シミュレーション装置およびそれを含んだ検査装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7152215B2 (en) * | 2002-06-07 | 2006-12-19 | Praesagus, Inc. | Dummy fill for integrated circuits |
JP4266668B2 (ja) * | 2003-02-25 | 2009-05-20 | 株式会社ルネサステクノロジ | シミュレーション装置 |
-
2008
- 2008-12-11 JP JP2008316175A patent/JP5262663B2/ja not_active Expired - Fee Related
-
2009
- 2009-12-07 US US12/632,258 patent/US20100152875A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03147352A (ja) * | 1989-11-02 | 1991-06-24 | Fujitsu Ltd | デバイス・シミュレータ |
JPH10293391A (ja) * | 1997-02-21 | 1998-11-04 | Sony Corp | 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 |
JP2002342399A (ja) * | 2001-05-16 | 2002-11-29 | Semiconductor Leading Edge Technologies Inc | 研磨工程に伴うダミーパターンの設計方法、プログラムおよびそのプログラムを記録した記録媒体 |
JP2008010741A (ja) * | 2006-06-30 | 2008-01-17 | Renesas Technology Corp | シミュレーション装置およびそれを含んだ検査装置 |
Non-Patent Citations (2)
Title |
---|
CSNG200800850028; 福田 大輔,新田 泉,金澤 祐治,澁谷 利行,井谷 直毅: 'CMPシミュレータを用いた製造・設計における歩留まり向上技術' DAシンポジウム 2008 第2008巻,第7号, 20080819, 第271-276頁, 一般社団法人情報処理学会 * |
JPN6012038312; 福田 大輔,新田 泉,金澤 祐治,澁谷 利行,井谷 直毅: 'CMPシミュレータを用いた製造・設計における歩留まり向上技術' DAシンポジウム 2008 第2008巻,第7号, 20080819, 第271-276頁, 一般社団法人情報処理学会 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013182440A (ja) * | 2012-03-02 | 2013-09-12 | Fujitsu Ltd | 設計支援装置、設計支援方法およびプログラム |
Also Published As
Publication number | Publication date |
---|---|
US20100152875A1 (en) | 2010-06-17 |
JP5262663B2 (ja) | 2013-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5217566B2 (ja) | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム | |
JP5282649B2 (ja) | レイアウト評価装置、レイアウト評価プログラム、ダミールール生成装置及びダミールール生成プログラム | |
US8117568B2 (en) | Apparatus, method and computer program product for fast simulation of manufacturing effects during integrated circuit design | |
US7900177B2 (en) | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device | |
TWI334093B (en) | A method for accounting for process variation in the design of integrated circuits | |
US7039890B2 (en) | Integrated circuit layout method and program thereof permitting wire delay adjustment | |
US8024689B2 (en) | Semiconductor integrated circuit apparatus with low wiring resistance | |
JP5262065B2 (ja) | レイアウト設計プログラム、該プログラムを記録した記録媒体、レイアウト設計装置、およびレイアウト設計方法 | |
JP5504693B2 (ja) | 半導体装置の製造方法、半導体装置の製造装置、半導体装置の製造プログラム、マスクデータの生成プログラム | |
CN111597768B (zh) | 用于构建版图图案集的方法、设备和计算机可读存储介质 | |
JP4380729B2 (ja) | パターン設計方法、パターン設計プログラムおよびパターン設計装置 | |
JP2008028092A (ja) | 不良確率の算出方法、パターン作成方法及び半導体装置の製造方法 | |
US20070022400A1 (en) | Method, program, and apparatus for designing layout of semiconductor integrated circuit | |
JP5262663B2 (ja) | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム | |
US8464192B2 (en) | Lithography verification apparatus and lithography simulation program | |
JP5515816B2 (ja) | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム、過研磨条件算出装置、過研磨条件算出方法及び過研磨条件算出プログラム | |
JP2010073137A (ja) | 半導体集積回路設計方法及び設計プログラム | |
US20080028344A1 (en) | Pattern correction apparatus, pattern optimization apparatus, and integrated circuit design apparatus | |
Tseng et al. | A power delivery network (PDN) engineering change order (ECO) approach for repairing IR-drop failures after the routing stage | |
JP2008028161A (ja) | 半導体装置の設計方法及び設計システム | |
JP5239970B2 (ja) | リーク電流算出プログラム、リーク電流算出装置及びリーク電流算出方法 | |
JP2008210983A (ja) | 信頼性設計支援方法 | |
JP5365091B2 (ja) | メッキ厚算出プログラム、メッキ厚算出装置およびメッキ厚算出方法 | |
JP2002342399A (ja) | 研磨工程に伴うダミーパターンの設計方法、プログラムおよびそのプログラムを記録した記録媒体 | |
TWI717727B (zh) | 設置巨集元件的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120724 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130415 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |