JP2008028092A - 不良確率の算出方法、パターン作成方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】 不良確率を定量的且つ効果的に求めることが可能な不良確率の算出方法等を提供する。
【解決手段】 設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを含んだ複数のプロセス条件を想定する工程Ｓ３２と、プロセス条件それぞれの出現確率を求める工程Ｓ３２と、設計パターンに基づいて基板上に形成されるパターンを予想するためのプロセスシミュレーションをプロセス条件毎に行う工程Ｓ３３と、プロセスシミュレーションによって予想されたパターンが所定の基準を満たしているか否かをプロセス条件毎に判定する工程Ｓ３４と、所定の基準を満たしていないと判定されたパターンのプロセスシミュレーションに用いられたプロセス条件の出現確率どうしを足し合わせるＳ３５工程とを備える。
【選択図】 図３

Description

本発明は、不良確率の算出方法、パターン作成方法及び歩留まりの予測方法に関する。

半導体装置に微細化に伴い、設計パターンに忠実な所望の回路パターンを半導体ウェハ上に形成することが難しくなってきている。そのため、所望の回路パターンを形成するための種々の提案がなされている（例えば、特許文献１参照）。

しかしながら、従来は、不良が生じる可能性が高いパターンを特定することはできたが、不良確率の定量的且つ効果的な評価は行われていなかった。そのため、不良が生じる可能性が高いパターンを全て修正しなければならず、効率的に設計パターンを修正することが困難であった。また、製造歩留まりについても、定量的且つ効率的な評価を行うことは困難であった。
特開２００６−５３２４８号公報

本発明は、不良確率を定量的且つ効果的に求めることが可能な不良確率の算出方法等を提供することを目的としている。

本発明の第１の視点に係る不良確率の算出方法は、設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを含んだ複数のプロセス条件を想定する工程と、前記プロセス条件それぞれの出現確率を求める工程と、前記設計パターンに基づいて基板上に形成されるパターンを予想するためのプロセスシミュレーションを前記プロセス条件毎に行う工程と、前記プロセスシミュレーションによって予想されたパターンが所定の基準を満たしているか否かを前記プロセス条件毎に判定する工程と、前記所定の基準を満たしていないと判定されたパターンのプロセスシミュレーションに用いられたプロセス条件の出現確率どうしを足し合わせる工程と、を備える。

本発明の第２の視点に係る不良確率の算出方法は、設計パターンから複数の特定箇所を抽出する工程と、前記特定箇所それぞれについて、設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを含んだ複数のプロセス条件を想定する工程と、前記プロセス条件それぞれの出現確率を求める工程と、前記設計パターンに基づいて基板上に形成されるパターンを予想するためのプロセスシミュレーションを、前記特定箇所それぞれの前記プロセス条件毎に行う工程と、前記プロセスシミュレーションによって予想されたパターンが所定の基準を満たしているか否かを、前記特定箇所それぞれの前記プロセス条件毎に判定する工程と、前記特定箇所それぞれについて、前記所定の基準を満たしていないと判定されたパターンのプロセスシミュレーションに用いられたプロセス条件の出現確率どうしを足し合わせて、前記特定箇所それぞれの個別不良確率を求める工程と、前記特定箇所それぞれについて求められた前記個別不良確率どうしを足し合わせる工程と、を備える。

本発明の第３の視点に係る不良確率の算出方法は、設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを、パターン寸法の中心値がシフトする第１のプロセスばらつきと、パターン寸法がパターン配置位置に依存して変動する第２のプロセスばらつきとに分ける工程と、前記第１のプロセスばらつきを含んだ複数のプロセス条件を想定する工程と、前記プロセス条件それぞれの出現確率を求める工程と、前記設計パターンに基づいて形成される所定パターンを予想するためのプロセスシミュレーションを前記プロセス条件毎に行い、前記プロセス条件毎に前記所定パターンのパターン寸法を予想する工程と、前記第２のプロセスばらつきによって生じる前記所定パターンのパターン寸法の寸法分布を予想する工程と、前記寸法分布の中で所定の基準を満たしていない部分の割合を求める工程と、前記プロセス条件毎に前記出現確率と前記割合との積を求める工程と、前記プロセス条件毎に求められた前記積どうしを足し合わせる工程と、を備える。

本発明の第４の視点に係るパターン作成方法は、前記いずれかの方法によって不良確率を算出する工程と、前記算出された不良確率が所定値よりも大きい場合に前記設計パターンを修正する工程と、を備える。

本発明の第５の視点に係る歩留まりの予測方法は、複数種類の単位セルを用意する工程と、前記複数種類の単位セルそれぞれについて前記いずれかの方法で不良確率を算出する工程と、所望の集積回路チップの設計パターンを用意する工程と、前記所望の集積回路チップの設計パターンに含まれる前記単位セルの個数を単位セルの種類毎に求める工程と、前記単位セルの種類毎に前記不良確率と前記個数との積を算出する工程と、前記単位セルの種類毎に算出された積どうしを足し合わせて前記所望の集積回路チップの不良確率を算出する工程と、前記所望の集積回路チップの不良確率に基づいて前記所望の集積回路チップの製造歩留まりを算出する工程と、を備える。

本発明によれば、不良確率を定量的且つ効果的に求めることが可能となる。

以下、本発明の実施形態を図面を参照して説明する。

（実施形態１）
図１は、本実施形態の基本的な動作の一例を示したフローチャートである。なお、本フローチャートに示した基本的な動作は、他の実施形態についても適用可能である。

まず、デザインルールを満たした暫定設計パターン（暫定設計データ）を生成する（Ｓ１１）。続いて、暫定設計パターンに対して後述するシミュレーション等の処理を施し、不良確率を算出する（Ｓ１２）。

次に、算出された不良確率に基づき、暫定設計パターンの合否を判定する（Ｓ１３）。すなわち、算出された不良確率を所定値と比較し、不良確率が所定値よりも大きい場合には、暫定設計パターンを修正する。例えば、不良確率が減少するように、不良の要因となっているパターン部分を修正する。算出された不良確率が所定値よりも小さい場合には、暫定設計パターンを設計パターンとして確定する（Ｓ１４）。

次に、確定設計パターンに基づいてフォトマスクを作製する（Ｓ１５）。続いて、作製されたフォトマスクを用いて、ウェハプロセスを実行する（Ｓ１６）。すなわち、フォトマスク上のマスクパターンを、ウェハ（半導体基板）上のフォトレジストに転写する。さらに、フォトレジストを現像してフォトレジストパターンを形成した後、フォトレジストパターンをマスクとして用いてウェハ上の導電膜や絶縁膜をエッチングする。

図２は、本実施形態の基本的な動作の他の例を示したフローチャートである。なお、本フローチャートに示した基本的な動作は、他の実施形態についても適用可能である。

まず、デザインルールを満たした複数の暫定設計パターン（暫定設計データ）を生成する（Ｓ２１）。続いて、暫定設計パターンそれぞれに対して、後述するシミュレーション等の処理を施し、暫定設計パターンそれぞれについて不良確率を算出する（Ｓ２２）。

次に、暫定設計パターン毎に算出された不良確率を比較する（Ｓ２３）。さらに、比較結果に基づき、不良確率が最も低い暫定設計パターンを設計パターンとして確定する（Ｓ２４）。以後、図１の場合と同様に、確定設計パターンに基づいてフォトマスクを作製し（Ｓ２５）、作製したフォトマスクを用いてウェハプロセスを実行する（Ｓ２６）。

図３は、本実施形態に係る不良確率の算出方法を示したフローチャートである。

まず、デザインルールを満たした暫定設計パターン（暫定設計データ）を生成する（Ｓ３１）。

次に、暫定設計パターンに基づいてウェハ（半導体基板）上にパターンを形成するための各種プロセス（プロセスＡ、Ｂ、Ｃ、Ｄ）を想定する。例えば、フォトリソグラフィやエッチング等の各種プロセスを想定する。続いて、各プロセス（プロセスＡ、Ｂ、Ｃ、Ｄ）で生じるプロセスばらつき（Δａ、Δｂ、Δｃ、Δｄ）を想定する。さらに、プロセスばらつきを含んだ複数のプロセス条件（条件１、２、………、ｎ）を想定する。例えば、プロセス条件１は、プロセスばらつき（Δａ₁、Δｂ₁、Δｃ₁、Δｄ₁）によって規定される（Ｓ３２）。

さらに、各プロセス条件（条件１、２、………、ｎ）の出現確率（Ｐ₁、Ｐ₂、………、Ｐ_n）を算出する。すなわち、各プロセス条件が生じる予想確率を算出する。例えば、プロセスＡがフォトリソグラフィの露光プロセスであり、露光プロセスでの露光量というプロセスパラメータのばらつきがΔａ₁であるとする。露光量ばらつきが正規分布であり、標準偏差がσであると仮定すると、露光量のばらつきΔａ₁が発生する確率Ｐ_a1は、

となる。その他のプロセスＢ、Ｃ及びＤについても同様に、プロセスばらつきΔｂ₁、Δｃ₁及びΔｄ₁が発生する確率Ｐ_b1、Ｐ_c1及びＰ_d1を算出する。このようにして算出された確率Ｐ_a1、Ｐ_b1、Ｐ_c1及びＰ_d1の積（Ｐ_a1×Ｐ_b1×Ｐ_c1×Ｐ_d1）が、プロセス条件１の出現確率Ｐ₁となる（Ｓ３２）。

次に、暫定設計パターンに基づいてウェハ（半導体基板）上に形成されるパターンを予想するためのプロセスシミュレーションを、各プロセス条件（プロセス条件１、２、………、ｎ）について行う（Ｓ３３）。その結果、プロセスばらつきが考慮されたウェハ上のパターン形状が、プロセス条件毎に予想される。

次に、プロセスシミュレーションによって予想されたパターンが所定の基準を満たしているか否かを、各プロセス条件（プロセス条件１、２、………、ｎ）それぞれについて判定する。すなわち、プロセスシミュレーションによって予想されたパターンの形状や寸法が所定の基準を満たしているか否かについて合否判定をする（Ｓ３４）。例えば、全てのパターン幅が所定の基準を満たしている場合には合格とする。また、少なくとも１つのパターン幅が所定の基準を満たしていない場合には不合格とする。

次に、所定の基準を満たしていないと判定されたパターンのプロセスシミュレーションに用いられたプロセス条件の出現確率どうしを加算する。さらに、加算結果を、全てのプロセス条件（プロセス条件１、２、………、ｎ）の出現確率の和で割る。これにより、その時点で設定されている設計パターンの不良確率Ｄが算出される。すなわち、その時点の暫定設計パターンに基づいてウェハ上にパターンを形成したときの不良確率Ｄが算出される。これを式で表すと、

となる。ただし、先に述べた合否判定において、合格と判定された場合にはδ_i(x)は０、不合格と判定された場合にはδ_i(x)は１である（Ｓ３５、Ｓ３６）。

このようにして不良確率Ｄを算出した後は、例えば図１或いは図２で示したようなステップを行う。これにより、所定の要件を満たす暫定設計パターンを設計パターンとして確定することができる。

以上のように、本実施形態では、プロセス条件それぞれの出現確率を求め、所定の基準を満たしていないプロセス条件の出現確率どうしを足し合わせることで、設計パターンの不良確率を算出している。これにより、不良確率を定量的且つ効果的に求めることができ、効率的に設計パターンを修正することが可能となる。

なお、図３に示した不良確率の算出方法では、プロセス全体のシミュレーション結果に基づいて合否判定を行うようにしたが、個別のプロセス毎にシミュレーション及び合否判定を行うようにしてもよい。

また、図３に示した不良確率の算出方法では、プロセスばらつきに起因する不良確率が算出される。このプロセスばらつきに起因する不良確率をＤsとすると、プロセスばらつきに起因する製造歩留まりＹsは、
Ｙs＝１−Ｄs
と表される。半導体装置の最終的な歩留まりを決定する別の要因として、製造プロセス中のダストがある。このダストに起因する不良確率をＤdとすると、ダストに起因する製造歩留まりＹdは、
Ｙd＝１−Ｄd
と表される。プロセスばらつきに起因する不良とダストに起因する不良とは、互いに独立した事象である。したがって、半導体装置の最終的な歩留まりＹは、
Ｙ＝Ｙs×Ｙd＝（１−Ｄs）×（１−Ｄd）
と表される。

（実施形態２）
次に、第２の実施形態について説明する。なお、基本的な事項については第１の実施形態と同様であるため、第１の実施形態で述べた事項については説明は省略する。

図４は、本実施形態に係る不良確率の算出方法を示したフローチャートである。

まず、デザインルールを満たした暫定設計パターン（暫定設計データ）を生成する（Ｓ４１）。

次に、暫定設計パターンに対して所定の条件でプロセスシミュレーションを行う（Ｓ４２）。この所定の条件は、プロセスばらつきを含んだ条件であり、例えばパターンが細くなる条件やパターンが太くなる条件である。各条件でプロセスシミュレーションを行い、ウェハ（半導体基板）上に形成されるパターンを予想する。

次に、プロセスシミュレーション結果に基づき、暫定設計パターンの中の不合格箇所を特定し、特定された不合格箇所を抽出する（Ｓ４３）。後で行われるプロセスシミュレーションの計算精度が高くなるように、抽出する領域（切り取る領域）のサイズは決められる。例えば、露光プロセスのシミュレーションでは、露光プロセスで規定される光学半径の数倍程度を抽出領域サイズとすることが望ましい。また、エッチングプロセスのシミュレーションでは、平均自由工程の数倍程度を抽出領域サイズとすることが望ましい。なお、本ステップで抽出される不合格箇所は、暫定的に決定される不合格箇所であり、所定の基準を満たさない可能性が高い箇所である。したがって、本ステップで不合格箇所と見なされたとしても、後述する合否判定ステップＳ４６で不合格箇所と見なされない場合もあり得る。

次に、抽出された不合格箇所（特定箇所）の設計パターン（設計データ）について、第１の実施形態の図３に示したＳ３２〜Ｓ３６と同様の処理を行う（Ｓ４４〜Ｓ４８）。これにより、第１の実施形態と同様に、暫定設計パターンについての不良確率Ｄが算出される。

以上のように、本実施形態においても第１の実施形態と同様に、不良確率を定量的且つ効果的に求めることができ、効率的に設計パターンを修正することが可能となる。また、本実施形態では、設計パターンから抽出された特定箇所（不合格箇所）に対してシミュレーションを行えばよいため、計算時間を大幅に短縮することができる。

なお、図４に示した例では、説明の簡単化のため、Ｓ４３のステップで抽出される不合格箇所を１箇所としたが、複数の不合格箇所を抽出した場合にも本実施形態の方法は適用可能である。

（実施形態３）
次に、第３の実施形態について説明する。なお、基本的な事項については第１の実施形態と同様であるため、第１の実施形態で述べた事項については説明は省略する。

図５は、本実施形態に係る不良確率の算出方法を示したフローチャートである。

まず、デザインルールを満たした暫定設計パターン（暫定設計データ）を生成する（Ｓ５１）。次に、図４で示した第２の実施形態と同様にして、暫定設計パターンに対して所定の条件でプロセスシミュレーションを行い、ウェハ（半導体基板）上に形成されるパターンを予想する（Ｓ５２）。

次に、プロセスシミュレーション結果に基づき、暫定設計パターンの中から複数の不合格箇所（不合格箇所１〜ｍ）を特定し、特定された不合格箇所１〜ｍを抽出する（Ｓ５３）。抽出する領域（切り取る領域）のサイズについては、第２の実施形態で述べたのと同様である。

次に、抽出された不合格箇所（特定箇所）１〜ｍそれぞれについて、第１の実施形態の図３のＳ３２〜Ｓ３５と同様の処理を行う（Ｓ５４〜Ｓ５７）。その結果、特定箇所１〜ｍそれぞれについて個別不良確率ｄ_j（ｊ：１〜ｍ）が算出される。

次に、特定箇所それぞれについて算出された個別不良確率ｄ_j（ｊ：１〜ｍ）を加算することで、暫定設計パターンについての不良確率Ｄが算出される（Ｓ５８）。

以上のように、本実施形態においても第１の実施形態と同様に、不良確率を定量的且つ効果的に求めることができ、効率的に設計パターンを修正することが可能となる。また、本実施形態では、設計パターンから抽出された特定箇所（不合格箇所）に対してシミュレーションを行えばよいため、計算時間を大幅に短縮することができる。

さらに、本実施形態では、特定箇所毎にシミュレーションを行い、特定箇所毎に個別不良確率ｄ_jを算出している。このように、特定箇所を互いに独立に扱って計算を行うため、計算が単純化され、計算時間を大幅に短縮することができる。また、設計パターン内に同一の単位セルが複数配置されているような場合には、ある１つの単位セルについてのみシミュレーションを行えばよいため、このような観点からも計算時間を大幅に短縮することができる。

（実施形態４）
次に、第４の実施形態について説明する。なお、基本的な事項については第１の実施形態と同様であるため、第１の実施形態で述べた事項については説明は省略する。

図６は、本実施形態に係る不良確率の算出方法を示したフローチャートである。

まず、デザインルールを満たした暫定設計パターン（暫定設計データ）を生成する（Ｓ６１）。次に、図４で示した第２の実施形態と同様にして、暫定設計パターンに対して所定の条件でプロセスシミュレーションを行い、ウェハ（半導体基板）上に形成されるパターンを予想する（Ｓ６２）。

次に、プロセスシミュレーション結果に基づき、暫定設計パターンの中から複数の不合格箇所（不合格箇所１〜ｍ）を特定し、特定された不合格箇所１〜ｍを抽出する（Ｓ６３）。抽出する領域（切り取る領域）のサイズについては、第２の実施形態で述べたのと同様である。

次に、抽出された不合格箇所（特定箇所）１〜ｍそれぞれについて、以下に述べるような処理を行う。

まず、設計パターンに基づいてウェハ（半導体基板）上にパターンを形成するためのプロセスで生じるプロセスばらつきを、第１のプロセスばらつきと第２のプロセスばらつきとに分ける。第１のプロセスばらつきは、パターン寸法の中心値（一般的には平均値）がシフトするものであり、第２のプロセスばらつきは、パターン寸法がパターン配置位置に依存して変動するものである。以下、第１のプロセスばらつきをセンターシフトばらつき、第２のプロセスばらつきを局所ばらつきと呼ぶ。

センターシフトばらつきは、例えば、経時的な変化等によってプロセスパラメータの実効的な値がシフトすることで生じる。局所ばらつきは、例えば、プロセスパラメータの値がノイズ等によって局所的にばらつくことで生じる。センターシフトばらつきが生じる原因の具体例としては、露光装置のレンズの曇りがあげられる。局所ばらつきが生じる原因の具体例としては、フォトマスク作製用の描画を行う際のノイズがあげられる。

本実施形態では、センターシフトばらつきとして、露光量のばらつきとフォーカス位置のばらつきを想定する。特定箇所（不合格箇所）１〜ｍそれぞれについて、露光量ばらつきＡ及びフォーカス位置ばらつきＢに起因するプロセスばらつきΔａ及びΔｂを想定する。続いて、特定箇所１〜ｍそれぞれについて、プロセスばらつきを含んだ複数のプロセス条件（条件１、２、………、ｎ）を想定する。さらに、特定箇所１〜ｍそれぞれについて、各プロセス条件（条件１、２、………、ｎ）の出現確率（Ｐ₁、Ｐ₂、………、Ｐ_n）を算出する。具体的な算出方法は第１の実施形態と同様である（Ｓ６４）。

次に、特定箇所１〜ｍそれぞれについて、プロセス条件（プロセス条件１、２、………、ｎ）毎にリソグラフィシミュレーションを行う。すなわち、暫定設計パターンに基づいてウェハ（半導体基板）上に形成されるフォトレジストパターンを予想するためのリソグラフィシミュレーションを行う（Ｓ６５）。

上記リソグラフィシミュレーションにより、プロセスばらつきが考慮されたフォトレジストパターンのパターン寸法が、特定箇所１〜ｍそれぞれについて、プロセス条件毎に予想される。すなわち、特定箇所ｊにおけるプロセス条件ｉでのパターン寸法Ｗ_jiが予想される（Ｓ６６）。

次に、Ｓ６６のステップで予想されたパターン寸法Ｗ_jiに対し、局所ばらつきによって生じるパターン寸法の寸法分布を算出する。すなわち、局所ばらつきによって生じるパターン寸法Ｗ_jiの寸法分布を予想する。局所ばらつきはランダムなばらつきであることが多いため、例えば正規分布によって寸法分布を表すことができる。このような寸法分布の分布関数は、
寸法分布＝ｔ(ｗ，Ｗ_ji)
と表すことができる。ただし、ｗは局所ばらつきを考慮したウェハ上のパターン寸法である。

本実施形態では、センターシフトばらつきとして、フォトリソグラフィでのばらつきを想定している。そのため、Ｓ６６のステップで予想されたパターン寸法Ｗ_jiは、フォトレジストパターンの寸法である。一般的に、フォトレジストパターンをマスクとして下地をエッチングした場合、フォトレジストパターンの寸法とエッチングによって形成された下地パターンの寸法との間には寸法差（変換差）が生じる。この変換差をＴeとすると、寸法分布は、
寸法分布＝ｔ(ｗ，Ｗ_ji−Ｔe)
と表される。図７に、上記寸法分布（寸法ばらつき分布）を示す。

このようにして寸法分布を求めた後、寸法分布の中で所定の基準を満たしていない部分の割合Ｒ_jiを以下のようにして求める。上記下地パターンの寸法が所定の基準を満たしているか否かを決める寸法基準値（寸法criteria）をＷdとする。特定箇所ｊにおける上記割合Ｒ_jiは、

と表される。図７において、寸法基準値Ｗdよりも寸法が小さい部分が上記割合Ｒ_jiに対応する。すなわち、特定箇所ｊ且つプロセス条件ｉにおいて、下地パターンの寸法が不合格となる確率が、上記割合Ｒ_jiとして算出される。

次に、プロセス条件ｉ毎に、上記割合Ｒ_jiとプロセス条件ｉの出現確率Ｐ_iとの積を求める。そして、プロセス条件毎に求められた積どうしを加算する。さらに、加算結果を、全てのプロセス条件（プロセス条件１、２、………、ｎ）の出現確率の和で割る。これにより、特定箇所ｊの個別不良確率ｄ_jが算出される。これを式で表すと、

となる（Ｓ６７）。

次に、特定箇所それぞれについて算出された個別不良確率ｄ_j（ｊ：１〜ｍ）を加算することで、暫定設計パターンについての不良確率Ｄが算出される（Ｓ６８）。

なお、ここで求めたｄ_j及びＤは近似式であり、以下のようにして導出される。プロセスばらつきに起因した製造歩留まりをＹsとすると、Ｙsは上記Ｒ_jiを用いて、

と表される。この式において、Ｒ_jiはプロセス条件ｉにおける特定箇所ｊでの不良確率を意味し、（１−Ｒ_ji）は合格確率を意味する。全ての特定箇所において不良が発生しないことが半導体デバイスの合格確率であるため、特定箇所ｊ（ｊ：１〜ｍ）について（１−Ｒ_ji）の相乗をとる。この相乗結果がプロセス条件ｉでの合格確率であるので、プロセス条件ｉの出現確率Ｐ_iとの積をとる。さらに規格化を行うことで、製造歩留まりＹsが求まる。

上式において、Ｒ_jiの値が小さいと仮定すると、近似式Ｙs'を以下のように表すことができる。

このように近似を用いることで、特定箇所を独立に扱うことが可能となる。

以上のように、本実施形態においても第１の実施形態と同様に、不良確率を定量的且つ効果的に求めることができ、効率的に設計パターンを修正することが可能となる。また、本実施形態では、第２及び第３の実施形態と同様に、設計パターンから抽出された特定箇所（不合格箇所）に対してシミュレーションを行えばよいため、計算時間を大幅に短縮することができる。

さらに、本実施形態では、プロセスばらつきをセンターシフトばらつきと局所ばらつきとに分け、センターシフトばらつきに対してシミュレーションを行い、シミュレーション結果に対して局所ばらつきの分布を反映させている。したがって、センターシフトばらつきに対してのみシミュレーションを行えばよいため、このような観点からも計算時間を大幅に短縮することができる。

なお、上述した実施形態では、センターシフトばらつきとして、フォトリソグラフィにおける露光量ばらつきとフォーカス位置ばらつきを想定して説明した。一般に、パターン寸法は露光量に対して線形的に変化する。したがって、プロセス条件として、フォーカス位置が一定で露光量のみが変化するような組み合わせが３以上ある場合には、露光量が大きく異なる２つのプロセス条件についてのみシミュレーションを行い、その他のプロセス条件については、シミュレーションによって得られた２つのパターン寸法から線形近似によってパターン寸法を算出するようにしてもよい。これにより、シミュレーションの計算時間をさらに短縮することが可能である。

なお、上述した第１〜第４実施形態で述べた方法は、該方法の手順が記述されたプログラムによって動作が制御されるコンピュータによって、実現することが可能である。上記プログラムは、磁気ディスク等の記録媒体或いはインターネット等の通信回線（有線回線或いは無線回線）によって提供することが可能である。

（実施形態５）
次に、第５の実施形態について説明する。なお、第１〜第４の実施形態で述べた事項については説明は省略する。

図８は、本実施形態の方法を示したフローチャートである。

まず、複数種類の単位セルを含んだ単位セルライブラリを用意し（Ｓ７１）、単位セルをランダム配置ブロックにて配置する（Ｓ７２）。

次に、プロセスシミュレーションを行い（Ｓ７３）、単位セル毎に不良確率を計算する（Ｓ７４）。これらのプロセスシミュレーション及び不良確率計算には、第１〜第４の実施形態で述べた方法が適用される。例えば、単位セルＡには２箇所の不合格箇所（特定箇所）が含まれ、それぞれの不良確率がｄ_a1及びｄ_a2であるとする。この場合、単位セルＡの不良確率は、（ｄ_a1＋ｄ_a2）となる。また、単位セルＢにも２箇所の不合格箇所（特定箇所）が含まれ、それぞれの不良確率がｄ_b1及びｄ_b2であるとする。単位セルＢでは、不合格箇所がその周辺に配置された他のセルの影響を受け、他のセルの影響によって不良確率が変動するものとする。他のセルの影響度をそれぞれｑ_b1及びｑ_b2とすると、単位セルＢの不良確率は、（ｑ_b1×ｄ_b1＋ｑ_b2×ｄ_b2）となる。このようにして求められた単位セル毎の不良確率を、データベースとして保存しておく（Ｓ７５）。

所望の集積回路チップを作製する際には、上記データベースを参照することで、該集積回路チップの不良確率を算出することができる。具体的には、以下の通りである。まず、所望の集積回路チップの設計回路情報であるＲＴＬ（register transfer level）を用意し（Ｓ７６）、配置配線ツールを用いて集積回路チップの設計パターンを生成する（Ｓ７７）。そして、集積回路チップの設計パターンに含まれる単位セルの個数を、単位セルの種類毎に求める（Ｓ７８）。続いて、Ｓ７５のステップで作成されたデータベースを参照して、単位セルの種類毎に不良確率と個数との積を算出する。さらに、算出された積どうしを加算することで、所望の集積回路チップの不良確率を算出する（Ｓ７９）。

以上のように、本実施形態によれば、予め単位セル毎に不良確率を算出しておくことにより、所望の集積回路チップの不良確率を容易に算出することが可能となる。

（実施形態６）
次に、第６の実施形態について説明する。本実施形態は、第５の実施形態の方法によって得られた集積回路チップの不良確率に基づいて該集積回路チップの製造歩留まりを算出し、算出された歩留まりに基づいて該集積回路チップの生産投入数量や単価を決定するものである。

図９は、集積回路チップの生産投入数量を求める方法を示したフローチャートである。

まず、集積回路チップの仕様に基づき設計パターンを作成する（Ｓ８１）。次に、作成された設計パターンに基づき、プロセスばらつきに起因する不良確率Ｄsを算出する。この不良確率Ｄsは、第５の実施形態の方法によって算出された不良確率である（Ｓ８２）。一方、すでに述べたように、集積回路チップの最終的な歩留まりを決定する別の要因として、製造プロセス中のダストがある。そこで、製造ダストに起因する不良確率Ｄdも算出する（Ｓ８３）。

次に、Ｓ８２及びＳ８３のステップで算出された不良確率Ｄs及びＤdに基づき、集積回路チップの製造歩留まりを計算する。プロセスばらつきに起因する製造歩留まりをＹsとし、製造ダストに起因する製造歩留まりをＹdとすると、集積回路チップの最終的な歩留まりＹは、
Ｙ＝Ｙs×Ｙd＝（１−Ｄs）×（１−Ｄd）
となる（Ｓ８４）。

次に、集積回路チップの製造歩留まりと集積回路チップの受注数量から、集積回路チップの生産投入数量を決定する（Ｓ８５）。

このように、上述した方法によれば、集積回路チップの不良確率から製造歩留まりを算出し、製造歩留まりの算出結果から集積回路チップの生産投入数量を算出するため、生産投入数量を正確に決定することが可能となる。したがって、受注数量とほぼ同等の生産数量を確実に確保することが可能となる。

図１０は、集積回路チップの単価を求める方法を示したフローチャートである。

まず、図９のＳ８１〜Ｓ８４のステップと同様にして、Ｓ９１〜Ｓ９４のステップを行うことで、集積回路チップの歩留まりＹを算出する。

次に、集積回路チップの製造歩留まりと集積回路チップの製造歩留まり以外の要因で決まるコストから、集積回路チップの単価を決定する（Ｓ９５）。

このように、上述した方法によれば、集積回路チップの不良確率から製造歩留まりを算出し、製造歩留まりの算出結果から集積回路チップの単価を算出するため、集積回路チップの単価を正確に決定することが可能となる。したがって、集積回路チップを生産する前の段階で、集積回路チップの単価を確実に決定することが可能となる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

本発明の第１の実施形態における基本的な動作の一例を示したフローチャートである。 本発明の第１の実施形態における基本的な動作の他の例を示したフローチャートである。 本発明の第１の実施形態に係る不良確率の算出方法を示したフローチャートである。 本発明の第２の実施形態に係る不良確率の算出方法を示したフローチャートである。 本発明の第３の実施形態に係る不良確率の算出方法を示したフローチャートである。 本発明の第４の実施形態に係る不良確率の算出方法を示したフローチャートである。 本発明の第４の実施形態に係り、寸法ばらつき分布について示した図である。 本発明の第５の実施形態の方法を示したフローチャートである。 本発明の第６の実施形態に係り、集積回路チップの生産投入数量を求める方法を示したフローチャートである。 本発明の第６の実施形態に係り、集積回路チップの単価を求める方法を示したフローチャートである。

Claims (5)

1. 設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを含んだ複数のプロセス条件を想定する工程と、
   前記プロセス条件それぞれの出現確率を求める工程と、
   前記設計パターンに基づいて基板上に形成されるパターンを予想するためのプロセスシミュレーションを前記プロセス条件毎に行う工程と、
   前記プロセスシミュレーションによって予想されたパターンが所定の基準を満たしているか否かを前記プロセス条件毎に判定する工程と、
   前記所定の基準を満たしていないと判定されたパターンのプロセスシミュレーションに用いられたプロセス条件の出現確率どうしを足し合わせる工程と、
   を備えたことを特徴とする不良確率の算出方法。
2. 設計パターンから複数の特定箇所を抽出する工程と、
   前記特定箇所それぞれについて、設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを含んだ複数のプロセス条件を想定する工程と、
   前記プロセス条件それぞれの出現確率を求める工程と、
   前記設計パターンに基づいて基板上に形成されるパターンを予想するためのプロセスシミュレーションを、前記特定箇所それぞれの前記プロセス条件毎に行う工程と、
   前記プロセスシミュレーションによって予想されたパターンが所定の基準を満たしているか否かを、前記特定箇所それぞれの前記プロセス条件毎に判定する工程と、
   前記特定箇所それぞれについて、前記所定の基準を満たしていないと判定されたパターンのプロセスシミュレーションに用いられたプロセス条件の出現確率どうしを足し合わせて、前記特定箇所それぞれの個別不良確率を求める工程と、
   前記特定箇所それぞれについて求められた前記個別不良確率どうしを足し合わせる工程と、
   を備えたことを特徴とする不良確率の算出方法。
3. 設計パターンに基づいて基板上にパターンを形成するためのプロセスで生じるプロセスばらつきを、パターン寸法の中心値がシフトする第１のプロセスばらつきと、パターン寸法がパターン配置位置に依存して変動する第２のプロセスばらつきとに分ける工程と、
   前記第１のプロセスばらつきを含んだ複数のプロセス条件を想定する工程と、
   前記プロセス条件それぞれの出現確率を求める工程と、
   前記設計パターンに基づいて形成される所定パターンを予想するためのプロセスシミュレーションを前記プロセス条件毎に行い、前記プロセス条件毎に前記所定パターンのパターン寸法を予想する工程と、
   前記第２のプロセスばらつきによって生じる前記所定パターンのパターン寸法の寸法分布を予想する工程と、
   前記寸法分布の中で所定の基準を満たしていない部分の割合を求める工程と、
   前記プロセス条件毎に前記出現確率と前記割合との積を求める工程と、
   前記プロセス条件毎に求められた前記積どうしを足し合わせる工程と、
   を備えたことを特徴とする不良確率の算出方法。
4. 請求項１乃至３のいずれかに記載の方法によって不良確率を算出する工程と、
   前記算出された不良確率が所定値よりも大きい場合に前記設計パターンを修正する工程と、
   を備えたことを特徴とするパターン作成方法。
5. 複数種類の単位セルを用意する工程と、
   前記複数種類の単位セルそれぞれについて請求項１乃至３のいずれかに記載の方法で不良確率を算出する工程と、
   所望の集積回路チップの設計パターンを用意する工程と、
   前記所望の集積回路チップの設計パターンに含まれる前記単位セルの個数を単位セルの種類毎に求める工程と、
   前記単位セルの種類毎に前記不良確率と前記個数との積を算出する工程と、
   前記単位セルの種類毎に算出された積どうしを足し合わせて前記所望の集積回路チップの不良確率を算出する工程と、
   前記所望の集積回路チップの不良確率に基づいて前記所望の集積回路チップの製造歩留まりを算出する工程と、
   を備えたことを特徴とする歩留まりの予測方法。

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