JP3367201B2 - 電子回路装置の製造方法 - Google Patents
電子回路装置の製造方法Info
- Publication number
- JP3367201B2 JP3367201B2 JP09413494A JP9413494A JP3367201B2 JP 3367201 B2 JP3367201 B2 JP 3367201B2 JP 09413494 A JP09413494 A JP 09413494A JP 9413494 A JP9413494 A JP 9413494A JP 3367201 B2 JP3367201 B2 JP 3367201B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- electronic circuit
- manufacturing process
- circuit device
- completed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Multi-Process Working Machines And Systems (AREA)
- General Factory Administration (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＬＳＩ、ＴＦＴ
等の電子回路装置の製造方法に関わり、特にある任意の
製造工程の途中において、ウェハ上や基板上のパターン
形状や物性値の計測した情報や、製造装置でモニタした
情報などに基づいて、その次以降の製造工程を最適化す
る製造方法に関わる。
等の電子回路装置の製造方法に関わり、特にある任意の
製造工程の途中において、ウェハ上や基板上のパターン
形状や物性値の計測した情報や、製造装置でモニタした
情報などに基づいて、その次以降の製造工程を最適化す
る製造方法に関わる。
【０００２】
【従来の技術】近年、電子回路装置は微細化、基板垂直
方向の多層化が進み製造の難度が増しすとともに、開発
・製造が長期間にわたるようになってきている。従来の
ような製造完了後、検査し、良品を選ぶという方法で
は、充分な歩留まりが得られないだけでなく、不良対策
が製造完了後になってしまうために、開発・製造期間が
さらに長くなってしまう。
方向の多層化が進み製造の難度が増しすとともに、開発
・製造が長期間にわたるようになってきている。従来の
ような製造完了後、検査し、良品を選ぶという方法で
は、充分な歩留まりが得られないだけでなく、不良対策
が製造完了後になってしまうために、開発・製造期間が
さらに長くなってしまう。
【０００３】そこで最近では、設計時に製造プロセスを
予測する各種シミュレータが開発され、高歩留まり・開
発期間短縮に貢献しつつある。
予測する各種シミュレータが開発され、高歩留まり・開
発期間短縮に貢献しつつある。
【０００４】特開昭63-249328では、半導体の製造ライ
ンにおいて処理履歴情報と各工程ごとの半導体の検査情
報とを用いて、現在製造中の半導体に対する、次工程以
降の最適な製造条件をシミュレーションにより決定する
方式が示されている。
ンにおいて処理履歴情報と各工程ごとの半導体の検査情
報とを用いて、現在製造中の半導体に対する、次工程以
降の最適な製造条件をシミュレーションにより決定する
方式が示されている。
【０００５】
【発明が解決しようとする課題】しかし、この公知例は
前工程での製造条件のばらつきの補正を、処理がすんで
いる部分についての修正を何ら行うことなく、次工程以
降の部分のみで行っていくという発明であり、現在のよ
うな微細化、多層化が進んだ半導体においては、次工程
以降の設計変更を重ねていくうちに逆に以降の製造に負
担がかかってしまう（例えば以降の工程の難度が増した
り、歩留まりが低下したり）といった問題点や、次工程
以降の製造条件の最適化だけでは対応できないような不
良箇所をいかにして良品にしていくかといった課題が未
解決のままである。本発明の目的はこの問題を解決する
電子回路装置の製造方法を提供することにある。
前工程での製造条件のばらつきの補正を、処理がすんで
いる部分についての修正を何ら行うことなく、次工程以
降の部分のみで行っていくという発明であり、現在のよ
うな微細化、多層化が進んだ半導体においては、次工程
以降の設計変更を重ねていくうちに逆に以降の製造に負
担がかかってしまう（例えば以降の工程の難度が増した
り、歩留まりが低下したり）といった問題点や、次工程
以降の製造条件の最適化だけでは対応できないような不
良箇所をいかにして良品にしていくかといった課題が未
解決のままである。本発明の目的はこの問題を解決する
電子回路装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明では、電子回路装
置のある任意の製造工程後において、処理が済んでいる
パターンの形状や物性値等の測定結果と、該任意の製造
工程までの製造履歴ののモニタ情報とにより，その層の
実際のパターン状態の情報を得て、その次の層以降の製
造プロセスをシミュレータにより良品となるか不良品と
なるかを予測し、不良品となると予想された場合に、 (1)処理が終了している部分について修正を行う (2)以後に受けるべき処理条件を最適化する といった選択枝から最も適切な処理を、シミュレータと
データベースにより歩留まりと製造コストを予測して判
断するといった製造方法を提供する。
置のある任意の製造工程後において、処理が済んでいる
パターンの形状や物性値等の測定結果と、該任意の製造
工程までの製造履歴ののモニタ情報とにより，その層の
実際のパターン状態の情報を得て、その次の層以降の製
造プロセスをシミュレータにより良品となるか不良品と
なるかを予測し、不良品となると予想された場合に、 (1)処理が終了している部分について修正を行う (2)以後に受けるべき処理条件を最適化する といった選択枝から最も適切な処理を、シミュレータと
データベースにより歩留まりと製造コストを予測して判
断するといった製造方法を提供する。
【０００７】
【作用】本発明によると、難度の高い製造や製造装置の
ばらつき、長期的変動等によって生じる不良を、処理が
終了している部分の修正とそれ以降の処理条件の修正と
のうち、どちらが時間的、経済的に効率が良く技術的に
確実性があるかを考慮して判断し良品化するので、高歩
留まりはいうまでもなく開発期間の短縮、製造コストの
削減を可能にする。
ばらつき、長期的変動等によって生じる不良を、処理が
終了している部分の修正とそれ以降の処理条件の修正と
のうち、どちらが時間的、経済的に効率が良く技術的に
確実性があるかを考慮して判断し良品化するので、高歩
留まりはいうまでもなく開発期間の短縮、製造コストの
削減を可能にする。
【０００８】
【実施例】以下、図面に従い本発明の実施例を説明す
る。
る。
【０００９】（実施例１）本製造方法をＬＳＩの製造ラ
インに適用した例を図１に示す。このＬＳＩの製造ライ
ン１１は第１工程１から最終工程１０により構成されて
いる。この任意の第ｎ工程２の終了後に，パターンの検
査・計測３を行い，シミュレーションにより良品となる
か不良品となるかを予測する。良品の場合は第ｎ＋１工
程を予定通り行なう。不良品の場合は、この不良原因を
パターンを修正８することによって取り除くか、ｎ＋１
工程以降の製造条件（以後、レシピ）を最適化７するこ
とによって補正していくかを判断し、実行することに本
発明の特徴がある。図２に本実施例の製造システムを示
す。
インに適用した例を図１に示す。このＬＳＩの製造ライ
ン１１は第１工程１から最終工程１０により構成されて
いる。この任意の第ｎ工程２の終了後に，パターンの検
査・計測３を行い，シミュレーションにより良品となる
か不良品となるかを予測する。良品の場合は第ｎ＋１工
程を予定通り行なう。不良品の場合は、この不良原因を
パターンを修正８することによって取り除くか、ｎ＋１
工程以降の製造条件（以後、レシピ）を最適化７するこ
とによって補正していくかを判断し、実行することに本
発明の特徴がある。図２に本実施例の製造システムを示
す。
【００１０】図２に示すように製造ライン１１は，
（い）酸化炉，マスク製造装置，露光装置，成膜装置，
エッチング装置、イオン打ち込み装置など各種の製造装
置２０と、 （ろ）光学検査装置、ＳＴＭ、ＡＦＭ、ＴＥＭ、測長Ｓ
ＥＭ，集束イオンビームを用いた断面観察装置などのパ
ターンの形状測定や，オージェ，イオンマイクロアナラ
イザなどの分析装置による物性値計測などを行なう検査
装置２２と、 （は）これらの装置間のウエハ搬送を行なう搬送装置２
６と、 （に）検査後にウエハを修正する場合に備えて、集束イ
オンビーム加工装置やレーザＣＶＤ装置等の修正装置２
３により構成する。その個々の装置を制御するコンピュ
ータ２７とこれらを統括制御するホストコンピュータ２
８を設ける。コンピュータ２７は、（α）製造装置間の
搬送順序の制御信号や、（β）寸法（例えばマスクのＣ
ＡＤ情報）、処理温度、処理時間、ガス圧力、エネル
ギ、原料等のレシピ情報や、（γ）検査箇所、検査条件
などの情報を送り，搬送装置２６、製造装置２０、検査
装置２２をコントロールする。
エッチング装置、イオン打ち込み装置など各種の製造装
置２０と、 （ろ）光学検査装置、ＳＴＭ、ＡＦＭ、ＴＥＭ、測長Ｓ
ＥＭ，集束イオンビームを用いた断面観察装置などのパ
ターンの形状測定や，オージェ，イオンマイクロアナラ
イザなどの分析装置による物性値計測などを行なう検査
装置２２と、 （は）これらの装置間のウエハ搬送を行なう搬送装置２
６と、 （に）検査後にウエハを修正する場合に備えて、集束イ
オンビーム加工装置やレーザＣＶＤ装置等の修正装置２
３により構成する。その個々の装置を制御するコンピュ
ータ２７とこれらを統括制御するホストコンピュータ２
８を設ける。コンピュータ２７は、（α）製造装置間の
搬送順序の制御信号や、（β）寸法（例えばマスクのＣ
ＡＤ情報）、処理温度、処理時間、ガス圧力、エネル
ギ、原料等のレシピ情報や、（γ）検査箇所、検査条件
などの情報を送り，搬送装置２６、製造装置２０、検査
装置２２をコントロールする。
【００１１】一方，製造装置２０は、この内部に組み込
まれた装置モニタにより，例えば成膜中の成膜温度・時
間等の成膜条件やエッチング中のエッチング速度・時
間、酸化・拡散の温度、あるいはイオン打ち込みのエネ
ルギ、ドーズ量などの製造プロセス中に監視、測定した
情報（以後，装置モニタ情報とする。）をホストコンピ
ュータ２８に送り返す。この装置モニタ情報と，検査装
置２２により測定された結果との関係をデータベース２
９に保存しておく。
まれた装置モニタにより，例えば成膜中の成膜温度・時
間等の成膜条件やエッチング中のエッチング速度・時
間、酸化・拡散の温度、あるいはイオン打ち込みのエネ
ルギ、ドーズ量などの製造プロセス中に監視、測定した
情報（以後，装置モニタ情報とする。）をホストコンピ
ュータ２８に送り返す。この装置モニタ情報と，検査装
置２２により測定された結果との関係をデータベース２
９に保存しておく。
【００１２】ところで，ＬＳＩの設計は，シミュレータ
３２に組み込まれたプロセスシミュレータと，デバイス
シミュレータなどを用いて行い，各工程でのパターン形
状や物性値の物理モデル（以後，ワークモデル）を予め
作成し，データベース３１の中に記録する。完成ＬＳＩ
のしきい電圧や周波数特性など（以後，電気特性）はデ
ータベース３３に、レシピはデータベース３５に記憶し
ておく。
３２に組み込まれたプロセスシミュレータと，デバイス
シミュレータなどを用いて行い，各工程でのパターン形
状や物性値の物理モデル（以後，ワークモデル）を予め
作成し，データベース３１の中に記録する。完成ＬＳＩ
のしきい電圧や周波数特性など（以後，電気特性）はデ
ータベース３３に、レシピはデータベース３５に記憶し
ておく。
【００１３】以上の各種シミュレータと各種データベー
スは全てホストコンピュータ２８により統括管理する。
スは全てホストコンピュータ２８により統括管理する。
【００１４】この製造システムよる詳細な処理手順を図
３を用いて述べる。
３を用いて述べる。
【００１５】まず，第ｎ工程において，（１）得られた
装置モニタ情報４２を形状・物性値に変換する処理４５
をデータベース２９にて行い，この処理後のｎ工程形
状、物性値情報４６と，第ｎ工程終了後に，（２）検査
装置２２により収集したｎ工程完ウエハ形状、物性値情
報４３と，（３）実際に検査しないパターンの形状、物
性値については既にデータベース３１に記憶しておいた
第ｎ工程のワークモデル（予想版）４４とを用いて，実
際のパターンをできるかぎり近似した第ｎ工程のワーク
モデルの確定処理４７をワークモデル解析コンピュータ
３０により行い，これをｎ工程ワークモデル（確定版）
４８とし、データベース３１に記憶させる。
装置モニタ情報４２を形状・物性値に変換する処理４５
をデータベース２９にて行い，この処理後のｎ工程形
状、物性値情報４６と，第ｎ工程終了後に，（２）検査
装置２２により収集したｎ工程完ウエハ形状、物性値情
報４３と，（３）実際に検査しないパターンの形状、物
性値については既にデータベース３１に記憶しておいた
第ｎ工程のワークモデル（予想版）４４とを用いて，実
際のパターンをできるかぎり近似した第ｎ工程のワーク
モデルの確定処理４７をワークモデル解析コンピュータ
３０により行い，これをｎ工程ワークモデル（確定版）
４８とし、データベース３１に記憶させる。
【００１６】次に，（ａ）この第ｎ工程のワークモデル
（確定版）４８と，（ｂ）既にデータベース３１に記憶
しておいた第１工程から第ｎ−１工程のワークモデル
（確定版）４０と，（ｃ）データベース３５に保存して
ある第ｎ＋１工程以降のレシピ（暫定版）４１とを用い
て，プロセスシミュレータにより最終工程完了後までの
ワークモデル（予想版）の作成処理４９を行う。
（確定版）４８と，（ｂ）既にデータベース３１に記憶
しておいた第１工程から第ｎ−１工程のワークモデル
（確定版）４０と，（ｃ）データベース３５に保存して
ある第ｎ＋１工程以降のレシピ（暫定版）４１とを用い
て，プロセスシミュレータにより最終工程完了後までの
ワークモデル（予想版）の作成処理４９を行う。
【００１７】この最終工程完了後までのワークモデル
（予想版）５０を用いて，デバイスシミュレータ２７に
より電気特性の予測５１を行う。
（予想版）５０を用いて，デバイスシミュレータ２７に
より電気特性の予測５１を行う。
【００１８】この予測結果を用いて，データベース３３
において電気特性の良否判別５２を行い，予測した電気
特性が設計値を満足する場合には，第ｎ＋１工程以降の
レシピ（暫定版）４１を（確定版）５３にする，すなわ
ち予定通りの製造を行なうことにし、第ｎ＋１工程以降
のワークモデル（予想版）を更新して、第ｎ＋１工程９
を引き続き実行する。予測した電気特性が設計値を満足
しない場合には，（ア）満足な電気特性が得られるかど
うか、（イ）安定な歩留まりが予想されるか、（ウ）低
コストを維持できるかなどといった観点からレシピの変
更が有利か、ｎ工程完ウエハの修正が有利かをデータベ
ースに基づいて判断５４し、レシピの変更だけで目標の
電気特性が得られ、高歩留まり、低コストが予想できる
場合は、 ｛ステップＡ始め｝ワークモデル解析コンピュータ３０
においてｎ工程ワークモデル（予想版）４４と，ｎ工程
ワークモデル（確定版）４８とを比較することにより不
良原因解析５７を行い，その対策として第ｎ＋１工程以
降のレシピの変更５８を行い，（ｉ）この変更した第ｎ
＋１工程以降のプロセスレシピ（変更版）６０と，（i
i）第１から第ｎ−１工程までのワークモデル（確定
版）４０と，（iii）第ｎ工程のワークモデル（確定
版）４８とを用いて，再度電気的特性を予測し，電気特
性の良否を判定５２する。
において電気特性の良否判別５２を行い，予測した電気
特性が設計値を満足する場合には，第ｎ＋１工程以降の
レシピ（暫定版）４１を（確定版）５３にする，すなわ
ち予定通りの製造を行なうことにし、第ｎ＋１工程以降
のワークモデル（予想版）を更新して、第ｎ＋１工程９
を引き続き実行する。予測した電気特性が設計値を満足
しない場合には，（ア）満足な電気特性が得られるかど
うか、（イ）安定な歩留まりが予想されるか、（ウ）低
コストを維持できるかなどといった観点からレシピの変
更が有利か、ｎ工程完ウエハの修正が有利かをデータベ
ースに基づいて判断５４し、レシピの変更だけで目標の
電気特性が得られ、高歩留まり、低コストが予想できる
場合は、 ｛ステップＡ始め｝ワークモデル解析コンピュータ３０
においてｎ工程ワークモデル（予想版）４４と，ｎ工程
ワークモデル（確定版）４８とを比較することにより不
良原因解析５７を行い，その対策として第ｎ＋１工程以
降のレシピの変更５８を行い，（ｉ）この変更した第ｎ
＋１工程以降のプロセスレシピ（変更版）６０と，（i
i）第１から第ｎ−１工程までのワークモデル（確定
版）４０と，（iii）第ｎ工程のワークモデル（確定
版）４８とを用いて，再度電気的特性を予測し，電気特
性の良否を判定５２する。
【００１９】｛ステップＡ終わり｝そして，電気特性が
設計値を満足するまで｛ステップＡ｝を繰り返し、設計
値を満足した場合、第ｎ＋１工程以降のレシピ（変更
版）５９を（確定版）５３に登録し、これに基づいて第
ｎ＋１工程以降の製造を実行する。判断５４でレシピの
変更が不適切と判断された場合は、ｎ工程完ウエハの修
正条件を求め修正８を実行する。この場合、この修正情
報５５を用いてワークモデル解析コンピュータ３０に
て，ｎ工程ワークモデル（確定版）４８を更新し、デー
タベース３１に保存しなおす必要がある。
設計値を満足するまで｛ステップＡ｝を繰り返し、設計
値を満足した場合、第ｎ＋１工程以降のレシピ（変更
版）５９を（確定版）５３に登録し、これに基づいて第
ｎ＋１工程以降の製造を実行する。判断５４でレシピの
変更が不適切と判断された場合は、ｎ工程完ウエハの修
正条件を求め修正８を実行する。この場合、この修正情
報５５を用いてワークモデル解析コンピュータ３０に
て，ｎ工程ワークモデル（確定版）４８を更新し、デー
タベース３１に保存しなおす必要がある。
【００２０】以上の判断５４はデータベースに基づいて
レシピの最適化７と修正８の選択を行なっているが、こ
の判断５４を行なう前に｛ステップＡ｝を行ないレシピ
の最適化７が可能かどうかを判断し、可能ならば実行す
る方法もある。
レシピの最適化７と修正８の選択を行なっているが、こ
の判断５４を行なう前に｛ステップＡ｝を行ないレシピ
の最適化７が可能かどうかを判断し、可能ならば実行す
る方法もある。
【００２１】また、この修正情報５５のみを保存し，こ
れに基づいて最終工程１０終了後に修正を行う方法もあ
る。このような修正８と，レシピの最適化７とを組み合
わせて行うことも可能である。すなわち、ある部分をレ
シピの最適化７で対応し、残りの部分を修正８する方法
や，修正８を行った後でこの修正情報５５を考慮したレ
シピの最適化７を行う方法などが考えられる。
れに基づいて最終工程１０終了後に修正を行う方法もあ
る。このような修正８と，レシピの最適化７とを組み合
わせて行うことも可能である。すなわち、ある部分をレ
シピの最適化７で対応し、残りの部分を修正８する方法
や，修正８を行った後でこの修正情報５５を考慮したレ
シピの最適化７を行う方法などが考えられる。
【００２２】ここで，本実施例の製造方法全体の流れ図
を図４に示す。上記のようなレシピの最適化７や修正８
を繰り返しながら製造ラインの最終工程１０を終了した
後，この電子回路装置の電気特性について電気回路テス
タ，電子ビームテスタ等により実際にデバイス性能評価
１３を行う。不良品の場合はデバッグツールやこれまで
に求めたワークモデルによる不良原因の推定を行なった
り、外観検査装置、断面観察装置、分析装置などによる
不良解析１４を行なったりして，それ以降に製造する製
品の任意の工程の製造条件に反映させるように対策の実
施１５を行なう。また，最終工程完了後のＬＳＩを集束
イオンビーム加工装置やレーザＣＶＤ装置などにより局
所修正を行うことにより，良品としたり１７，一時的に
機能を回復させて上記の推定原因の実証を行い設計デー
タやそれ以降に製造する製品の任意の工程の製造条件に
反映させたりすることも可能である。
を図４に示す。上記のようなレシピの最適化７や修正８
を繰り返しながら製造ラインの最終工程１０を終了した
後，この電子回路装置の電気特性について電気回路テス
タ，電子ビームテスタ等により実際にデバイス性能評価
１３を行う。不良品の場合はデバッグツールやこれまで
に求めたワークモデルによる不良原因の推定を行なった
り、外観検査装置、断面観察装置、分析装置などによる
不良解析１４を行なったりして，それ以降に製造する製
品の任意の工程の製造条件に反映させるように対策の実
施１５を行なう。また，最終工程完了後のＬＳＩを集束
イオンビーム加工装置やレーザＣＶＤ装置などにより局
所修正を行うことにより，良品としたり１７，一時的に
機能を回復させて上記の推定原因の実証を行い設計デー
タやそれ以降に製造する製品の任意の工程の製造条件に
反映させたりすることも可能である。
【００２３】また，一度この方法で製造したものと，類
似のパターンを有する製品を再度製造する場合に，過去
に検査・計測３を行ったパターンの形状や物性値などの
情報を活用して対策の実施１２を行なうことで，より設
計値に近いものを製造することができる。
似のパターンを有する製品を再度製造する場合に，過去
に検査・計測３を行ったパターンの形状や物性値などの
情報を活用して対策の実施１２を行なうことで，より設
計値に近いものを製造することができる。
【００２４】このレシピ最適化７の方法を用いた具体的
な例を，一般的なＬＳＩを用いて，図５，６，７に示
す。
な例を，一般的なＬＳＩを用いて，図５，６，７に示
す。
【００２５】まず，図５は，ＬＳＩの断面構造を示して
おり，図５ａは，設計時の断面を表している。ソース７
２ａ，ドレイン７３ｂへの不純物の打ち込み深さの設計
値をｄとし，実際に検査３したところ図５ｂに示すよう
にｄ＋αであったとする。そこで、数１，数２に示すよ
うに伝達コンダクタンス：Ｇｍを設計値どおりにするた
めには，ゲート長をＬｇからＬｇ＋２σαに変更すれば
よい。
おり，図５ａは，設計時の断面を表している。ソース７
２ａ，ドレイン７３ｂへの不純物の打ち込み深さの設計
値をｄとし，実際に検査３したところ図５ｂに示すよう
にｄ＋αであったとする。そこで、数１，数２に示すよ
うに伝達コンダクタンス：Ｇｍを設計値どおりにするた
めには，ゲート長をＬｇからＬｇ＋２σαに変更すれば
よい。
【００２６】
【数１】
【００２７】
【数２】
【００２８】また，ゲート絶縁膜７１の厚さの設計値が
ｔであり，実際の検査３の値が図５ｃのようにｋ×ｔで
あった場合には，数３と数１より，ゲート長をｋＬｇ−
２σｄ（ｋ−１）に変更すればよい。
ｔであり，実際の検査３の値が図５ｃのようにｋ×ｔで
あった場合には，数３と数１より，ゲート長をｋＬｇ−
２σｄ（ｋ−１）に変更すればよい。
【００２９】
【数３】
【００３０】このゲート長の変更などフォトマスク情報
に影響を及ぼす場合には、このフォトマスクの設計変
更、製造といった手続きを経て始めて最適化が実現する
わけで、ゲートを形成する製造装置のみのレシピの変更
だけでは実現不可能である。
に影響を及ぼす場合には、このフォトマスクの設計変
更、製造といった手続きを経て始めて最適化が実現する
わけで、ゲートを形成する製造装置のみのレシピの変更
だけでは実現不可能である。
【００３１】また、以上のように次の工程の変更に関し
て最適化ができたとしても，この設計変更がそれ以降の
部分に影響を与える場合が考えられる。例えば，図６ａ
に示すように始めの設計においてゲート長がＬｇであっ
たものを，図６ｂに示すようにＬｇ＋αにする場合に，
両わきの配線７５ａ，７５ｂが障害となるので，この配
線７５およびソース７２，ドレイン７３に配線を接続す
るためのコンタクトホール７６の位置を変更しなければ
ならない。さらに図７（本図はＬＳＩの上方からの平面
透視図である。）に示すように，コンタクトホールの平
行移動だけでは，充分な接触面積が取れない場合は，図
７ｂに示すようにドレイン７３の余っているスペースを
活用し接触面積をかせぐ必要がある。以上のようにひと
つの工程のプロセスレシピを変更することは，以後の工
程に連鎖的に影響を及ぼすために，プロセスシミュレー
ション４９により最終工程までのワークモデル５０を予
測し，かつそのモデル５０で電気的に機能するかどうか
をデバイスシミュレーション５１により確認する必要が
あるわけである。
て最適化ができたとしても，この設計変更がそれ以降の
部分に影響を与える場合が考えられる。例えば，図６ａ
に示すように始めの設計においてゲート長がＬｇであっ
たものを，図６ｂに示すようにＬｇ＋αにする場合に，
両わきの配線７５ａ，７５ｂが障害となるので，この配
線７５およびソース７２，ドレイン７３に配線を接続す
るためのコンタクトホール７６の位置を変更しなければ
ならない。さらに図７（本図はＬＳＩの上方からの平面
透視図である。）に示すように，コンタクトホールの平
行移動だけでは，充分な接触面積が取れない場合は，図
７ｂに示すようにドレイン７３の余っているスペースを
活用し接触面積をかせぐ必要がある。以上のようにひと
つの工程のプロセスレシピを変更することは，以後の工
程に連鎖的に影響を及ぼすために，プロセスシミュレー
ション４９により最終工程までのワークモデル５０を予
測し，かつそのモデル５０で電気的に機能するかどうか
をデバイスシミュレーション５１により確認する必要が
あるわけである。
【００３２】その他の最適化の例を，図８に示す。拡散
層に配線するコンタクトホールが図８ａのような設計ど
おりに形成されず，図８ｂのようにエッチング残り７８
がある場合この拡散層７７と配線７５ｇとの接触抵抗が
大きくなってしまう。ここで，この抵抗の増加量を検査
３した結果により算出し，配線の膜厚Ｔあるいは幅を変
更して配線自身の抵抗をその増加量だけ減少させればよ
い。
層に配線するコンタクトホールが図８ａのような設計ど
おりに形成されず，図８ｂのようにエッチング残り７８
がある場合この拡散層７７と配線７５ｇとの接触抵抗が
大きくなってしまう。ここで，この抵抗の増加量を検査
３した結果により算出し，配線の膜厚Ｔあるいは幅を変
更して配線自身の抵抗をその増加量だけ減少させればよ
い。
【００３３】次に修正８の例を示す。図９には、拡散層
の不純物濃度が低かった場合に最適化７を行った例を示
す。このＬＳＩはゲート７０をマスクとして不純物イオ
ンを打ち込む製法を用いている。この不純物打ち込み
後、実際に測定したところ不純物濃度が不足していたと
する。（図８ａ）この場合、ゲート７０がマスクとなる
ことを利用して、もう一度打ち込み装置にウェハを戻
し、不足している分の不純物イオンを追加打ち込みする
ことにより修正８を行う。図８のようなエッチング残り
７８も同様に追加エッチングしたり、成膜に関しても同
様に追加成膜したりして修正８を実行することも可能で
ある。集束イオンビーム装置、レーザＣＶＤ装置により
局所的に修正を行うことも可能である。
の不純物濃度が低かった場合に最適化７を行った例を示
す。このＬＳＩはゲート７０をマスクとして不純物イオ
ンを打ち込む製法を用いている。この不純物打ち込み
後、実際に測定したところ不純物濃度が不足していたと
する。（図８ａ）この場合、ゲート７０がマスクとなる
ことを利用して、もう一度打ち込み装置にウェハを戻
し、不足している分の不純物イオンを追加打ち込みする
ことにより修正８を行う。図８のようなエッチング残り
７８も同様に追加エッチングしたり、成膜に関しても同
様に追加成膜したりして修正８を実行することも可能で
ある。集束イオンビーム装置、レーザＣＶＤ装置により
局所的に修正を行うことも可能である。
【００３４】本実施例ではＬＳＩの製造についてのみ述
べたが，そのほかの半導体や，ＴＦＴなど薄膜デバイス
など，そのほかすべての電子回路装置の製造方法に適用
できる。
べたが，そのほかの半導体や，ＴＦＴなど薄膜デバイス
など，そのほかすべての電子回路装置の製造方法に適用
できる。
【００３５】なお，本実施例の製造ラインは，試作ライ
ン・量産ラインのどちらにも適用でき，試作せずそのま
ま量産を可能にする製造方法にもなりうる。
ン・量産ラインのどちらにも適用でき，試作せずそのま
ま量産を可能にする製造方法にもなりうる。
【００３６】
【発明の効果】製造の途中で修正や製造条件の補正をし
ながら製造を進めていくため、不良となり廃棄していた
電子回路装置を良品に戻すといった高歩留まりの実現
や、開発期間の短縮が可能となる。
ながら製造を進めていくため、不良となり廃棄していた
電子回路装置を良品に戻すといった高歩留まりの実現
や、開発期間の短縮が可能となる。
【図１】本発明の第１の実施例の製造方法の流れ図
【図２】本発明の第１の実施例の製造システムの図
【図３】本発明の第１の実施例の詳細な処理手順の流れ
図
図
【図４】本発明の第１の実施例の製造方法の流れ図
【図５】本発明の第１の実施例のＬＳＩ断面図
【図６】本発明の第１の実施例のＬＳＩ断面図
【図７】本発明の第１の実施例のＬＳＩ上方からの平面
透視図
透視図
【図８】本発明の第１の実施例のＬＳＩ断面図
【図９】本発明の第１の実施例のＬＳＩ断面図
２…ｎ工程、３…検査・計測、４…シミュレーション、
５…良否の判断 ６…レシピ最適化と修正の選択の判断、７…ｎ＋１工程
以降のレシピ最適化、８…修正、９…ｎ＋１工程、１１
…製造ライン
５…良否の判断 ６…レシピ最適化と修正の選択の判断、７…ｎ＋１工程
以降のレシピ最適化、８…修正、９…ｎ＋１工程、１１
…製造ライン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 宮内 建興
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(72)発明者 原 靖彦
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所生産技術研究所内
(56)参考文献 特開 昭63−249328（ＪＰ，Ａ)
特開 平５−198651（ＪＰ，Ａ)
特開 平５−291102（ＪＰ，Ａ)
特開 平４−369760（ＪＰ，Ａ)
特開 昭55−150221（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/66
B23Q 41/08
H01L 21/02
Claims (4)
- 【請求項１】検査装置によって測定される電子回路装置
の所望の製造工程までの形状及び物性値と製造装置から
測定される該所望の製造工程までのモニタ情報とにより
該所望の製造工程までの物理モデルを作成し、前記物理
モデルと予め決められた前記所望の製造工程の次以降の
製造工程の設計情報とに基づいてプロセスシミュレーシ
ョンにより完成後の電子回路装置の物理モデルを予測
し、該予測した電子回路装置の物理モデルに基づいて完
成後の電子回路装置の電気的特性をデバイスシミュレー
ションにより分析して良品の電子回路装置が完成するか
不良品の電子回路装置が完成するかを確認し、良品が完
成すると確認された場合は、予め決められた前記所望の
製造工程の次以降の製造工程の設計情報に基づいて良品
の電子回路装置を製造し、不良品が完成すると確認され
た場合は、その不良原因を解析して不良原因が取り除か
れるように前記所望の製造工程までの電子回路装置を修
正するか、前記所望の製造工程の次以降の製造工程の設
計情報を変更するかを判断し実行して、前記所望の製造
工程の次以降の製造を行い、良品を獲得することを特徴
とする電子回路装置の製造方法。 - 【請求項２】前記製造工程の完了後に局所修正を行うこ
とを特徴とする請求項１に記載の電子回路装置の製造方
法。 - 【請求項３】検査装置によって測定される電子回路装置
の所望の製造工程までの形状及び物性値と製造装置から
測定される該所望の製造工程までのモニタ情報とにより
該所望の製造工程までの物理モデルを作成し、予め予測
した物理モデルとを比較することにより、前記所望の製
造工程までの電子回路装置を修正するか、前記所望の製
造工程の次以降の製造工程の製造条件を変更するかを判
断することを特徴とするコンピュータシステム。 - 【請求項４】電子回路装置の製造工程を構成する複数の
製造装置と、該電子回路装置の製造途中に該電子回路装
置のパターンの形状及び物性値を計測する検査装置と、
該電子回路装置の修正装置と、該複数の製造装置、該検
査装置、該修正装置の間に設けた該電子回路装置の搬送
装置と、該製造装置に内蔵した処理中の物理的情報を監
視するモニタと、該製造装置、該検査装置、該修正装
置、該搬送装置に各々対応した複数のコンピュータと、
該コンピュータを統括管理するホストコンピュータと、
該製造装置の処理条件により該パターンの形状を予測す
るプロセスシミュレータと、該パターンの形状及び物性
値により該電子回路装置の電気的特性を予測するデバイ
スシミュレータと、請求項３に記載のコンピュータシス
テムとを備えて構成することを特徴とする製造システ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09413494A JP3367201B2 (ja) | 1994-05-06 | 1994-05-06 | 電子回路装置の製造方法 |
| PCT/JP1995/000823 WO1995031003A1 (en) | 1994-05-06 | 1995-04-26 | Manufacture of electronic circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09413494A JP3367201B2 (ja) | 1994-05-06 | 1994-05-06 | 電子回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302826A JPH07302826A (ja) | 1995-11-14 |
| JP3367201B2 true JP3367201B2 (ja) | 2003-01-14 |
Family
ID=14101936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09413494A Expired - Fee Related JP3367201B2 (ja) | 1994-05-06 | 1994-05-06 | 電子回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3367201B2 (ja) |
| WO (1) | WO1995031003A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719796A (en) * | 1995-12-04 | 1998-02-17 | Advanced Micro Devices, Inc. | System for monitoring and analyzing manufacturing processes using statistical simulation with single step feedback |
| US5943550A (en) * | 1996-03-29 | 1999-08-24 | Advanced Micro Devices, Inc. | Method of processing a semiconductor wafer for controlling drive current |
| JP3426885B2 (ja) * | 1996-12-20 | 2003-07-14 | 株式会社日立製作所 | 薄膜ヘッド生産管理方法及びそのための装置 |
| JPH10242231A (ja) * | 1997-02-26 | 1998-09-11 | Hitachi Ltd | 半導体装置の製造方法 |
| US6594598B1 (en) | 1997-10-08 | 2003-07-15 | Matsushita Electronics Corporation | Method for controlling production line |
| JP2000193424A (ja) * | 1998-12-24 | 2000-07-14 | Sharp Corp | 薄膜の膜厚測定装置およびその方法 |
| US7304744B1 (en) | 1998-12-24 | 2007-12-04 | Sharp Kabushiki Kaisha | Apparatus and method for measuring the thickness of a thin film via the intensity of reflected light |
| KR100335492B1 (ko) * | 1999-10-26 | 2002-05-04 | 윤종용 | 간편한 모델 파라미터 집합 추출 방법과 이를 이용한 집적회로의 통계적 시뮬레이션 방법 |
| JP3980948B2 (ja) | 2002-06-25 | 2007-09-26 | 株式会社日立ハイテクノロジーズ | 不良解析方法及び不良解析システム |
| US8090875B2 (en) | 2005-10-28 | 2012-01-03 | Nikon Corporation | Device and method for connecting device manufacturing processing apparatuses, program, device manufacturing processing system, exposure apparatus and method, and measurement and inspection apparatus and method |
| JP5061904B2 (ja) * | 2005-10-28 | 2012-10-31 | 株式会社ニコン | デバイス製造処理装置間の接続装置及び接続方法、プログラム、デバイス製造処理システム、露光装置及び露光方法、並びに測定検査装置及び測定検査方法 |
| JP4256408B2 (ja) | 2006-07-20 | 2009-04-22 | 株式会社東芝 | 不良確率の算出方法、パターン作成方法及び半導体装置の製造方法 |
| US8294907B2 (en) * | 2006-10-13 | 2012-10-23 | Asml Netherlands B.V. | Inspection method and apparatus, lithographic apparatus, lithographic processing cell and device manufacturing method |
| JP4276271B2 (ja) | 2007-03-20 | 2009-06-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路製造方法及び装置 |
| US8136068B2 (en) * | 2008-09-30 | 2012-03-13 | Cadence Design Systems, Inc. | Methods, systems, and computer program products for implementing compact manufacturing models in electronic design automation |
| JP6477423B2 (ja) * | 2015-11-02 | 2019-03-06 | オムロン株式会社 | 製造プロセスの予測システムおよび予測制御システム |
| JP6908479B2 (ja) | 2017-09-15 | 2021-07-28 | 株式会社日立製作所 | Ｍｅｍｓ製造システムおよびｍｅｍｓ製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664190B2 (ja) * | 1988-03-25 | 1997-10-15 | 株式会社日立製作所 | Ｌｓｉ製造プロセス仕様の設計支援方法 |
| JP3139867B2 (ja) * | 1993-03-04 | 2001-03-05 | 株式会社東芝 | 半導体生産システム |
| JPH04369760A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | 三次元素子構造の生成方法 |
| JP2729130B2 (ja) * | 1992-04-16 | 1998-03-18 | 三菱電機株式会社 | 半導体装置の製造パラメタの設定方法及びその装置 |
-
1994
- 1994-05-06 JP JP09413494A patent/JP3367201B2/ja not_active Expired - Fee Related
-
1995
- 1995-04-26 WO PCT/JP1995/000823 patent/WO1995031003A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO1995031003A1 (en) | 1995-11-16 |
| JPH07302826A (ja) | 1995-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3367201B2 (ja) | 電子回路装置の製造方法 | |
| KR100734534B1 (ko) | 반도체 공정을 위한 자동화된 공정 모니터링 및 분석 시스템 | |
| US6915177B2 (en) | Comprehensive integrated lithographic process control system based on product design and yield feedback system | |
| US8229588B2 (en) | Method and system for tuning advanced process control parameters | |
| US6810296B2 (en) | Correlating an inline parameter to a device operation parameter | |
| US6904328B2 (en) | Large scale process control by driving factor identification | |
| KR100375559B1 (ko) | 공정장치의 제어방법 | |
| US20220043405A1 (en) | Simulation method for semiconductor fabrication process and method for manufacturing semiconductor device | |
| US7272460B2 (en) | Method for designing a manufacturing process, method for providing manufacturing process design and technology computer-aided design system | |
| TWI400740B (zh) | 有關未被抽樣的工件之資料表示 | |
| TWI446402B (zh) | 基於資訊可信度之增進的狀態估計 | |
| US20020095278A1 (en) | Method for adjusting rapid thermal processing (RTP) recipe setpoints based on wafer electrical test (WET) parameters | |
| JP2005512221A (ja) | ロットおよび装置の健全性量（ヘルスメトリック）に基づく生産ロットスケジュールのための方法および装置 | |
| US20040088068A1 (en) | Method and apparatus for providing first-principles feed-forward manufacturing control | |
| US6815229B1 (en) | In situ monitoring of sheet resistivity of silicides during rapid thermal annealing using electrical methods | |
| US7236840B2 (en) | Manufacturing process developing method for semiconductor device | |
| US6868353B1 (en) | Method and apparatus for determining wafer quality profiles | |
| KR101001347B1 (ko) | 배선 레벨에서의 공정 제어 | |
| US6191036B1 (en) | Use of photoresist focus exposure matrix array as via etch monitor | |
| CN118280983A (zh) | 半导体结构的形成方法 | |
| Rajkanan | Yield analysis methodology for low defectivity wafer fabs | |
| Baek et al. | Performance Evaluation of Blended Metrology Schemes Incorporating Virtual Metrology | |
| CN118504369A (zh) | 半导体结构的形成方法 | |
| Babin et al. | Prediction of etch profile and CD variation due to dry etch using TRAVIT software tool | |
| Dance et al. | Application of yield models for semiconductor yield improvement |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |