JPH08213612A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08213612A JPH08213612A JP4255895A JP4255895A JPH08213612A JP H08213612 A JPH08213612 A JP H08213612A JP 4255895 A JP4255895 A JP 4255895A JP 4255895 A JP4255895 A JP 4255895A JP H08213612 A JPH08213612 A JP H08213612A
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- oxide film
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Abstract
(57)【要約】
【目的】 段差を解消してフォトリソグラフィ工程での
精度を上げる。 【構成】 シリコン基板１上に素子分離用の酸化シリコ
ン膜２とゲート酸化膜３を形成し、全面に多結晶シリコ
ン膜４を堆積する（ａ）。化学機械研磨（ＣＭＰ）法に
より、多結晶シリコン膜４の表面を研磨する（ｂ）。高
融点金属シリサイド膜５を堆積する（ｃ）。高融点金属
シリサイド膜５、多結晶シリコン膜４をフォトリソグラ
フィ法及びドライエッチング法でパターニングしてポリ
サイドゲート電極６を形成する（ｄ）。その後、不純物
注入を行ってソース・ドレイン領域を形成する。
精度を上げる。 【構成】 シリコン基板１上に素子分離用の酸化シリコ
ン膜２とゲート酸化膜３を形成し、全面に多結晶シリコ
ン膜４を堆積する（ａ）。化学機械研磨（ＣＭＰ）法に
より、多結晶シリコン膜４の表面を研磨する（ｂ）。高
融点金属シリサイド膜５を堆積する（ｃ）。高融点金属
シリサイド膜５、多結晶シリコン膜４をフォトリソグラ
フィ法及びドライエッチング法でパターニングしてポリ
サイドゲート電極６を形成する（ｄ）。その後、不純物
注入を行ってソース・ドレイン領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にＭＯＳトランジスタの構造および
そのゲート配線の形成方法に関するものである。
製造方法に関し、特にＭＯＳトランジスタの構造および
そのゲート配線の形成方法に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置の製造方法に
おいては、まず素子分離領域となる厚い酸化シリコン膜
を選択的に形成した後、素子分離領域によって区画され
た素子領域にゲート酸化膜を形成し、その上にゲート電
極を形成している。而して、近年では、素子が微細化さ
れたことによるゲート配線抵抗を増大を抑えるために、
かつ、従来より多用されてきたポリシリコンゲート技術
のメリットを享受することができるようにするために、
多結晶シリコンとチタンシリサイド等の高融点金属シリ
サイドとの積層膜からなるいわゆるポリサイド膜によっ
てゲート電極を形成する手法が採用されるようになって
きている。
おいては、まず素子分離領域となる厚い酸化シリコン膜
を選択的に形成した後、素子分離領域によって区画され
た素子領域にゲート酸化膜を形成し、その上にゲート電
極を形成している。而して、近年では、素子が微細化さ
れたことによるゲート配線抵抗を増大を抑えるために、
かつ、従来より多用されてきたポリシリコンゲート技術
のメリットを享受することができるようにするために、
多結晶シリコンとチタンシリサイド等の高融点金属シリ
サイドとの積層膜からなるいわゆるポリサイド膜によっ
てゲート電極を形成する手法が採用されるようになって
きている。
【０００３】このポリサイドゲート電極を有する半導体
装置の従来の製造方法について図５を参照して説明す
る。図５（ａ）〜（ｃ）は、従来例の製造方法を示す工
程順断面図であり、図５（ｄ）は、その後の不純物ドー
ピング工程を終了した後の状態を示す平面図である。ま
ず、シリコン基板１上に、周知の選択酸化法を適用して
素子分離酸化膜となる酸化シリコン膜２を形成し、その
後酸化シリコン膜２で囲まれた素子領域に熱酸化法によ
りゲート酸化膜３を形成する。次に、減圧ＣＶＤ（ＬＰ
−ＣＶＤ）法を用いて多結晶シリコン膜４を全面に堆積
し、不純物拡散を行って多結晶シリコンを低抵抗化する
〔図５（ａ）〕。
装置の従来の製造方法について図５を参照して説明す
る。図５（ａ）〜（ｃ）は、従来例の製造方法を示す工
程順断面図であり、図５（ｄ）は、その後の不純物ドー
ピング工程を終了した後の状態を示す平面図である。ま
ず、シリコン基板１上に、周知の選択酸化法を適用して
素子分離酸化膜となる酸化シリコン膜２を形成し、その
後酸化シリコン膜２で囲まれた素子領域に熱酸化法によ
りゲート酸化膜３を形成する。次に、減圧ＣＶＤ（ＬＰ
−ＣＶＤ）法を用いて多結晶シリコン膜４を全面に堆積
し、不純物拡散を行って多結晶シリコンを低抵抗化する
〔図５（ａ）〕。
【０００４】さらに、スパッタ法によりチタンシリサイ
ド等からなる高融点金属シリサイド膜５を全面に堆積す
ることにより、シート抵抗の一層の低抵抗化を図る〔図
５（ｂ）〕。次いで、フォトリソグラフィ技術およびド
ライエッチング技術を用いて高融点金属シリサイド膜５
および多結晶シリコン膜４をパターニングしてポリサイ
ドゲート電極６を形成する〔図５（ｃ）〕。その後、活
性素子領域のシリコン基板表面に不純物をドープしてソ
ース・ドレイン領域となる不純物拡散層７を形成する
〔図５（ｄ）〕。
ド等からなる高融点金属シリサイド膜５を全面に堆積す
ることにより、シート抵抗の一層の低抵抗化を図る〔図
５（ｂ）〕。次いで、フォトリソグラフィ技術およびド
ライエッチング技術を用いて高融点金属シリサイド膜５
および多結晶シリコン膜４をパターニングしてポリサイ
ドゲート電極６を形成する〔図５（ｃ）〕。その後、活
性素子領域のシリコン基板表面に不純物をドープしてソ
ース・ドレイン領域となる不純物拡散層７を形成する
〔図５（ｄ）〕。
【０００５】しかし、このようなＭＯＳトランジスタの
形成方法では、図５（ｂ）に示されるように、多結晶シ
リコン膜４と高融点金属シリサイド膜５からなる層には
素子分離領域の酸化シリコン膜２のために段差が生じて
いる。そのため、フォトリソグラフィ工程において、上
記段差によってフォトレジストに生じるバルク効果およ
び多重反射・干渉効果のために、活性素子領域におい
て、ゲート電極がマスクパターンより短く形成されてし
まう。この問題点に対処するものとして、特開平４−１
３０７７４号公報では、フォトリソグラフィ工程の結果
短く形成されるゲート部分のマスクパターンを予め太く
しておくことが提案されている。
形成方法では、図５（ｂ）に示されるように、多結晶シ
リコン膜４と高融点金属シリサイド膜５からなる層には
素子分離領域の酸化シリコン膜２のために段差が生じて
いる。そのため、フォトリソグラフィ工程において、上
記段差によってフォトレジストに生じるバルク効果およ
び多重反射・干渉効果のために、活性素子領域におい
て、ゲート電極がマスクパターンより短く形成されてし
まう。この問題点に対処するものとして、特開平４−１
３０７７４号公報では、フォトリソグラフィ工程の結果
短く形成されるゲート部分のマスクパターンを予め太く
しておくことが提案されている。
【０００６】
【発明が解決しようとする課題】図５に示した従来例で
は、多結晶シリコン膜４と高融点金属シリサイド膜５の
表面には、図５（ｂ）に示されるように、素子分離領域
の酸化シリコン膜２のために段差が生じている。そのた
め、フォトレジストを塗布したときに、フォトレジスト
が素子領域上では厚く、素子分離領域上では薄く形成さ
れてしまう。その結果、素子領域ではフォトレジストに
生じるバルク効果（フォトレジストの膜厚の差によりパ
ターンの幅に差異が生じる現象）のためにパターンが細
く形成されてしまう。さらに、段差部で生じる露光光の
多重反射およびその干渉のために素子領域におけるパタ
ーンにばらつきが生じる。そのため、従来の半導体装置
ではゲート長が設計値からずれ、またゲート長のばらつ
きが大きくなっており、その結果、トランジスタの特性
が設計値からずれ、特性の均一性が損なわれるという問
題点があった。
は、多結晶シリコン膜４と高融点金属シリサイド膜５の
表面には、図５（ｂ）に示されるように、素子分離領域
の酸化シリコン膜２のために段差が生じている。そのた
め、フォトレジストを塗布したときに、フォトレジスト
が素子領域上では厚く、素子分離領域上では薄く形成さ
れてしまう。その結果、素子領域ではフォトレジストに
生じるバルク効果（フォトレジストの膜厚の差によりパ
ターンの幅に差異が生じる現象）のためにパターンが細
く形成されてしまう。さらに、段差部で生じる露光光の
多重反射およびその干渉のために素子領域におけるパタ
ーンにばらつきが生じる。そのため、従来の半導体装置
ではゲート長が設計値からずれ、またゲート長のばらつ
きが大きくなっており、その結果、トランジスタの特性
が設計値からずれ、特性の均一性が損なわれるという問
題点があった。
【０００７】一方、このゲート長の均一性が悪化に対処
するものとして提案された上記特開平４−１３０７７４
号公報の方法にも、以下のような問題点がある。一般
に、ＭＯＳトランジスタのゲート長はチップ上で常に一
定とは限らず、また段差の形状も場所により異なってい
る。よって、この方法では、それぞれのゲート配線幅に
応じたゲート長のずれを考慮して、それぞれを補うよう
にマスク設計の段階でゲート配線長を調整しておかなけ
ればならない。これはマスク設計に大きな負担となる。
また、この方法においても、素子分離酸化膜による段差
は存在しているため、上述したフォトレジストのバルク
効果、多重反射・干渉効果によるゲート長の寸法ばらつ
きを抑えることはできない。
するものとして提案された上記特開平４−１３０７７４
号公報の方法にも、以下のような問題点がある。一般
に、ＭＯＳトランジスタのゲート長はチップ上で常に一
定とは限らず、また段差の形状も場所により異なってい
る。よって、この方法では、それぞれのゲート配線幅に
応じたゲート長のずれを考慮して、それぞれを補うよう
にマスク設計の段階でゲート配線長を調整しておかなけ
ればならない。これはマスク設計に大きな負担となる。
また、この方法においても、素子分離酸化膜による段差
は存在しているため、上述したフォトレジストのバルク
効果、多重反射・干渉効果によるゲート長の寸法ばらつ
きを抑えることはできない。
【０００８】本発明はこのような状況に鑑みてなされた
ものであって、その目的は、ゲート電極のパターニング
を設計値どおりに、ばらつきなく行いうるようにするこ
とである。
ものであって、その目的は、ゲート電極のパターニング
を設計値どおりに、ばらつきなく行いうるようにするこ
とである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、素子分離酸化膜がシリコン基板の
表面より突起するように形成され、該素子分離酸化膜に
囲まれた素子領域上にゲート酸化膜を介して多結晶シリ
コン膜と高融点金属シリサイド膜との積層体からなるゲ
ート電極が形成されている半導体装置において、前記高
融点金属シリサイド膜の上面が素子領域上および素子分
離酸化膜上を通してほぼ平坦に形成されていることを特
徴とする半導体装置、が提供される。
め、本発明によれば、素子分離酸化膜がシリコン基板の
表面より突起するように形成され、該素子分離酸化膜に
囲まれた素子領域上にゲート酸化膜を介して多結晶シリ
コン膜と高融点金属シリサイド膜との積層体からなるゲ
ート電極が形成されている半導体装置において、前記高
融点金属シリサイド膜の上面が素子領域上および素子分
離酸化膜上を通してほぼ平坦に形成されていることを特
徴とする半導体装置、が提供される。
【００１０】また、本発明によれば、（１）シリコン基
板上に選択酸化法により素子分離酸化膜を形成して素子
領域を分離・区画する工程と、（２）前記素子領域の半
導体基板上に熱酸化法によりゲート酸化膜を形成する工
程と、（３）全面にシリコンを堆積して、下地の段差よ
り大きい膜厚の多結晶シリコン膜を形成する工程と、
（４）研磨行って前記多結晶シリコン膜の表面を平坦化
する工程と、（５）平坦化された表面上に高融点金属シ
リサイド膜を形成する工程と、（６）フォトリソグラフ
ィ法を用いて前記高融点金属シリサイド膜およびその下
の多結晶シリコン膜をパターニングしてゲート電極を形
成する工程と、を有する半導体装置の製造方法、が提供
される。
板上に選択酸化法により素子分離酸化膜を形成して素子
領域を分離・区画する工程と、（２）前記素子領域の半
導体基板上に熱酸化法によりゲート酸化膜を形成する工
程と、（３）全面にシリコンを堆積して、下地の段差よ
り大きい膜厚の多結晶シリコン膜を形成する工程と、
（４）研磨行って前記多結晶シリコン膜の表面を平坦化
する工程と、（５）平坦化された表面上に高融点金属シ
リサイド膜を形成する工程と、（６）フォトリソグラフ
ィ法を用いて前記高融点金属シリサイド膜およびその下
の多結晶シリコン膜をパターニングしてゲート電極を形
成する工程と、を有する半導体装置の製造方法、が提供
される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の第１の実
施例を示す工程順断面図であり、図２は、この方法によ
り形成されたＭＯＳトランジスタの平面図である。ま
ず、シリコン基板１上に、ＬＯＣＯＳ法と呼ばれる選択
酸化法により、膜厚約０．６μｍの酸化シリコン膜２を
形成し、その後、熱酸化法によりゲート酸化膜３を形成
する。次に、減圧ＣＶＤ法により、全面に膜厚約０．５
μｍの多結晶シリコン膜４を堆積する。このとき、多結
晶シリコンは、表面に形成されている段差以上の膜厚に
堆積される。次に、不純物拡散を行って、多結晶シリコ
ン膜を低抵抗化する〔図１（ａ）〕。
て説明する。図１（ａ）〜（ｄ）は、本発明の第１の実
施例を示す工程順断面図であり、図２は、この方法によ
り形成されたＭＯＳトランジスタの平面図である。ま
ず、シリコン基板１上に、ＬＯＣＯＳ法と呼ばれる選択
酸化法により、膜厚約０．６μｍの酸化シリコン膜２を
形成し、その後、熱酸化法によりゲート酸化膜３を形成
する。次に、減圧ＣＶＤ法により、全面に膜厚約０．５
μｍの多結晶シリコン膜４を堆積する。このとき、多結
晶シリコンは、表面に形成されている段差以上の膜厚に
堆積される。次に、不純物拡散を行って、多結晶シリコ
ン膜を低抵抗化する〔図１（ａ）〕。
【００１２】続いて、図３に示す化学機械研磨（ＣＭ
Ｐ）装置を用いて、多結晶シリコン膜４の表面を研磨す
る。図３に示されるように、回転する研磨定盤１１上に
ポリウレタン等からなるポリッシングパッド１２が取り
付けられており、その上に研磨剤であるスラリが供給さ
れる。シリコンウェハ１４は、回転する真空チャック１
３に保持されており、これによりシリコンウェハはポリ
ッシングパッド１２へ所定の荷重で押し付けられる。
Ｐ）装置を用いて、多結晶シリコン膜４の表面を研磨す
る。図３に示されるように、回転する研磨定盤１１上に
ポリウレタン等からなるポリッシングパッド１２が取り
付けられており、その上に研磨剤であるスラリが供給さ
れる。シリコンウェハ１４は、回転する真空チャック１
３に保持されており、これによりシリコンウェハはポリ
ッシングパッド１２へ所定の荷重で押し付けられる。
【００１３】ここでは、研磨条件の一例として、スラリ
にフジミ製グランゾックスＦＧＬ３９００を用い、スラ
リ供給量＝５０ｍｌ／ｍｉｎ、研磨定盤回転速度＝３５
ｒｐｍ、ウェハ保持真空チャック回転速度＝３５ｒｐ
ｍ、ウェハ印加荷重＝０．４４ｋｇ／ｃｍ2 とした。こ
の研磨により、多結晶シリコン膜４は表面の段差が解消
されて完全に平坦化される〔図１（ｂ）〕。
にフジミ製グランゾックスＦＧＬ３９００を用い、スラ
リ供給量＝５０ｍｌ／ｍｉｎ、研磨定盤回転速度＝３５
ｒｐｍ、ウェハ保持真空チャック回転速度＝３５ｒｐ
ｍ、ウェハ印加荷重＝０．４４ｋｇ／ｃｍ2 とした。こ
の研磨により、多結晶シリコン膜４は表面の段差が解消
されて完全に平坦化される〔図１（ｂ）〕。
【００１４】次に、スパッタ法を用いて、平坦化された
多結晶シリコン膜４の上に高融点金属シリサイド膜５を
堆積する〔図１（ｃ）〕。このとき、シリサイド膜５の
表面は極めて平坦に形成される。具体的には、従来技術
では、素子分離のための酸化シリコン膜の段差が２００
〜３００ｎｍ程度あるため、同様の段差が高融点金属シ
リサイド膜上にも生じていたが、本発明の方法では、多
結晶シリコン膜の段差を平坦化してしまうため、高融点
金属シリサイド上の段差を５０ｎｍ以下に抑えることが
可能である。
多結晶シリコン膜４の上に高融点金属シリサイド膜５を
堆積する〔図１（ｃ）〕。このとき、シリサイド膜５の
表面は極めて平坦に形成される。具体的には、従来技術
では、素子分離のための酸化シリコン膜の段差が２００
〜３００ｎｍ程度あるため、同様の段差が高融点金属シ
リサイド膜上にも生じていたが、本発明の方法では、多
結晶シリコン膜の段差を平坦化してしまうため、高融点
金属シリサイド上の段差を５０ｎｍ以下に抑えることが
可能である。
【００１５】この後、フォトリソグラフィ技術とドライ
エッチング技術を用いて高融点金属シリサイド膜５およ
び多結晶シリコン膜４をパターニングしてポリサイドゲ
ート電極６を形成する〔図１（ｄ）〕。このフォトリソ
グラフィ技術において、フォトレジストは平坦な面に塗
布されるため、均一な膜厚に形成される。そして、表面
に段差が形成されていないことにより、段差で起こる多
重反射・干渉を回避することができる。したがって、本
発明の方法によれば、ゲート電極のパターンをマスクパ
ターンどおりに形成することが可能になり、また面内で
のばらつきとウェハ間のばらつきを極めて小さく抑える
ことができる。
エッチング技術を用いて高融点金属シリサイド膜５およ
び多結晶シリコン膜４をパターニングしてポリサイドゲ
ート電極６を形成する〔図１（ｄ）〕。このフォトリソ
グラフィ技術において、フォトレジストは平坦な面に塗
布されるため、均一な膜厚に形成される。そして、表面
に段差が形成されていないことにより、段差で起こる多
重反射・干渉を回避することができる。したがって、本
発明の方法によれば、ゲート電極のパターンをマスクパ
ターンどおりに形成することが可能になり、また面内で
のばらつきとウェハ間のばらつきを極めて小さく抑える
ことができる。
【００１６】ここで形成されたポリサイドゲート電極６
は、素子分離領域の酸化シリコン膜２上では高融点金属
シリサイド膜５と極めて薄い多結晶シリコン膜４ａとの
積層構造となるが、ゲート配線抵抗は多結晶シリコンよ
りもシート抵抗の低い高融点金属シリサイドによって律
則されているため、配線抵抗は殆んど上昇しない。次
に、形成されたゲート電極をマスクとして素子領域に不
純物をドープして、ソース・ドレイン領域となる不純物
拡散層７を形成する〔図２〕。
は、素子分離領域の酸化シリコン膜２上では高融点金属
シリサイド膜５と極めて薄い多結晶シリコン膜４ａとの
積層構造となるが、ゲート配線抵抗は多結晶シリコンよ
りもシート抵抗の低い高融点金属シリサイドによって律
則されているため、配線抵抗は殆んど上昇しない。次
に、形成されたゲート電極をマスクとして素子領域に不
純物をドープして、ソース・ドレイン領域となる不純物
拡散層７を形成する〔図２〕。
【００１７】次に、図４（ａ）〜（ｄ）を参照して、本
発明の第２の実施例について説明する。図４（ａ）に示
す状態は、図１（ａ）に示した第１の実施例の場合と同
様であるので、その説明は省略する。その後、図３に示
した化学機械研磨装置を用いて、多結晶シリコン膜４の
表面を研磨する。このとき、酸化シリコン膜２の表面が
露出しても研磨を続け、多結晶シリコン膜の残膜の厚さ
が０．１μｍ程度になるようにする〔図４（ｂ）〕。こ
の実施例では、酸化シリコン膜２の一部まで研磨するた
め研磨量が多く、より平坦化されるが、研磨条件とし
て、多結晶シリコン膜４と酸化シリコン膜２の研磨レー
トが一定となるように条件を調整する必要がある。
発明の第２の実施例について説明する。図４（ａ）に示
す状態は、図１（ａ）に示した第１の実施例の場合と同
様であるので、その説明は省略する。その後、図３に示
した化学機械研磨装置を用いて、多結晶シリコン膜４の
表面を研磨する。このとき、酸化シリコン膜２の表面が
露出しても研磨を続け、多結晶シリコン膜の残膜の厚さ
が０．１μｍ程度になるようにする〔図４（ｂ）〕。こ
の実施例では、酸化シリコン膜２の一部まで研磨するた
め研磨量が多く、より平坦化されるが、研磨条件とし
て、多結晶シリコン膜４と酸化シリコン膜２の研磨レー
トが一定となるように条件を調整する必要がある。
【００１８】次に、スパッタ法を用いて、多結晶シリコ
ン膜４および酸化シリコン膜２上に高融点金属シリサイ
ド膜５を堆積する〔図４（ｃ）〕。この後、フォトリソ
グラフィ技術とドライエッチング技術を用いて高融点金
属シリサイド膜５および多結晶シリコン膜４をパターニ
ングしてポリサイドゲート電極６を形成する〔図４
（ｄ）〕。
ン膜４および酸化シリコン膜２上に高融点金属シリサイ
ド膜５を堆積する〔図４（ｃ）〕。この後、フォトリソ
グラフィ技術とドライエッチング技術を用いて高融点金
属シリサイド膜５および多結晶シリコン膜４をパターニ
ングしてポリサイドゲート電極６を形成する〔図４
（ｄ）〕。
【００１９】このフォトリソグラフィ技術においても、
フォトレジストは均一な膜厚に形成され、かつ下地の表
面に段差が形成されていないため、ゲート電極パターン
は精度よくかつばらつき少なく形成することができる。
なお、本実施例において形成されたポリサイドゲート電
極では、素子分離領域の酸化シリコン膜２上では高融点
金属シリサイド膜５のみとなるが、多結晶シリコン膜に
比較してシリサイド膜は遥かにシート抵抗が低いため、
配線抵抗は従前のポリサイド構造の場合と比較して殆ん
ど上昇しない。この後、形成されたポリサイドゲート電
極をマスクとして素子領域に不純物をドープし、ソース
・ドレイン領域（図示なし）を形成してＭＯＳトランジ
スタを形成する。
フォトレジストは均一な膜厚に形成され、かつ下地の表
面に段差が形成されていないため、ゲート電極パターン
は精度よくかつばらつき少なく形成することができる。
なお、本実施例において形成されたポリサイドゲート電
極では、素子分離領域の酸化シリコン膜２上では高融点
金属シリサイド膜５のみとなるが、多結晶シリコン膜に
比較してシリサイド膜は遥かにシート抵抗が低いため、
配線抵抗は従前のポリサイド構造の場合と比較して殆ん
ど上昇しない。この後、形成されたポリサイドゲート電
極をマスクとして素子領域に不純物をドープし、ソース
・ドレイン領域（図示なし）を形成してＭＯＳトランジ
スタを形成する。
【００２０】
【発明の効果】以上説明したように、本発明は、多結晶
シリコン膜を研磨により平坦化した後にその上に高融点
金属シリサイド膜を堆積してポリサイドゲート電極を形
成するものであるので、ゲート電極をパターニングする
ためのフォトリソグラフィ工程を平坦面において実施す
ることができる。したがって、本発明によれば、フォト
レジストの膜厚を面内において均一化することができ、
かつその下地に段差が形成されていないため、フォトレ
ジストのバルク効果を抑制することができるとともに段
差において生じる多重反射・干渉を回避することができ
る。その結果、ゲート電極を精度よく、ばらつき少なく
形成することが可能になる。
シリコン膜を研磨により平坦化した後にその上に高融点
金属シリサイド膜を堆積してポリサイドゲート電極を形
成するものであるので、ゲート電極をパターニングする
ためのフォトリソグラフィ工程を平坦面において実施す
ることができる。したがって、本発明によれば、フォト
レジストの膜厚を面内において均一化することができ、
かつその下地に段差が形成されていないため、フォトレ
ジストのバルク効果を抑制することができるとともに段
差において生じる多重反射・干渉を回避することができ
る。その結果、ゲート電極を精度よく、ばらつき少なく
形成することが可能になる。
【図１】本発明の第１の実施例の製造方法を示す工程順
断面図。
断面図。
【図２】本発明の第１の実施例の平面図。
【図３】本発明の実施例のにおいて用いられる化学機械
研磨装置の概略図。
研磨装置の概略図。
【図４】本発明の第２の実施例の製造方法を示す工程順
断面図。
断面図。
【図５】従来例の製造方法を示す工程順断面図とそれに
より形成されたＭＯＳトランジスタの平面図。
より形成されたＭＯＳトランジスタの平面図。
１ シリコン基板 ２ 酸化シリコン膜 ３ ゲート酸化膜 ４ 多結晶シリコン膜 ５ 高融点金属シリサイド膜 ６ ポリサイドゲート電極 ７ 不純物拡散層 １１ 研磨定盤 １２ ポリッシングパッド １３ 真空チャック １４ シリコンウェハ
Claims (5)
- 【請求項１】 素子分離酸化膜がシリコン基板の表面よ
り突起するように形成され、該素子分離酸化膜に囲まれ
た素子領域上にゲート酸化膜を介して多結晶シリコン膜
と高融点金属シリサイド膜との積層体からなるゲート電
極が形成されている半導体装置において、前記高融点金
属シリサイド膜の上面が素子領域上および素子分離酸化
膜上を通してほぼ平坦に形成されていることを特徴とす
る半導体装置。 - 【請求項２】 前記多結晶シリコン膜は、前記素子領域
上にのみ形成されており、その上面が前記素子分離酸化
膜の上面とほぼ一致していることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 （１）シリコン基板上に選択酸化法によ
り素子分離酸化膜を形成して素子領域を分離・区画する
工程と、 （２）前記素子領域の半導体基板上に熱酸化法によりゲ
ート酸化膜を形成する工程と、 （３）全面にシリコンを堆積して、下地の段差より大き
い膜厚の多結晶シリコン膜を形成する工程と、 （４）研磨行って前記多結晶シリコン膜の表面を平坦化
する工程と、 （５）平坦化された表面上に高融点金属シリサイド膜を
形成する工程と、 （６）フォトリソグラフィ法を用いて前記高融点金属シ
リサイド膜およびその下の多結晶シリコン膜をパターニ
ングしてゲート電極を形成する工程と、を有することを
特徴とする半導体装置の製造方法。 - 【請求項４】 前記第（４）の工程における研磨が、化
学機械研磨法により行われることを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項５】 前記第（４）の工程における研磨は、前
記素子分離酸化膜上の多結晶シリコン膜を完全に除去
し、その下の素子分離酸化膜の一部をも研磨・除去する
ものであることを特徴とする請求項３記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042558A JP2848481B2 (ja) | 1995-02-08 | 1995-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7042558A JP2848481B2 (ja) | 1995-02-08 | 1995-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213612A true JPH08213612A (ja) | 1996-08-20 |
| JP2848481B2 JP2848481B2 (ja) | 1999-01-20 |
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ID=12639377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7042558A Expired - Fee Related JP2848481B2 (ja) | 1995-02-08 | 1995-02-08 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2848481B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156631A (en) * | 1996-09-06 | 2000-12-05 | Nec Corporation | Method of manufacturing semiconductor device |
| US7977194B2 (en) | 2005-07-26 | 2011-07-12 | Fujitsu Semiconductor Limited | Method for fabricating semiconductor device with fully silicided gate electrode |
| US8324040B2 (en) | 2005-07-26 | 2012-12-04 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| US20130264498A1 (en) * | 2012-04-04 | 2013-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of ion neutralization with multiple-zoned plasma flood gun |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181469A (ja) * | 1988-01-08 | 1989-07-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1995
- 1995-02-08 JP JP7042558A patent/JP2848481B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181469A (ja) * | 1988-01-08 | 1989-07-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| US7977194B2 (en) | 2005-07-26 | 2011-07-12 | Fujitsu Semiconductor Limited | Method for fabricating semiconductor device with fully silicided gate electrode |
| US8324040B2 (en) | 2005-07-26 | 2012-12-04 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| US20130264498A1 (en) * | 2012-04-04 | 2013-10-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method of ion neutralization with multiple-zoned plasma flood gun |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848481B2 (ja) | 1999-01-20 |
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