JP2003347406A - 電子装置の設計方法および製造方法 - Google Patents
電子装置の設計方法および製造方法Info
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】
【課題】 ＣＭＰ法を用いてＳＴＩ構造、配線構造等を
形成する場合に、研磨速度が異なる領域の疎密により生
ずるエロージョン等の凹みを防止し、良好な平坦度を有
する研磨面を得ることができる設計方法および製造方法
を提供する。 【解決手段】 レイアウト領域を小領域に等しく分割
し、その分割された小領域ごとに面積率を計算し、第１
の所定の範囲内か否かの判別を行う。前記範囲から外れ
ている場合は、ダミー領域を配置し、またはパターンを
分割して範囲内にする。すべの小領域について判別後、
レイアウト領域を小領域と異なる大きさの大領域に分割
し、その分割された大領域ごとに面積率を計算し、第２
の所定の範囲内か否かの判別を行う。前記範囲から外れ
ている場合は、上記と同様にして範囲内にする。
形成する場合に、研磨速度が異なる領域の疎密により生
ずるエロージョン等の凹みを防止し、良好な平坦度を有
する研磨面を得ることができる設計方法および製造方法
を提供する。 【解決手段】 レイアウト領域を小領域に等しく分割
し、その分割された小領域ごとに面積率を計算し、第１
の所定の範囲内か否かの判別を行う。前記範囲から外れ
ている場合は、ダミー領域を配置し、またはパターンを
分割して範囲内にする。すべの小領域について判別後、
レイアウト領域を小領域と異なる大きさの大領域に分割
し、その分割された大領域ごとに面積率を計算し、第２
の所定の範囲内か否かの判別を行う。前記範囲から外れ
ている場合は、上記と同様にして範囲内にする。
Description
【０００１】
【発明の属する技術分野】本発明は、化学機械的研磨
（ＣＭＰ）法が適用されるＳＴＩ（ＳｈａｌｌｏｗＴｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造あるいは配線構造
等を有する電子装置の設計方法およびその設計方法が適
用される電子装置の製造方法に関する。なお、電子装置
には、半導体装置に限定されず、ＣＭＰ法が適用され
る、薄膜磁気ヘッド、ＣＣＤ素子、および半導体レーザ
等が含まれる。
（ＣＭＰ）法が適用されるＳＴＩ（ＳｈａｌｌｏｗＴｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造あるいは配線構造
等を有する電子装置の設計方法およびその設計方法が適
用される電子装置の製造方法に関する。なお、電子装置
には、半導体装置に限定されず、ＣＭＰ法が適用され
る、薄膜磁気ヘッド、ＣＣＤ素子、および半導体レーザ
等が含まれる。
【０００２】
【従来の技術】半導体装置、磁気ヘッドなどの電子装置
では、薄膜を積層した構造となっている素子や配線構造
が採用されている。これらの素子等の製造において、積
層した面を平坦化するためにＣＭＰ法が用いられてい
る。
では、薄膜を積層した構造となっている素子や配線構造
が採用されている。これらの素子等の製造において、積
層した面を平坦化するためにＣＭＰ法が用いられてい
る。
【０００３】例えば、ＣＭＰ法は、ＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイス
の製造において、ＳＴＩ工程に用いられている。ＳＴＩ
工程は、半導体基板上の素子領域間を電気的に分離する
ために、絶縁性の材料を埋め込んで素子分離領域を形成
するものである。以下、図１を参照しながら、従来のＳ
ＴＩ工程について説明する。
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイス
の製造において、ＳＴＩ工程に用いられている。ＳＴＩ
工程は、半導体基板上の素子領域間を電気的に分離する
ために、絶縁性の材料を埋め込んで素子分離領域を形成
するものである。以下、図１を参照しながら、従来のＳ
ＴＩ工程について説明する。
【０００４】図１（Ａ）〜（Ｅ）は、ＳＴＩ工程を示し
た図である。
た図である。
【０００５】図１（Ａ）を参照するに、シリコン基板１
１を熱酸化により、シリコン酸化膜１２を形成する。そ
の上に、スパッタ法、ＣＶＤ（化学気相成長）法等によ
りシリコン窒化膜１３を形成する。
１を熱酸化により、シリコン酸化膜１２を形成する。そ
の上に、スパッタ法、ＣＶＤ（化学気相成長）法等によ
りシリコン窒化膜１３を形成する。
【０００６】図１（Ｂ）を参照するに、次に、素子分離
領域となる部分のシリコン窒化膜１３を、フォトリソグ
ラフィ法およびドライエッチングを用いて除去する。次
に、残留するシリコン窒化膜１３をマスクとして、ドラ
イエッチング法により、素子分離領域のシリコン酸化膜
１２およびＳｉを除去し、トレンチ（溝）１４を形成す
る。
領域となる部分のシリコン窒化膜１３を、フォトリソグ
ラフィ法およびドライエッチングを用いて除去する。次
に、残留するシリコン窒化膜１３をマスクとして、ドラ
イエッチング法により、素子分離領域のシリコン酸化膜
１２およびＳｉを除去し、トレンチ（溝）１４を形成す
る。
【０００７】図１（Ｃ）を参照するに、次に、トレンチ
１４の内壁を熱酸化し、シリコン酸化膜１５を形成し、
ＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉ
ｌｉｃａｔｅ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ
Ｐｌａｓｍａ）等を用いたＣＶＤ法によりシリコン酸化
膜１６を堆積させる。
１４の内壁を熱酸化し、シリコン酸化膜１５を形成し、
ＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉ
ｌｉｃａｔｅ）、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ
Ｐｌａｓｍａ）等を用いたＣＶＤ法によりシリコン酸化
膜１６を堆積させる。
【０００８】図１（Ｄ）を参照するに、シリコン窒化膜
１３とほぼ同一面を形成するようになるまでＣＭＰ法に
よりシリコン酸化膜１６を研磨する。この際、シリコン
窒化膜１３は研磨ストッパとして作用する。すなわち、
通常、シリコン酸化膜１６の研磨速度は、シリコン窒化
膜１３の研磨速度に対し３〜４倍程度となっている。
１３とほぼ同一面を形成するようになるまでＣＭＰ法に
よりシリコン酸化膜１６を研磨する。この際、シリコン
窒化膜１３は研磨ストッパとして作用する。すなわち、
通常、シリコン酸化膜１６の研磨速度は、シリコン窒化
膜１３の研磨速度に対し３〜４倍程度となっている。
【０００９】図１（Ｅ）を参照するに、シリコン窒化膜
１３をリン酸を用いたウエットエッチング等で除去し、
ＨＦを用いたウエットエッチングでシリコン酸化膜１２
を除去する。以上により、シリコン酸化膜１６が埋め込
まれた素子分離領域１７と素子領域１８が形成される。
１３をリン酸を用いたウエットエッチング等で除去し、
ＨＦを用いたウエットエッチングでシリコン酸化膜１２
を除去する。以上により、シリコン酸化膜１６が埋め込
まれた素子分離領域１７と素子領域１８が形成される。
【００１０】ところで、ＣＭＰ法によって研磨された基
板の平坦度は、素子配置のレイアウトに依存することが
知られている。つまり、シリコン窒化膜１３が形成され
ている素子領域１８が密の部分と疎の部分では、シリコ
ン窒化膜１３が研磨される量が異なることがある。例え
ば、シリコン窒化膜１３が形成されている素子領域１８
が密の部分は、シリコン窒化膜１３上に堆積しているシ
リコン酸化膜１６の体積が大きいため、シリコン窒化膜
１３を露出させるまでの研磨時間が長くなる。一方、素
子領域１８が疎の部分は、シリコン窒化膜１３上に堆積
しているシリコン酸化膜１６の体積が小さいため、シリ
コン窒化膜１３を露出させるまでの研磨時間が短くな
る。その結果、疎の部分を過研磨しないようにすると、
密の部分で研磨が不十分となり、密の部分を完全に研磨
しようとすると、疎の部分は過研磨状態となる。
板の平坦度は、素子配置のレイアウトに依存することが
知られている。つまり、シリコン窒化膜１３が形成され
ている素子領域１８が密の部分と疎の部分では、シリコ
ン窒化膜１３が研磨される量が異なることがある。例え
ば、シリコン窒化膜１３が形成されている素子領域１８
が密の部分は、シリコン窒化膜１３上に堆積しているシ
リコン酸化膜１６の体積が大きいため、シリコン窒化膜
１３を露出させるまでの研磨時間が長くなる。一方、素
子領域１８が疎の部分は、シリコン窒化膜１３上に堆積
しているシリコン酸化膜１６の体積が小さいため、シリ
コン窒化膜１３を露出させるまでの研磨時間が短くな
る。その結果、疎の部分を過研磨しないようにすると、
密の部分で研磨が不十分となり、密の部分を完全に研磨
しようとすると、疎の部分は過研磨状態となる。
【００１１】これに対して、ＣＭＰ法により均一に研磨
する技術が、特開平９−１０２５３９号公報に開示され
ている（以下、「従来技術１」という。）。従来技術１
を、図２を参照して、以下に説明する。
する技術が、特開平９−１０２５３９号公報に開示され
ている（以下、「従来技術１」という。）。従来技術１
を、図２を参照して、以下に説明する。
【００１２】図２（Ａ）〜（Ｆ）は、従来技術１のＳＴ
Ｉ工程を示した図である。
Ｉ工程を示した図である。
【００１３】図２（Ａ）を参照するに、シリコン基板２
１にシリコン酸化膜２２とシリコン窒化膜２３をこの順
に積層し、前述した方法により深さ０．４μｍのトレン
チ２４および凸部の素子領域２５を形成する。
１にシリコン酸化膜２２とシリコン窒化膜２３をこの順
に積層し、前述した方法により深さ０．４μｍのトレン
チ２４および凸部の素子領域２５を形成する。
【００１４】図２（Ｂ）を参照するに、次に、ＣＶＤ法
によりシリコン酸化膜２６を堆積する。この際、堆積す
るシリコン酸化膜２６の厚さは、トレンチ２４の深さと
同程度でよい。
によりシリコン酸化膜２６を堆積する。この際、堆積す
るシリコン酸化膜２６の厚さは、トレンチ２４の深さと
同程度でよい。
【００１５】図２（Ｃ）を参照するに、次に、シリコン
酸化膜２６上にフォトレジスト膜を塗布し、パターニン
グして、素子領域２５の直上に開口部を形成する。この
フォトレジスト膜２７のパターンは、素子領域２５とト
レンチ２４とからなるパターンの反転パターンとなって
いる。
酸化膜２６上にフォトレジスト膜を塗布し、パターニン
グして、素子領域２５の直上に開口部を形成する。この
フォトレジスト膜２７のパターンは、素子領域２５とト
レンチ２４とからなるパターンの反転パターンとなって
いる。
【００１６】図２（Ｄ）を参照するに、次に、フォトレ
ジスト膜２７をマスクとして、異方性エッチングによ
り、素子領域２５上のシリコン酸化膜２６を除去する。
ジスト膜２７をマスクとして、異方性エッチングによ
り、素子領域２５上のシリコン酸化膜２６を除去する。
【００１７】図２（Ｅ）を参照するに、次に、フォトレ
ジスト膜２７を除去し、Ａｒイオンを用いたドライエッ
チングにより、Ａｒイオンを基板に垂直に入射し、シリ
コン酸化膜２６をエッチングする。これによって、シリ
コン酸化膜２６がほぼ平坦となる。
ジスト膜２７を除去し、Ａｒイオンを用いたドライエッ
チングにより、Ａｒイオンを基板に垂直に入射し、シリ
コン酸化膜２６をエッチングする。これによって、シリ
コン酸化膜２６がほぼ平坦となる。
【００１８】図２（Ｆ）を参照するに、次に、ＣＭＰ法
によりシリコン窒化膜２３上のシリコン酸化膜２６が除
去されるまで研磨を行う。シリコン酸化膜２６とシリコ
ン窒化膜２３からなる平坦な研磨面が形成され、素子分
離領域２８が形成される。このように、従来技術１によ
れば、研磨前の研磨面がほぼ平坦なので、研磨布の変形
が抑制され、それによって局部的な研磨速度のばらつき
が抑制され、研磨後の平坦性を向上できるとするもので
ある。
によりシリコン窒化膜２３上のシリコン酸化膜２６が除
去されるまで研磨を行う。シリコン酸化膜２６とシリコ
ン窒化膜２３からなる平坦な研磨面が形成され、素子分
離領域２８が形成される。このように、従来技術１によ
れば、研磨前の研磨面がほぼ平坦なので、研磨布の変形
が抑制され、それによって局部的な研磨速度のばらつき
が抑制され、研磨後の平坦性を向上できるとするもので
ある。
【００１９】また、ＣＭＰ法により均一に研磨する他の
技術としては、特開平１０−１７３０３５号公報に開示
されている（以下、「従来技術２」という。）。本公報
によれば、各素子間の距離を１００μｍ以下にして、１
００μｍ以上になる場合はダミー領域を追加して、素子
の粗密を平均化することにより、均一に研磨しようとい
うものである。
技術としては、特開平１０−１７３０３５号公報に開示
されている（以下、「従来技術２」という。）。本公報
によれば、各素子間の距離を１００μｍ以下にして、１
００μｍ以上になる場合はダミー領域を追加して、素子
の粗密を平均化することにより、均一に研磨しようとい
うものである。
【００２０】
【発明が解決しようとする課題】しかしながら、従来技
術１の場合、従来のＳＴＩ工程と比較して、フォトレジ
ストをパターニングするために必要なマスク工程および
ドライエッチング処理等が新たに必要となり、製造コス
トが増大するという問題がある。
術１の場合、従来のＳＴＩ工程と比較して、フォトレジ
ストをパターニングするために必要なマスク工程および
ドライエッチング処理等が新たに必要となり、製造コス
トが増大するという問題がある。
【００２１】また、従来技術２の場合、以下に説明する
問題がある。図３は、素子領域と素子分離領域を有する
基板の一例である。図３を参照するに、例えば、一辺が
５００μｍの素子領域３１が１μｍ幅の素子分離領域３
２を挟んで１ｍｍ程度にわたって形成され、続いて、図
３において拡大して示すように、一辺が０．５μｍの正
方形の素子領域３３が１μｍの素子分離領域３４を挟ん
で１ｍｍ程度形成されている。かかる基板３０は、図１
（Ｃ）に示した積層構造を形成している。図１において
説明したＳＴＩ工程と同様にして基板３０の表面のシリ
コン酸化膜３５をＣＭＰ法により研磨する。図４は、図
３に示した基板３０を研磨した後の要部断面図である。
図４を参照するに、一辺が５００μｍの素子領域３１に
は、シリコン酸化膜３５がシリコン窒化膜３６上に残留
し、研磨不足の状態になっている。また、一辺が０．５
μｍの素子領域３３は、凹み（エロージョン）が生じ、
過研磨状態となっている。このように一つの基板に研磨
不足と過研磨の２つの状態が生じ、研磨時間等の研磨量
の最適化を行ってもこの状態は解消されないという問題
がある。
問題がある。図３は、素子領域と素子分離領域を有する
基板の一例である。図３を参照するに、例えば、一辺が
５００μｍの素子領域３１が１μｍ幅の素子分離領域３
２を挟んで１ｍｍ程度にわたって形成され、続いて、図
３において拡大して示すように、一辺が０．５μｍの正
方形の素子領域３３が１μｍの素子分離領域３４を挟ん
で１ｍｍ程度形成されている。かかる基板３０は、図１
（Ｃ）に示した積層構造を形成している。図１において
説明したＳＴＩ工程と同様にして基板３０の表面のシリ
コン酸化膜３５をＣＭＰ法により研磨する。図４は、図
３に示した基板３０を研磨した後の要部断面図である。
図４を参照するに、一辺が５００μｍの素子領域３１に
は、シリコン酸化膜３５がシリコン窒化膜３６上に残留
し、研磨不足の状態になっている。また、一辺が０．５
μｍの素子領域３３は、凹み（エロージョン）が生じ、
過研磨状態となっている。このように一つの基板に研磨
不足と過研磨の２つの状態が生じ、研磨時間等の研磨量
の最適化を行ってもこの状態は解消されないという問題
がある。
【００２２】さらに、従来技術２の問題の対応案とし
て、特開２００１−７１１４号公報に開示されている技
術（以下、「従来技術３」という。）は、素子の面積率
を規定して素子を配置することにより均一に研磨しよう
というものである。なお、従来技術３は、配線構造に関
するものであるが、ここでは素子領域に当てはめて説明
する。
て、特開２００１−７１１４号公報に開示されている技
術（以下、「従来技術３」という。）は、素子の面積率
を規定して素子を配置することにより均一に研磨しよう
というものである。なお、従来技術３は、配線構造に関
するものであるが、ここでは素子領域に当てはめて説明
する。
【００２３】図５は、素子領域と素子分離領域とからな
る領域のパターンを１００μｍ角の小領域に分割して示
した図である。図５において、面積率８０％の小領域５
１を白ぬきで、面積率２０％の小領域５２をハッチング
で表す。図５を参照するに、面積率は、素子領域の面積
の総和／小領域の面積×１００で表される。例えば、面
積率が２０％の小領域と８０％の小領域がランダムに配
置されている場合に基づいて、規定の平坦度を満足する
面積率を規定する。そして、この小領域ごとに規定され
た面積率の範囲に含まれるように素子等を配置する。す
なわち、従来技術３によれば、ある一の大きさの小領域
が所定の面積率の範囲内に含まれれば、均一に研磨でき
るとするものである。
る領域のパターンを１００μｍ角の小領域に分割して示
した図である。図５において、面積率８０％の小領域５
１を白ぬきで、面積率２０％の小領域５２をハッチング
で表す。図５を参照するに、面積率は、素子領域の面積
の総和／小領域の面積×１００で表される。例えば、面
積率が２０％の小領域と８０％の小領域がランダムに配
置されている場合に基づいて、規定の平坦度を満足する
面積率を規定する。そして、この小領域ごとに規定され
た面積率の範囲に含まれるように素子等を配置する。す
なわち、従来技術３によれば、ある一の大きさの小領域
が所定の面積率の範囲内に含まれれば、均一に研磨でき
るとするものである。
【００２４】しかしながら、素子領域と素子分離領域と
からなる領域のパターンの他の例を図６に示すように、
面積率が２０％の小領域５２が数ミリメートルに渡って
連続し、続いて、８０％の小領域５１が数ミリメートル
に渡って連続する場合は、これらの小領域のすべてにわ
たって均一に研磨することはできず、平坦性に問題が生
ずる。すなわち、８０％の領域では、研磨不足の状態が
生じ、２０％の領域では過研磨状態が生じて、両状態を
同時に解決することができない。
からなる領域のパターンの他の例を図６に示すように、
面積率が２０％の小領域５２が数ミリメートルに渡って
連続し、続いて、８０％の小領域５１が数ミリメートル
に渡って連続する場合は、これらの小領域のすべてにわ
たって均一に研磨することはできず、平坦性に問題が生
ずる。すなわち、８０％の領域では、研磨不足の状態が
生じ、２０％の領域では過研磨状態が生じて、両状態を
同時に解決することができない。
【００２５】したがって、本発明は、上記の問題に鑑み
てなされたものであり、本発明の目的は、ＣＭＰ法を用
いてＳＴＩ構造、配線構造等を形成する場合に、研磨速
度が異なる領域の疎密により生ずるエロージョン等の凹
みを防止し、良好な平坦度を有する研磨面を得ることが
できる設計方法および製造方法を提供すると共に、自由
度のより大きい設計方法を提供することである。
てなされたものであり、本発明の目的は、ＣＭＰ法を用
いてＳＴＩ構造、配線構造等を形成する場合に、研磨速
度が異なる領域の疎密により生ずるエロージョン等の凹
みを防止し、良好な平坦度を有する研磨面を得ることが
できる設計方法および製造方法を提供すると共に、自由
度のより大きい設計方法を提供することである。
【００２６】
【課題を解決するための手段】本発明の第１の観点によ
れば、（１）化学機械的研磨により研磨速度が大きい易
研磨領域と研磨速度が小さい難研磨領域との両方を含ん
で画定されるレイアウト領域を第１の小領域に等しく複
数に分割する工程と、（２）各々の該第１の小領域につ
いて、前記難研磨領域が占める第１の面積率を求め、研
磨後平坦度を確保するために前記第１の小領域中に前記
難研磨領域が占めてよい許容面積率と前記第１の面積率
を対比し、前記第１の面積率が前記許容面積率よりも大
きければ易研磨領域を拡大あるいは追加し、前記許容面
積率よりも小さければ難研磨領域を拡大あるいは追加す
る工程と、（３）前記レイアウト領域を前記第１の小領
域と異なる大きさの第２の小領域に等しく複数に分割す
る工程と、（４）各々の該第２の小領域について、前記
難研磨領域が占める第２の面積率を求め、研磨後平坦度
を確保するために前記第２の小領域中に前記難研磨領域
が占めてよい許容面積率と前記第２の面積率を対比し、
前記第２の面積率が前記許容面積率よりも大きければ易
研磨領域を拡大あるいは追加し、前記許容最大面積率よ
りも小さければ難研磨領域を拡大あるいは追加する工程
とを有する電子装置の設計方法が提供される。
れば、（１）化学機械的研磨により研磨速度が大きい易
研磨領域と研磨速度が小さい難研磨領域との両方を含ん
で画定されるレイアウト領域を第１の小領域に等しく複
数に分割する工程と、（２）各々の該第１の小領域につ
いて、前記難研磨領域が占める第１の面積率を求め、研
磨後平坦度を確保するために前記第１の小領域中に前記
難研磨領域が占めてよい許容面積率と前記第１の面積率
を対比し、前記第１の面積率が前記許容面積率よりも大
きければ易研磨領域を拡大あるいは追加し、前記許容面
積率よりも小さければ難研磨領域を拡大あるいは追加す
る工程と、（３）前記レイアウト領域を前記第１の小領
域と異なる大きさの第２の小領域に等しく複数に分割す
る工程と、（４）各々の該第２の小領域について、前記
難研磨領域が占める第２の面積率を求め、研磨後平坦度
を確保するために前記第２の小領域中に前記難研磨領域
が占めてよい許容面積率と前記第２の面積率を対比し、
前記第２の面積率が前記許容面積率よりも大きければ易
研磨領域を拡大あるいは追加し、前記許容最大面積率よ
りも小さければ難研磨領域を拡大あるいは追加する工程
とを有する電子装置の設計方法が提供される。
【００２７】本発明によれば、化学機械的研磨（ＣＭ
Ｐ）が適用される場合に、前記（１）の工程では、研磨
速度の異なる易研磨および難研磨領域を含むレイアウト
領域を、まずある大きさの小領域に等しく分割する。次
に前記（２）の工程では、この小領域に対して面積率を
計算する。面積率は、難研磨領域の面積／小領域の面積
×１００と表される。次に、おのおの小領域ごとに計算
された面積率が予め規定されている許容面積率の範囲内
か否かを判別する。面積率が許容面積率より大きい場合
は、易研磨領域を拡大あるいは追加して、その小領域の
面積率を低下させる。面積率が許容面積率より小さい場
合は難研磨領域を拡大あるいは追加して、面積率を増加
させる。なお、許容面積率は、後述する本発明に至った
経緯における試験と同様にして求めることができる。す
べての小領域について判別後、前記（３）の工程では、
第１の小領域とは異なる大きさの第２の小領域に等しく
分割する。次に前記（４）の工程では、第２の小領域に
対して許容面積率を規定し、前記（２）の工程と同様に
判別・処理する。
Ｐ）が適用される場合に、前記（１）の工程では、研磨
速度の異なる易研磨および難研磨領域を含むレイアウト
領域を、まずある大きさの小領域に等しく分割する。次
に前記（２）の工程では、この小領域に対して面積率を
計算する。面積率は、難研磨領域の面積／小領域の面積
×１００と表される。次に、おのおの小領域ごとに計算
された面積率が予め規定されている許容面積率の範囲内
か否かを判別する。面積率が許容面積率より大きい場合
は、易研磨領域を拡大あるいは追加して、その小領域の
面積率を低下させる。面積率が許容面積率より小さい場
合は難研磨領域を拡大あるいは追加して、面積率を増加
させる。なお、許容面積率は、後述する本発明に至った
経緯における試験と同様にして求めることができる。す
べての小領域について判別後、前記（３）の工程では、
第１の小領域とは異なる大きさの第２の小領域に等しく
分割する。次に前記（４）の工程では、第２の小領域に
対して許容面積率を規定し、前記（２）の工程と同様に
判別・処理する。
【００２８】後述する本願発明者により得られた知見に
よれば、一の大きさの小領域のみで面積率を規定する
と、平坦度の良好な研磨面を形成するためには、面積率
を著しく狭い範囲に規定する必要がある。これに対し、
本発明では、２つの大きさの小領域について面積率を規
定しており、それらのうちの小さい小領域では面積率を
より広い範囲で規定することができる。すなわち、設計
の自由度がより大きくなり設計を容易化することができ
る。そして、他方の大きい小領域では、一の大きさの小
領域のみで面積率を規定した場合と同等の面積率の範囲
で規定することができる。したがって、本発明によれ
ば、研磨速度が異なる領域の疎密により生ずるエロージ
ョン等の凹みを防止し、良好な平坦度を有する研磨面を
得ることができるとともに、設計の自由度を大きくする
ことができる。
よれば、一の大きさの小領域のみで面積率を規定する
と、平坦度の良好な研磨面を形成するためには、面積率
を著しく狭い範囲に規定する必要がある。これに対し、
本発明では、２つの大きさの小領域について面積率を規
定しており、それらのうちの小さい小領域では面積率を
より広い範囲で規定することができる。すなわち、設計
の自由度がより大きくなり設計を容易化することができ
る。そして、他方の大きい小領域では、一の大きさの小
領域のみで面積率を規定した場合と同等の面積率の範囲
で規定することができる。したがって、本発明によれ
ば、研磨速度が異なる領域の疎密により生ずるエロージ
ョン等の凹みを防止し、良好な平坦度を有する研磨面を
得ることができるとともに、設計の自由度を大きくする
ことができる。
【００２９】本発明の第２の観点によれば、（１）化学
機械的研磨により研磨速度が異なる素子分離領域と、該
素子分離領域により画成された基板領域との両方を含む
素子形成領域を第１の小領域に等しく複数に分割する工
程と、（２）各々の該第１の小領域について、前記基板
領域が占める第１の面積率を求め、研磨後平坦度を確保
するために前記第１の小領域中に前記基板領域が占めて
よい許容最大面積率と前記第１の面積率を対比し、前記
第１の面積率が前記許容面積率よりも大きければ素子分
離領域を拡大あるいは追加し、前記許容面積率よりも小
さければ基板領域を拡大あるいは追加する工程と、
（３）前記素子形成領域を前記第１の小領域と異なる大
きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記基板領域が
占める第２の面積率を求め、研磨後平坦度を確保するた
めに前記第２の小領域中に前記基板領域が占めてよい許
容面積率と前記第２の面積率を対比し、前記第２の面積
率が前記許容面積率よりも大きければ素子分離領域を拡
大あるいは追加し、前記許容面積率よりも小さければ基
板領域を拡大あるいは追加する工程とを有する電子装置
の設計方法が提供される。
機械的研磨により研磨速度が異なる素子分離領域と、該
素子分離領域により画成された基板領域との両方を含む
素子形成領域を第１の小領域に等しく複数に分割する工
程と、（２）各々の該第１の小領域について、前記基板
領域が占める第１の面積率を求め、研磨後平坦度を確保
するために前記第１の小領域中に前記基板領域が占めて
よい許容最大面積率と前記第１の面積率を対比し、前記
第１の面積率が前記許容面積率よりも大きければ素子分
離領域を拡大あるいは追加し、前記許容面積率よりも小
さければ基板領域を拡大あるいは追加する工程と、
（３）前記素子形成領域を前記第１の小領域と異なる大
きさの第２の小領域に等しく複数に分割する工程と、
（４）各々の該第２の小領域について、前記基板領域が
占める第２の面積率を求め、研磨後平坦度を確保するた
めに前記第２の小領域中に前記基板領域が占めてよい許
容面積率と前記第２の面積率を対比し、前記第２の面積
率が前記許容面積率よりも大きければ素子分離領域を拡
大あるいは追加し、前記許容面積率よりも小さければ基
板領域を拡大あるいは追加する工程とを有する電子装置
の設計方法が提供される。
【００３０】基板上の素子形成領域に素子分離領域を形
成するＳＴＩ工程ではＣＭＰ法が適用される。ＳＴＩ工
程において、素子分離領域と素子分離領域以外の領域で
ある基板領域とは研磨速度が異なる。例えば、素子分離
領域は易研磨領域であり、基板領域は難研磨量領域であ
る。本発明によれば、上述した第１の観点の作用と同様
の作用により、研磨速度が異なる領域の疎密により生ず
るエロージョン等の凹みを防止し、良好な平坦度を有す
る研磨面を得ることができるとともに、素子の配置等の
設計の自由度を大きくすることができる。
成するＳＴＩ工程ではＣＭＰ法が適用される。ＳＴＩ工
程において、素子分離領域と素子分離領域以外の領域で
ある基板領域とは研磨速度が異なる。例えば、素子分離
領域は易研磨領域であり、基板領域は難研磨量領域であ
る。本発明によれば、上述した第１の観点の作用と同様
の作用により、研磨速度が異なる領域の疎密により生ず
るエロージョン等の凹みを防止し、良好な平坦度を有す
る研磨面を得ることができるとともに、素子の配置等の
設計の自由度を大きくすることができる。
【００３１】本発明の第３の観点によれば、（１）化学
機械的研磨により研磨速度が異なる配線層領域と絶縁層
領域との両方を含む配線領域を第１の小領域に等しく複
数に分割する工程と、（２）各々の該第１の小領域につ
いて、前記絶縁層領域が占める第１の面積率を求め、研
磨後平坦度を確保するために前記第１の小領域中に前記
絶縁層領域が占めてよい許容面積率と前記第１の面積率
を対比し、前記第１の面積率が前記許容面積率よりも大
きければ配線層領域を拡大あるいは追加し、前記許容面
積率よりも小さければ絶縁層領域を拡大あるいは追加す
る工程と、（３）前記配線領域を前記第１の小領域と異
なる大きさの第２の小領域に等しく複数に分割する工程
と、（４）各々の該第２の小領域について、前記絶縁層
領域が占める第１の面積率を求め、研磨後平坦度を確保
するために前記第２の小領域中に前記絶縁層領域が占め
てよい許容面積率と前記第２の面積率を対比し、前記第
２の面積率が前記許容面積率よりも大きければ配線層領
域を拡大あるいは追加し、前記許容面積率よりも小さけ
れば絶縁層領域を拡大あるいは追加する工程とを有する
電子装置の設計方法が提供される。
機械的研磨により研磨速度が異なる配線層領域と絶縁層
領域との両方を含む配線領域を第１の小領域に等しく複
数に分割する工程と、（２）各々の該第１の小領域につ
いて、前記絶縁層領域が占める第１の面積率を求め、研
磨後平坦度を確保するために前記第１の小領域中に前記
絶縁層領域が占めてよい許容面積率と前記第１の面積率
を対比し、前記第１の面積率が前記許容面積率よりも大
きければ配線層領域を拡大あるいは追加し、前記許容面
積率よりも小さければ絶縁層領域を拡大あるいは追加す
る工程と、（３）前記配線領域を前記第１の小領域と異
なる大きさの第２の小領域に等しく複数に分割する工程
と、（４）各々の該第２の小領域について、前記絶縁層
領域が占める第１の面積率を求め、研磨後平坦度を確保
するために前記第２の小領域中に前記絶縁層領域が占め
てよい許容面積率と前記第２の面積率を対比し、前記第
２の面積率が前記許容面積率よりも大きければ配線層領
域を拡大あるいは追加し、前記許容面積率よりも小さけ
れば絶縁層領域を拡大あるいは追加する工程とを有する
電子装置の設計方法が提供される。
【００３２】半導体装置の配線構造の製造工程には、Ｃ
ｕ膜などからなる配線層を絶縁層に埋め込み、配線層領
域と絶縁層領域を研磨して平坦化するためにＣＭＰ法が
適用される。配線層領域と絶縁層領域とは研磨速度が異
なり、例えば、配線層領域が易研磨領域であり、絶縁層
領域が難研磨領域である。ここで、面積率は、配線層領
域の面積の総和／小領域の面積×１００と表される。本
発明によれば、上述した第１の観点の作用と同様の作用
により、研磨速度が異なる領域の疎密により生ずるエロ
ージョン等の凹みを防止し、良好な平坦度を有する研磨
面を得ることができるとともに、配線層の配置等の設計
の自由度を大きくすることができる。
ｕ膜などからなる配線層を絶縁層に埋め込み、配線層領
域と絶縁層領域を研磨して平坦化するためにＣＭＰ法が
適用される。配線層領域と絶縁層領域とは研磨速度が異
なり、例えば、配線層領域が易研磨領域であり、絶縁層
領域が難研磨領域である。ここで、面積率は、配線層領
域の面積の総和／小領域の面積×１００と表される。本
発明によれば、上述した第１の観点の作用と同様の作用
により、研磨速度が異なる領域の疎密により生ずるエロ
ージョン等の凹みを防止し、良好な平坦度を有する研磨
面を得ることができるとともに、配線層の配置等の設計
の自由度を大きくすることができる。
【００３３】本発明の第４の観点によれば、請求項１〜
９のうち、いずれか一項記載の電子装置の設計方法を使
った設計工程を含む電子装置の製造方法が提供される本
発明によれば、研磨速度が異なる領域の疎密により生ず
るエロージョン等の凹みを防止し、良好な平坦度を有す
る研磨面を得ることができるとともに、設計の自由度を
大きくすることができる。
９のうち、いずれか一項記載の電子装置の設計方法を使
った設計工程を含む電子装置の製造方法が提供される本
発明によれば、研磨速度が異なる領域の疎密により生ず
るエロージョン等の凹みを防止し、良好な平坦度を有す
る研磨面を得ることができるとともに、設計の自由度を
大きくすることができる。
【００３４】なお、上記において、面積率は一方の領域
が占める割合としたが、他方の領域が占める割合として
もよい。例えば、本発明の第１の観点において、面積率
を易研磨領域が占める割合としてもよい。なお、この場
合小領域に対する許容面積率も変更される。
が占める割合としたが、他方の領域が占める割合として
もよい。例えば、本発明の第１の観点において、面積率
を易研磨領域が占める割合としてもよい。なお、この場
合小領域に対する許容面積率も変更される。
【００３５】
【発明の実施の形態】まず、本願発明者が、本発明に至
った経緯を図面に基づいて説明する。
った経緯を図面に基づいて説明する。
【００３６】本願発明者は、半導体装置の素子領域と素
子分離領域を有する様々なパターンの半導体基板につい
て、ＣＭＰ法により研磨を行い、研磨量の評価を行っ
た。
子分離領域を有する様々なパターンの半導体基板につい
て、ＣＭＰ法により研磨を行い、研磨量の評価を行っ
た。
【００３７】図７は、試験に用いた半導体基板を示す平
面図である。図７を参照するに、半導体基板６０は、中
央の活性化領域６１とその周囲のダミー領域６２とから
なっている。活性化領域６１は、２５０μｍ×２５０μ
ｍ、５００μｍ×５００μｍ、１０００μｍ×１０００
μｍの正方形とした。
面図である。図７を参照するに、半導体基板６０は、中
央の活性化領域６１とその周囲のダミー領域６２とから
なっている。活性化領域６１は、２５０μｍ×２５０μ
ｍ、５００μｍ×５００μｍ、１０００μｍ×１０００
μｍの正方形とした。
【００３８】図８は、活性化領域６１を拡大して示した
図である。図８（Ａ）は平面図、図８（Ｂ）は、図８
（Ａ）のＸ−Ｘ断面図である。図８（Ａ）および（Ｂ）
を参照するに、活性化領域６１は、ラインとスペースの
パターンで形成されている。ラインの部分は、素子領域
６３に相当する。素子領域６３は、シリコンからなる基
板６０の凸部になっており、厚さ１０ｎｍのシリコン酸
化膜６４と厚さ８５ｎｍのシリコン窒化膜６５がこの順
に積層されている。ラインの部分は、素子分離領域に相
当し、深さ５００ｎｍのトレンチ６６となっている。
図である。図８（Ａ）は平面図、図８（Ｂ）は、図８
（Ａ）のＸ−Ｘ断面図である。図８（Ａ）および（Ｂ）
を参照するに、活性化領域６１は、ラインとスペースの
パターンで形成されている。ラインの部分は、素子領域
６３に相当する。素子領域６３は、シリコンからなる基
板６０の凸部になっており、厚さ１０ｎｍのシリコン酸
化膜６４と厚さ８５ｎｍのシリコン窒化膜６５がこの順
に積層されている。ラインの部分は、素子分離領域に相
当し、深さ５００ｎｍのトレンチ６６となっている。
【００３９】活性化領域６１のパターンは、面積率１０
％から１００％までの１０％刻みのものを用いた。面積
率は、前述したように、素子領域６３の面積／（素子領
域の面積＋素子分離領域の面積）×１００と定義され
る。本パターンは、ラインとスペースからなっているの
で、面積率は、シリコン窒化膜６５幅（凸部の幅）／
（シリコン窒化膜６５幅＋トレンチ６６幅（凹部の幅）
と表される。シリコン窒化膜６５幅を１μｍと固定し、
トレンチ６６幅を所定の面積率になるように設定した。
例えば、面積率３０％の場合は、トレンチ６６幅を２．
３８μｍとした。つまり１μｍ／（１μｍ＋２．３８μ
ｍ）×１００＝３０％となる。また、面積率１００％の
場合は、シリコン窒化膜６５を活性化領域６１に全面に
形成した。
％から１００％までの１０％刻みのものを用いた。面積
率は、前述したように、素子領域６３の面積／（素子領
域の面積＋素子分離領域の面積）×１００と定義され
る。本パターンは、ラインとスペースからなっているの
で、面積率は、シリコン窒化膜６５幅（凸部の幅）／
（シリコン窒化膜６５幅＋トレンチ６６幅（凹部の幅）
と表される。シリコン窒化膜６５幅を１μｍと固定し、
トレンチ６６幅を所定の面積率になるように設定した。
例えば、面積率３０％の場合は、トレンチ６６幅を２．
３８μｍとした。つまり１μｍ／（１μｍ＋２．３８μ
ｍ）×１００＝３０％となる。また、面積率１００％の
場合は、シリコン窒化膜６５を活性化領域６１に全面に
形成した。
【００４０】図９は、ダミー領域６２を拡大して示した
図である。図９（Ａ）は平面図、図９（Ｂ）は、図９
（Ａ）のＸ−Ｘ断面図である。図９（Ａ）および（Ｂ）
を参照するに、ダミー領域６２のパターンは、面積率４
０％とした。パターンは、一辺が１μｍの正方形をなす
凸部７１と、０．５８μｍの幅のトレンチ７２が交互に
形成されている。凸部７１には、活性化領域６１の素子
領域６３と同様に、厚さ１０ｎｍのシリコン酸化膜６４
と厚さ８５ｎｍのシリコン窒化膜６５がこの順に積層さ
れている。トレンチ７２の深さは、３００ｎｍである。
図である。図９（Ａ）は平面図、図９（Ｂ）は、図９
（Ａ）のＸ−Ｘ断面図である。図９（Ａ）および（Ｂ）
を参照するに、ダミー領域６２のパターンは、面積率４
０％とした。パターンは、一辺が１μｍの正方形をなす
凸部７１と、０．５８μｍの幅のトレンチ７２が交互に
形成されている。凸部７１には、活性化領域６１の素子
領域６３と同様に、厚さ１０ｎｍのシリコン酸化膜６４
と厚さ８５ｎｍのシリコン窒化膜６５がこの順に積層さ
れている。トレンチ７２の深さは、３００ｎｍである。
【００４１】次に、半導体基板６０の表面に、厚さ５０
０ｎｍのシリコン酸化膜を高密度プラズマを用いたＣＶ
Ｄ法により形成する。図１０は、シリコン酸化膜を形成
した活性化領域６１を示す断面図である。図１０を参照
するに、活性化領域６１のトレンチ６６にシリコン酸化
膜６８が埋め込まれる。同様にダミー領域６２のトレン
チ７２に埋め込まれる。
０ｎｍのシリコン酸化膜を高密度プラズマを用いたＣＶ
Ｄ法により形成する。図１０は、シリコン酸化膜を形成
した活性化領域６１を示す断面図である。図１０を参照
するに、活性化領域６１のトレンチ６６にシリコン酸化
膜６８が埋め込まれる。同様にダミー領域６２のトレン
チ７２に埋め込まれる。
【００４２】次にＣＭＰ法により、シリコン窒化膜上６
５のシリコン酸化膜を完全に除去するまで研磨を行っ
た。研磨は、１２ｗｔ％程度のシリカからなる研磨砥粒
と、ＫＯＨを主成分とする添加剤とにより、ｐＨが１０
から１１に調製された研磨剤を用いた。公知の研磨機に
研磨剤を毎分０．２Ｌ程度供給し、研磨布をローテルニ
ッタ社製ＩＣ１０００、研磨圧力を０．３ｋｇ／ｃ
ｍ２、ウェハ中心部における研磨線速度を１．３ｍ／ｓ
とした。
５のシリコン酸化膜を完全に除去するまで研磨を行っ
た。研磨は、１２ｗｔ％程度のシリカからなる研磨砥粒
と、ＫＯＨを主成分とする添加剤とにより、ｐＨが１０
から１１に調製された研磨剤を用いた。公知の研磨機に
研磨剤を毎分０．２Ｌ程度供給し、研磨布をローテルニ
ッタ社製ＩＣ１０００、研磨圧力を０．３ｋｇ／ｃ
ｍ２、ウェハ中心部における研磨線速度を１．３ｍ／ｓ
とした。
【００４３】図１１は、研磨後の活性化領域６１を示す
断面図である。図１１を参照するに、シリコン窒化膜６
５は、研磨速度がシリコン酸化膜６８より小さいため、
研磨ストッパとして作用する。シリコン窒化膜６５上の
シリコン酸化膜６８を完全に研磨すると、シリコン酸化
膜６８はシリコン窒化膜６５とほぼ同一平面となり、平
坦な研磨面が形成される。
断面図である。図１１を参照するに、シリコン窒化膜６
５は、研磨速度がシリコン酸化膜６８より小さいため、
研磨ストッパとして作用する。シリコン窒化膜６５上の
シリコン酸化膜６８を完全に研磨すると、シリコン酸化
膜６８はシリコン窒化膜６５とほぼ同一平面となり、平
坦な研磨面が形成される。
【００４４】次に、活性化領域６１およびダミー領域６
２のシリコン窒化膜６５の膜厚ｔを光学式により測定
し、膜厚の最小値を求めた。そして、この最小値が７０
ｎｍ以下または８３ｎｍ以上を不適と判断した。すなわ
ち、研磨前に厚さ８５ｎｍであったシリコン窒化膜６５
が、過度に研磨されている場合およびほとんど研磨され
ていない場合を不適と判断した。
２のシリコン窒化膜６５の膜厚ｔを光学式により測定
し、膜厚の最小値を求めた。そして、この最小値が７０
ｎｍ以下または８３ｎｍ以上を不適と判断した。すなわ
ち、研磨前に厚さ８５ｎｍであったシリコン窒化膜６５
が、過度に研磨されている場合およびほとんど研磨され
ていない場合を不適と判断した。
【００４５】図１２は、活性化領域６１の大きさおよび
面積率に対して、シリコン窒化膜６５の膜厚ｔの最小値
と、最小値を示した領域を示した図である。図１２にお
いて、「ＡＣ」を付した欄は、シリコン窒化膜の膜厚が
最小となったのが活性化領域の場合を示し、「ＤＭ」を
付した欄は、ダミー領域の場合を示す。例えば、活性化
領域の大きさが２５０μｍ×２５０μｍ、面積率が３０
％の場合、最小となったのが活性化領域であり、その最
小値が７６．８ｎｍであることを表す。
面積率に対して、シリコン窒化膜６５の膜厚ｔの最小値
と、最小値を示した領域を示した図である。図１２にお
いて、「ＡＣ」を付した欄は、シリコン窒化膜の膜厚が
最小となったのが活性化領域の場合を示し、「ＤＭ」を
付した欄は、ダミー領域の場合を示す。例えば、活性化
領域の大きさが２５０μｍ×２５０μｍ、面積率が３０
％の場合、最小となったのが活性化領域であり、その最
小値が７６．８ｎｍであることを表す。
【００４６】図１２を参照するに、活性化領域６１の大
きさが２５０μｍ×２５０μｍの場合、許容範囲内とな
ったものは、面積率が２０％から８０％のものである。
また５００μｍ×５００μｍの場合は３０％から８０
％、１０００μｍ×１０００μｍの場合は３０％から５
０％のものである。これらの結果によれば、例えば、２
０％の面積率は、活性化領域の大きさが２５０μｍ×２
５０μｍの場合は許容されても、５００μｍ×５００μ
ｍおよび１０００μｍ×１０００μｍの場合は許容され
ないことがわかる。すなわち、２５０μｍ×２５０μｍ
の領域で面積率を規定して素子の配置を設計しても、５
００μｍ×５００μｍなどのより大きな領域において面
積率をさらに規定しないと、研磨不足あるいは過研磨の
状態が生ずることを本願発明者は知得した。
きさが２５０μｍ×２５０μｍの場合、許容範囲内とな
ったものは、面積率が２０％から８０％のものである。
また５００μｍ×５００μｍの場合は３０％から８０
％、１０００μｍ×１０００μｍの場合は３０％から５
０％のものである。これらの結果によれば、例えば、２
０％の面積率は、活性化領域の大きさが２５０μｍ×２
５０μｍの場合は許容されても、５００μｍ×５００μ
ｍおよび１０００μｍ×１０００μｍの場合は許容され
ないことがわかる。すなわち、２５０μｍ×２５０μｍ
の領域で面積率を規定して素子の配置を設計しても、５
００μｍ×５００μｍなどのより大きな領域において面
積率をさらに規定しないと、研磨不足あるいは過研磨の
状態が生ずることを本願発明者は知得した。
【００４７】したがって、以上よりＣＭＰ法が適用され
る工程において、研磨不足あるいは過研磨の状態を生ず
ることを防止し、平坦性の良好な研磨面を得るために
は、半導体装置などの電子装置の設計において、複数の
異なる大きさの領域で面積率を規定し、これらの規定の
範囲内の面積率を有するように素子等の配置をする必要
があることを本願発明者は認識し、本願発明に至ったも
のである。また、以上の結果より、面積率を規定する領
域として、ある小さな領域と、その領域の大きさに対し
て４倍から１６倍の大きさを有する領域が選択されるこ
とが望ましいことを本願発明者は認識した。
る工程において、研磨不足あるいは過研磨の状態を生ず
ることを防止し、平坦性の良好な研磨面を得るために
は、半導体装置などの電子装置の設計において、複数の
異なる大きさの領域で面積率を規定し、これらの規定の
範囲内の面積率を有するように素子等の配置をする必要
があることを本願発明者は認識し、本願発明に至ったも
のである。また、以上の結果より、面積率を規定する領
域として、ある小さな領域と、その領域の大きさに対し
て４倍から１６倍の大きさを有する領域が選択されるこ
とが望ましいことを本願発明者は認識した。
【００４８】さらに、一の大きさの領域で面積率を規定
する場合は、例えば、２５０μｍ×２５０μｍの領域で
面積率を規定する場合、面積率は３０％から５０％の範
囲としなければならない。しかし、２５０μｍ×２５０
μｍと１０００μｍ×１０００μｍの領域で面積率を規
定する場合は、許容される規定値の範囲を２５０μｍ×
２５０μｍの領域では２０％から８０％の範囲にするこ
とができるので、設計の自由度が大きくなり、設計方法
としてより優れていることがわかる。 （第１の実施の形態）以下、図面に基づいて本発明の実
施の形態である電子装置の設計方法を説明する。図１３
は、本発明の実施の形態である半導体装置の設計方法の
一例を示したフローチャートである。
する場合は、例えば、２５０μｍ×２５０μｍの領域で
面積率を規定する場合、面積率は３０％から５０％の範
囲としなければならない。しかし、２５０μｍ×２５０
μｍと１０００μｍ×１０００μｍの領域で面積率を規
定する場合は、許容される規定値の範囲を２５０μｍ×
２５０μｍの領域では２０％から８０％の範囲にするこ
とができるので、設計の自由度が大きくなり、設計方法
としてより優れていることがわかる。 （第１の実施の形態）以下、図面に基づいて本発明の実
施の形態である電子装置の設計方法を説明する。図１３
は、本発明の実施の形態である半導体装置の設計方法の
一例を示したフローチャートである。
【００４９】本実施の形態である半導体装置の設計方法
は、半導体装置を構成するＭＯＳトランジスタの活性化
領域のパターンを自動的に設計するものである。具体的
には、半導体基板にＳＴＩ工程により形成される素子分
離領域と素子領域とよりなる領域のパターンを自動的に
設計するものである。
は、半導体装置を構成するＭＯＳトランジスタの活性化
領域のパターンを自動的に設計するものである。具体的
には、半導体基板にＳＴＩ工程により形成される素子分
離領域と素子領域とよりなる領域のパターンを自動的に
設計するものである。
【００５０】まず、半導体装置に要求される機能から決
定された回路設計データを公知の設計手法により生成す
る（ステップ１０１）。
定された回路設計データを公知の設計手法により生成す
る（ステップ１０１）。
【００５１】次に、前記回路設計データよりＭＯＳトラ
ンジスタの活性化領域のパターンを生成する（ステップ
１０２）。
ンジスタの活性化領域のパターンを生成する（ステップ
１０２）。
【００５２】次に、前記活性化領域のパターンを等しい
大きさの領域（以下、発明の実施の形態の欄において
「小領域」という。）に分割する（ステップ１０３）。
ここで、小領域は、後述するステップ１１１の大領域よ
り小さくする。例えば２５０μｍ×２５０μｍとする。
大きさの領域（以下、発明の実施の形態の欄において
「小領域」という。）に分割する（ステップ１０３）。
ここで、小領域は、後述するステップ１１１の大領域よ
り小さくする。例えば２５０μｍ×２５０μｍとする。
【００５３】次に、小領域ごとに面積率を計算する（ス
テップ１０４）。面積率は、素子領域面積の総和／小領
域の面積×１００と表される。
テップ１０４）。面積率は、素子領域面積の総和／小領
域の面積×１００と表される。
【００５４】次に、前記小領域の面積率が所定の範囲内
であるか否かを判別する（ステップ１０５）。所定の範
囲は前述した本発明に至った経緯で説明した手法と同様
にして導くことができ、小領域の大きさに対応して規定
される。例えば、２５０μｍ×２５０μｍの小領域に対
して、所定の範囲を２０％以上８０％以下の範囲とする
ことができる。
であるか否かを判別する（ステップ１０５）。所定の範
囲は前述した本発明に至った経緯で説明した手法と同様
にして導くことができ、小領域の大きさに対応して規定
される。例えば、２５０μｍ×２５０μｍの小領域に対
して、所定の範囲を２０％以上８０％以下の範囲とする
ことができる。
【００５５】前記所定の範囲内の場合、次ステップであ
るステップ１０６に進み、前記所定の範囲から外れた場
合は、前記所定の範囲より大きいか否かを判別する（ス
テップ１０７）。
るステップ１０６に進み、前記所定の範囲から外れた場
合は、前記所定の範囲より大きいか否かを判別する（ス
テップ１０７）。
【００５６】前記所定の範囲より小さい場合は素子領域
のダミーパターンを挿入する（ステップ１０８）。ダミ
ーパターンを挿入することにより、その面積率を増加す
ることができる。前記所定の範囲より大きい場合は小領
域内のパターンの分割、もしくは一機能を有する領域の
配置間隔を調整する（ステップ１０９）。これにより面
積率を低減することができる。次にステップ１０４に戻
り、面積率を再び計算する。面積率が前記所定の範囲内
になるまで、これらのステップを繰り返す。
のダミーパターンを挿入する（ステップ１０８）。ダミ
ーパターンを挿入することにより、その面積率を増加す
ることができる。前記所定の範囲より大きい場合は小領
域内のパターンの分割、もしくは一機能を有する領域の
配置間隔を調整する（ステップ１０９）。これにより面
積率を低減することができる。次にステップ１０４に戻
り、面積率を再び計算する。面積率が前記所定の範囲内
になるまで、これらのステップを繰り返す。
【００５７】次に、全ての小領域において面積率の判別
が終了したか否かを判別する（ステップ１０６）。終了
していない場合は、次の小領域に移動する（ステップ１
１０）。そしてステップ１０４に戻って前述したステッ
プを繰り返す。
が終了したか否かを判別する（ステップ１０６）。終了
していない場合は、次の小領域に移動する（ステップ１
１０）。そしてステップ１０４に戻って前述したステッ
プを繰り返す。
【００５８】次に、全ての小領域において面積率が所定
の範囲内である場合は、前記活性化領域のパターンを小
領域とは異なる大きさの領域（以下、発明の実施の形態
の欄において「大領域」という。）に分割する（ステッ
プ１１１）。大領域の大きさは小領域より大きく設定す
ることが好ましい。仮に大領域を小領域より小さく設定
すると、大領域についての面積率の判別後に小領域につ
いて再び調整が必要になる場合が生じ、手間が増え煩雑
となってしまう。大領域の大きさは小領域より大きく設
定することにより、かかる手間を省くことができ、効率
よく設計することができる。具体的には、大領域の大き
さは小領域に対して４倍から１６倍に設定することが特
に好ましい。このような大きさにすると、小領域に対す
る面積率の所定の範囲と大領域に対する面積率の所定の
範囲との差異が大きくなり、小領域に対する面積率の所
定の範囲を広くとることができ、設計の自由度を一層大
きくすることができる。例えば、１０００μｍ×１００
０μｍとすることができる。
の範囲内である場合は、前記活性化領域のパターンを小
領域とは異なる大きさの領域（以下、発明の実施の形態
の欄において「大領域」という。）に分割する（ステッ
プ１１１）。大領域の大きさは小領域より大きく設定す
ることが好ましい。仮に大領域を小領域より小さく設定
すると、大領域についての面積率の判別後に小領域につ
いて再び調整が必要になる場合が生じ、手間が増え煩雑
となってしまう。大領域の大きさは小領域より大きく設
定することにより、かかる手間を省くことができ、効率
よく設計することができる。具体的には、大領域の大き
さは小領域に対して４倍から１６倍に設定することが特
に好ましい。このような大きさにすると、小領域に対す
る面積率の所定の範囲と大領域に対する面積率の所定の
範囲との差異が大きくなり、小領域に対する面積率の所
定の範囲を広くとることができ、設計の自由度を一層大
きくすることができる。例えば、１０００μｍ×１００
０μｍとすることができる。
【００５９】次に、大領域ごとに面積率を計算する（ス
テップ１１２）。面積率は、素子領域面積の総和／大領
域の面積×１００と表される。
テップ１１２）。面積率は、素子領域面積の総和／大領
域の面積×１００と表される。
【００６０】次に、前記大領域の面積率が所定の範囲内
であるか否かを判別する（ステップ１１３）。所定の範
囲は、前述した本発明に至った経緯で説明した手法と同
様にして導かれ、大領域の大きさに対応して規定され
る。例えば、１０００μｍ×１０００μｍの小領域に対
して、所定の範囲を３０％以上５０％以下の範囲とする
ことができる。
であるか否かを判別する（ステップ１１３）。所定の範
囲は、前述した本発明に至った経緯で説明した手法と同
様にして導かれ、大領域の大きさに対応して規定され
る。例えば、１０００μｍ×１０００μｍの小領域に対
して、所定の範囲を３０％以上５０％以下の範囲とする
ことができる。
【００６１】前記所定の範囲内の場合、次ステップであ
るステップ１１４に進み、前記所定の範囲から外れた場
合は、前記所定の範囲より大きいか否かを判別する（ス
テップ１１５）。
るステップ１１４に進み、前記所定の範囲から外れた場
合は、前記所定の範囲より大きいか否かを判別する（ス
テップ１１５）。
【００６２】前記所定の範囲より小さい場合はダミータ
ーンを挿入し（ステップ１１６）、大きい場合は、大領
域内のパターンの分割、もしくは一機能を有する領域の
配置間隔を調整し（ステップ１１７）、ステップ１１２
に戻り、面積率を再び計算する。面積率が前記所定の範
囲内になるまで、これらのステップを繰り返す。
ーンを挿入し（ステップ１１６）、大きい場合は、大領
域内のパターンの分割、もしくは一機能を有する領域の
配置間隔を調整し（ステップ１１７）、ステップ１１２
に戻り、面積率を再び計算する。面積率が前記所定の範
囲内になるまで、これらのステップを繰り返す。
【００６３】次に、全ての大領域において面積率の判別
が終了したか否かを判別する（ステップ１１４）。終了
していない場合は、次の大領域に移動する（ステップ１
１８）。そしてステップ１１２に戻って前述したステッ
プを繰り返す。
が終了したか否かを判別する（ステップ１１４）。終了
していない場合は、次の大領域に移動する（ステップ１
１８）。そしてステップ１１２に戻って前述したステッ
プを繰り返す。
【００６４】全て大領域において面積率が所定の範囲内
である場合は、処理を終了する（ステップ１１９）。
である場合は、処理を終了する（ステップ１１９）。
【００６５】なお、すべての大領域において面積率が所
定の範囲内にならない場合は、小領域の面積率の所定の
範囲を変更して、ステップ１０４〜ステップ１１９のス
テップを再び行ってもよい。
定の範囲内にならない場合は、小領域の面積率の所定の
範囲を変更して、ステップ１０４〜ステップ１１９のス
テップを再び行ってもよい。
【００６６】また、本実施の形態においては活性化領域
のパターンの設計について説明したが、配線領域等のＣ
ＭＰが適用される領域には、総て適用することができ
る。 ［実施例１］本実施例は、第１の実施の形態に係る設計
方法を適用してＭＯＳトランジスタの活性化領域のパタ
ーンを設計し、素子領域と素子分離領域とからなる活性
化領域を形成したのである。
のパターンの設計について説明したが、配線領域等のＣ
ＭＰが適用される領域には、総て適用することができ
る。 ［実施例１］本実施例は、第１の実施の形態に係る設計
方法を適用してＭＯＳトランジスタの活性化領域のパタ
ーンを設計し、素子領域と素子分離領域とからなる活性
化領域を形成したのである。
【００６７】図１４は、本発明の実施例に係るＭＯＳト
ランジスタの活性化領域の面積率を示した図である。図
１４において、１つの小領域７１，７２の大きさは２５
０μｍ×２５０μｍであり、太線で囲んで示す大領域７
３，７４の大きさは１０００μｍ×１０００μｍであ
る。また、面積率８０％の小領域７１をハッチングで、
面積率２０％の小領域７２を白ぬきで示している。
ランジスタの活性化領域の面積率を示した図である。図
１４において、１つの小領域７１，７２の大きさは２５
０μｍ×２５０μｍであり、太線で囲んで示す大領域７
３，７４の大きさは１０００μｍ×１０００μｍであ
る。また、面積率８０％の小領域７１をハッチングで、
面積率２０％の小領域７２を白ぬきで示している。
【００６８】図１４に示すように、活性化領域のパター
ン７０は、第１の実施の形態で説明した設計方法を適用
して得られたものである。この設計方法において、小領
域は２５０μｍ×２５０μｍの大きさとし、この小領域
に対する面積率の所定の範囲を２０％以上８０％以下と
した。大領域は１０００μｍ×１０００μｍの大きさと
し、この大領域に対する面積率の所定の範囲を３０％以
上５０％以下とした。なお、これらの所定の範囲は、研
磨後のシリコン窒化膜の膜厚が７０ｎｍ以上８３ｎｍ以
下を許容するとして規定されたものである。
ン７０は、第１の実施の形態で説明した設計方法を適用
して得られたものである。この設計方法において、小領
域は２５０μｍ×２５０μｍの大きさとし、この小領域
に対する面積率の所定の範囲を２０％以上８０％以下と
した。大領域は１０００μｍ×１０００μｍの大きさと
し、この大領域に対する面積率の所定の範囲を３０％以
上５０％以下とした。なお、これらの所定の範囲は、研
磨後のシリコン窒化膜の膜厚が７０ｎｍ以上８３ｎｍ以
下を許容するとして規定されたものである。
【００６９】図１４を参照するに、第１の実施の形態で
説明した設計方法を適用して得られたパターン７０は、
２５０μｍ×２５０μｍの小領域７１，７２では面積率
は２０％以上８０％以下の範囲内であり、１０００μｍ
×１０００μｍの大領域７３，７４は、面積率が３０％
以上５０％以下の範囲内である。なお、大領域の面積率
は、前述したように素子領域面積の総和／大領域の面積
×１００と計算されるが、本実施例では、簡便的に大領
域に含まれる小領域の面積率の平均値として計算され
る。
説明した設計方法を適用して得られたパターン７０は、
２５０μｍ×２５０μｍの小領域７１，７２では面積率
は２０％以上８０％以下の範囲内であり、１０００μｍ
×１０００μｍの大領域７３，７４は、面積率が３０％
以上５０％以下の範囲内である。なお、大領域の面積率
は、前述したように素子領域面積の総和／大領域の面積
×１００と計算されるが、本実施例では、簡便的に大領
域に含まれる小領域の面積率の平均値として計算され
る。
【００７０】次に、半導体基板にこのパターン７０の活
性化領域を形成し、前述した本発明に至った経緯で説明
した手法と同様にして、ＳＴＩ構造を形成するための研
磨を行った。
性化領域を形成し、前述した本発明に至った経緯で説明
した手法と同様にして、ＳＴＩ構造を形成するための研
磨を行った。
【００７１】図１５は、本実施例に係る研磨後のシリコ
ン窒化膜の膜厚を示した図である。図１５において、パ
ターン７０の小領域７１、７２に対応させてシリコン窒
化膜の膜厚を示している。面積率８０％の小領域７１に
対応する領域をハッチングで示し、面積率２０％の小領
域７２に対応する領域を白ぬきで示している。
ン窒化膜の膜厚を示した図である。図１５において、パ
ターン７０の小領域７１、７２に対応させてシリコン窒
化膜の膜厚を示している。面積率８０％の小領域７１に
対応する領域をハッチングで示し、面積率２０％の小領
域７２に対応する領域を白ぬきで示している。
【００７２】図１５を参照するに、全ての領域におい
て、シリコン窒化膜の膜厚は、７０ｎｍ以上８３ｎｍ以
下の範囲内であることが確認できた。 ［比較例１］図１６は、本発明によらない比較例に係る
ＭＯＳトランジスタの活性化領域の面積率を示した図で
ある。図１６において、図１４と同様に、１つの小領域
の大きさは２５０μｍ×２５０μｍであり、面積率８０
％の小領域７１をハッチングで、面積率２０％の小領域
７２を白ぬきで表してある。
て、シリコン窒化膜の膜厚は、７０ｎｍ以上８３ｎｍ以
下の範囲内であることが確認できた。 ［比較例１］図１６は、本発明によらない比較例に係る
ＭＯＳトランジスタの活性化領域の面積率を示した図で
ある。図１６において、図１４と同様に、１つの小領域
の大きさは２５０μｍ×２５０μｍであり、面積率８０
％の小領域７１をハッチングで、面積率２０％の小領域
７２を白ぬきで表してある。
【００７３】図１６を参照するに、活性化領域のパター
ン７５は、２５０μｍ×２５０μｍの小領域７１，７２
は、この小領域７１対する面積率の所定の範囲である２
０％以上８０％以下の範囲内である。しかし、１０００
μｍ×１０００μｍの大領域７６，７７での面積率は、
許容される面積率である３０％以上５０％以下の範囲か
ら外れている。例えば、図１６に示す大領域７６は、面
積率が５７．５％となっている。
ン７５は、２５０μｍ×２５０μｍの小領域７１，７２
は、この小領域７１対する面積率の所定の範囲である２
０％以上８０％以下の範囲内である。しかし、１０００
μｍ×１０００μｍの大領域７６，７７での面積率は、
許容される面積率である３０％以上５０％以下の範囲か
ら外れている。例えば、図１６に示す大領域７６は、面
積率が５７．５％となっている。
【００７４】次に、半導体基板にこのパターン７５の活
性化領域を形成し、実施例１と同様にして、ＳＴＩ構造
を形成するための研磨を行った。
性化領域を形成し、実施例１と同様にして、ＳＴＩ構造
を形成するための研磨を行った。
【００７５】図１７は、比較例に係る研磨後のシリコン
窒化膜の膜厚を示した図である。図１７において、パタ
ーン７５の小領域７１、７２に対応させてシリコン窒化
膜の膜厚を示している。面積率８０％の小領域７１に対
応する領域をハッチングで示し、面積率２０％の小領域
７２に対応する領域を白ぬきで示している。
窒化膜の膜厚を示した図である。図１７において、パタ
ーン７５の小領域７１、７２に対応させてシリコン窒化
膜の膜厚を示している。面積率８０％の小領域７１に対
応する領域をハッチングで示し、面積率２０％の小領域
７２に対応する領域を白ぬきで示している。
【００７６】図１７を参照するに、図１６に示す面積率
が所定の範囲から外れている大領域７６に対応する領域
７８に隣接した領域７９において、シリコン窒化膜の膜
厚が７０ｎｍより小さくなっており、許容範囲の７０ｎ
ｍ以上８３ｎｍ以下の範囲から外れていることがわか
る。
が所定の範囲から外れている大領域７６に対応する領域
７８に隣接した領域７９において、シリコン窒化膜の膜
厚が７０ｎｍより小さくなっており、許容範囲の７０ｎ
ｍ以上８３ｎｍ以下の範囲から外れていることがわか
る。
【００７７】実施例１および比較例１によれば、２５０
μｍ×２５０μｍの小領域では面積率は２０％以上８０
％以下の範囲内であっても、１０００μｍ×１０００μ
ｍの大領域は、面積率が３０％以上５０％以下の範囲か
らはずれている場合は、所定のシリコン窒化膜の膜厚が
得られないことがわかる。したがって、異なる大きさの
領域に分割して、それらの各々について所定の範囲の面
積率を設けて活性化領域のパターンの設計をすることに
より、所望の範囲の膜厚が得られ、よって研磨速度が異
なる領域の疎密により生ずるエロージョン等の凹みを防
止して平坦度の良好な研磨面を有する半導体基板が得ら
れることがわかる。 （第２の実施の形態）以下、図面に基づいて本発明の実
施の形態である電子装置の設計方法を説明する。図１８
は、本発明の実施の形態である設計方法のその他の例を
示したフローチャートである。
μｍ×２５０μｍの小領域では面積率は２０％以上８０
％以下の範囲内であっても、１０００μｍ×１０００μ
ｍの大領域は、面積率が３０％以上５０％以下の範囲か
らはずれている場合は、所定のシリコン窒化膜の膜厚が
得られないことがわかる。したがって、異なる大きさの
領域に分割して、それらの各々について所定の範囲の面
積率を設けて活性化領域のパターンの設計をすることに
より、所望の範囲の膜厚が得られ、よって研磨速度が異
なる領域の疎密により生ずるエロージョン等の凹みを防
止して平坦度の良好な研磨面を有する半導体基板が得ら
れることがわかる。 （第２の実施の形態）以下、図面に基づいて本発明の実
施の形態である電子装置の設計方法を説明する。図１８
は、本発明の実施の形態である設計方法のその他の例を
示したフローチャートである。
【００７８】本実施の形態である半導体装置の設計方法
は、ダマシン、デュアルダマシン構造を有する配線領域
のパターンを自動的に設計するものである。具体的に
は、層間絶縁膜に形成される配線層のパターンを自動的
に設計するものである。
は、ダマシン、デュアルダマシン構造を有する配線領域
のパターンを自動的に設計するものである。具体的に
は、層間絶縁膜に形成される配線層のパターンを自動的
に設計するものである。
【００７９】まず、半導体装置に要求される機能から決
定された回路設計データを公知の設計手法により生成す
る（ステップ２０１）。
定された回路設計データを公知の設計手法により生成す
る（ステップ２０１）。
【００８０】次に、前記回路設計データより配線領域の
パターンを生成する（ステップ２０２）。
パターンを生成する（ステップ２０２）。
【００８１】次に、前記配線領域のパターンを小領域に
等しく分割する（ステップ２０３）。ここで、小領域
は、後述するステップ２１１の大領域より小さくする。
例えば２５μｍ×２５μｍとする。
等しく分割する（ステップ２０３）。ここで、小領域
は、後述するステップ２１１の大領域より小さくする。
例えば２５μｍ×２５μｍとする。
【００８２】次に、小領域ごとに面積率を計算する（ス
テップ２０４）。面積率は、配線層の上面の面積の総和
／小領域の面積×１００と表される。ここで、配線層の
上面とは、ＣＭＰ法により平坦化された際の配線層の上
面である。
テップ２０４）。面積率は、配線層の上面の面積の総和
／小領域の面積×１００と表される。ここで、配線層の
上面とは、ＣＭＰ法により平坦化された際の配線層の上
面である。
【００８３】次に、前記小領域の面積率が規定値以下で
あるか否かを判別する（ステップ２０５）。規定値は、
前述した本発明に至った経緯で説明した手法と同様にし
て、配線構造を形成する場合にあてはめて導かれる。例
えば、研磨面の段差の最大値を５０ｎｍとした場合、２
５μｍ×２５μｍの小領域に対して面積率の既定値を８
０％とすることができる。
あるか否かを判別する（ステップ２０５）。規定値は、
前述した本発明に至った経緯で説明した手法と同様にし
て、配線構造を形成する場合にあてはめて導かれる。例
えば、研磨面の段差の最大値を５０ｎｍとした場合、２
５μｍ×２５μｍの小領域に対して面積率の既定値を８
０％とすることができる。
【００８４】前記所定の規定値以下である場合、次ステ
ップであるステップ２０６に進み、前記所所定の規定値
より大きい場合は、小領域内の配線間隔を拡大するなど
して調整し（ステップ２０８）、ステップ２０４に戻
り、面積率を再び計算する。面積率が前記既定値以下に
なるまで、これらのステップを繰り返す。
ップであるステップ２０６に進み、前記所所定の規定値
より大きい場合は、小領域内の配線間隔を拡大するなど
して調整し（ステップ２０８）、ステップ２０４に戻
り、面積率を再び計算する。面積率が前記既定値以下に
なるまで、これらのステップを繰り返す。
【００８５】次に、全ての小領域において面積率の判別
が終了したか否かを判別する（ステップ２０６）。終了
していない場合は、次の小領域に移動する（ステップ２
１０）。そしてステップ２０４に戻って前述したステッ
プを繰り返す。
が終了したか否かを判別する（ステップ２０６）。終了
していない場合は、次の小領域に移動する（ステップ２
１０）。そしてステップ２０４に戻って前述したステッ
プを繰り返す。
【００８６】次に、全て小領域において面積率が既定値
以下である場合は、前記配線領域のパターンを小領域と
は異なる大きさの大領域に分割する（ステップ２１
１）。第１の実施の形態で述べた理由と同様の理由によ
り、大領域の大きさは小領域より大きく設定する。具体
的には、小領域に対して４倍から１６倍に設定すること
が好ましい。例えば、１００μｍ×１００μｍとするこ
とができる。
以下である場合は、前記配線領域のパターンを小領域と
は異なる大きさの大領域に分割する（ステップ２１
１）。第１の実施の形態で述べた理由と同様の理由によ
り、大領域の大きさは小領域より大きく設定する。具体
的には、小領域に対して４倍から１６倍に設定すること
が好ましい。例えば、１００μｍ×１００μｍとするこ
とができる。
【００８７】次に、大領域ごとに面積率を計算する（ス
テップ２１２）。面積率は、配線層の上面の面積の総和
／大領域の面積×１００と表される。
テップ２１２）。面積率は、配線層の上面の面積の総和
／大領域の面積×１００と表される。
【００８８】次に、前記大領域の面積率が規定値以下で
あるか否かを判別する（ステップ２１３）。既定値は、
前述した本発明に至った経緯で説明した手法と同様にし
て、配線構造を形成する場合にあてはめて導かれる。例
えば、１００μｍ×１００μｍの大領域に対して、既定
値を４０％とすることができる。
あるか否かを判別する（ステップ２１３）。既定値は、
前述した本発明に至った経緯で説明した手法と同様にし
て、配線構造を形成する場合にあてはめて導かれる。例
えば、１００μｍ×１００μｍの大領域に対して、既定
値を４０％とすることができる。
【００８９】前記規定値以下の場合、次ステップである
ステップ２１４に進み、前記既定値より大きい場合は、
大領域内の配線間隔を拡大するなどして調整し（ステッ
プ２１６）、ステップ２１２に戻り、面積率を再び計算
する。面積率が前記規定値以下になるまで、これらのス
テップを繰り返す。
ステップ２１４に進み、前記既定値より大きい場合は、
大領域内の配線間隔を拡大するなどして調整し（ステッ
プ２１６）、ステップ２１２に戻り、面積率を再び計算
する。面積率が前記規定値以下になるまで、これらのス
テップを繰り返す。
【００９０】次に、全ての大領域において面積率の判別
が終了したか否かを判別する（ステップ２１４）。終了
していない場合は、次の大領域に移動する（ステップ２
１８）。そしてステップ２１２に戻って前述したステッ
プを繰り返す。
が終了したか否かを判別する（ステップ２１４）。終了
していない場合は、次の大領域に移動する（ステップ２
１８）。そしてステップ２１２に戻って前述したステッ
プを繰り返す。
【００９１】全ての大領域において面積率の判別が終了
した場合は処理を終了する（ステップ２１９）。
した場合は処理を終了する（ステップ２１９）。
【００９２】なお、本実施の形態においては、小領域お
よび大領域に対する面積率の規定値は最大値のみを規定
しているが、第１の実施の形態と同様に、必要に応じて
許容される面積率の最小値もあわせて規定してもよい。 ［実施例２］実施例２は、第２の実施の形態の設計方法
を適用して配線パターンを設計し、配線構造を形成した
ものである。
よび大領域に対する面積率の規定値は最大値のみを規定
しているが、第１の実施の形態と同様に、必要に応じて
許容される面積率の最小値もあわせて規定してもよい。 ［実施例２］実施例２は、第２の実施の形態の設計方法
を適用して配線パターンを設計し、配線構造を形成した
ものである。
【００９３】本実施例では、第２の実施の形態におい
て、小領域の大きさを２５μｍ、大領域の大きさを１０
０μｍとした。また、小領域に対する面積率の規定値を
７０％、８０％、９０％とし、大領域に対する面積率の
規定値を４０％、６０％、８０％とし、これらを組み合
わせて配線パターンを生成し、配線構造の上面である研
磨面の平坦性の試験を行った。なお、平坦性は、後述す
る配線層を形成するＣｕ膜８７と絶縁層８４との段差で
表す。この段差が５０ｎｍ以下の場合を許容範囲とし
た。以下、前記生成したパターンを用いて、配線構造を
作製し、段差の測定を行った。
て、小領域の大きさを２５μｍ、大領域の大きさを１０
０μｍとした。また、小領域に対する面積率の規定値を
７０％、８０％、９０％とし、大領域に対する面積率の
規定値を４０％、６０％、８０％とし、これらを組み合
わせて配線パターンを生成し、配線構造の上面である研
磨面の平坦性の試験を行った。なお、平坦性は、後述す
る配線層を形成するＣｕ膜８７と絶縁層８４との段差で
表す。この段差が５０ｎｍ以下の場合を許容範囲とし
た。以下、前記生成したパターンを用いて、配線構造を
作製し、段差の測定を行った。
【００９４】図１９は、配線構造を形成する工程を示し
た図である。
た図である。
【００９５】図１９（Ａ）を参照するに、シリコン基板
８１上に、プラズマＣＶＤ法により、厚さ３００ｎｍの
ＳｉＯ２からなる絶縁層８２を形成し、その上にプラズ
マＣＶＤ法により、厚さ２０ｎｍのＳｉＮからなるエッ
チングストッパ層８３を形成する。その上にプラズマＣ
ＶＤ法により、厚さ４５０ｎｍのＳｉＯ２からなる絶縁
層８４を形成する。
８１上に、プラズマＣＶＤ法により、厚さ３００ｎｍの
ＳｉＯ２からなる絶縁層８２を形成し、その上にプラズ
マＣＶＤ法により、厚さ２０ｎｍのＳｉＮからなるエッ
チングストッパ層８３を形成する。その上にプラズマＣ
ＶＤ法により、厚さ４５０ｎｍのＳｉＯ２からなる絶縁
層８４を形成する。
【００９６】図１９（Ｂ）を参照するに、フォトリソグ
ラフィ法により、レジスト８５を塗布しパターニングす
る。次にレジスト８５をマスクとして、ドライエッチン
グにより絶縁層８４の一部を研削し、Ｃｕ埋込み用の溝
８４−１を形成する。
ラフィ法により、レジスト８５を塗布しパターニングす
る。次にレジスト８５をマスクとして、ドライエッチン
グにより絶縁層８４の一部を研削し、Ｃｕ埋込み用の溝
８４−１を形成する。
【００９７】図１９（Ｃ）を参照するに、次に、スパッ
タ法により、厚さ２５ｎｍのＴａＮからなる拡散バリア
層８６を形成し、その上に、スパッタ法により、厚さ２
０ｎｍのＣｕ膜をメッキベースとして形成し（図示せ
ず）、その上に、メッキ法により、厚さ１．３μｍのＣ
ｕ膜８７を形成する。
タ法により、厚さ２５ｎｍのＴａＮからなる拡散バリア
層８６を形成し、その上に、スパッタ法により、厚さ２
０ｎｍのＣｕ膜をメッキベースとして形成し（図示せ
ず）、その上に、メッキ法により、厚さ１．３μｍのＣ
ｕ膜８７を形成する。
【００９８】図１９（Ｄ）を参照するに、次に、ＣＭＰ
法により、Ｃｕ膜８７を研磨し、さらに絶縁層８４上の
拡散バリア層８６が完全に除去され絶縁層８４が露出す
るまで研磨を行う。以上によりＣｕ膜８７からなる配線
層および配線層を分離する絶縁層８４からなる配線構造
が形成される。なお、ＣＭＰ法による研磨では、ＴａＮ
およびＳｉＯ２の研磨速度に対して、Ｃｕの研磨速度が
大きな研磨剤が採用される。
法により、Ｃｕ膜８７を研磨し、さらに絶縁層８４上の
拡散バリア層８６が完全に除去され絶縁層８４が露出す
るまで研磨を行う。以上によりＣｕ膜８７からなる配線
層および配線層を分離する絶縁層８４からなる配線構造
が形成される。なお、ＣＭＰ法による研磨では、ＴａＮ
およびＳｉＯ２の研磨速度に対して、Ｃｕの研磨速度が
大きな研磨剤が採用される。
【００９９】研磨面の段差を、ＡＦＭ（原子間力顕微
鏡）を用いて評価した。ここで、段差は、各々の配線パ
ターンが形成されている領域の凹みの最下点と、配線パ
ターンの周囲の絶縁層８４、例えば配線層が設けられて
いない絶縁層８４の領域の上面との差で表される。
鏡）を用いて評価した。ここで、段差は、各々の配線パ
ターンが形成されている領域の凹みの最下点と、配線パ
ターンの周囲の絶縁層８４、例えば配線層が設けられて
いない絶縁層８４の領域の上面との差で表される。
【０１００】図２０は、段差の最大値を示した図であ
る。
る。
【０１０１】図２０を参照するに、許容される段差の最
大値を５０ｎｍであるので、許容される面積率は、２５
μｍ×２５μｍの領域と１００μｍ×１００μｍ角の領
域との組み合わせで示すと、（２５μｍ×２５μｍ、１
００μｍ×１００μｍ角）＝（７０％、４０％）、（７
０％、６０％）、（８０％、４０％）、（８０％、６０
％）である。最も規定値が大きくなる組み合わせ、すな
わち設計の自由度が大きくなる組み合わせは、（２５μ
ｍ×２５μｍ、１００μｍ×１００μｍ角）＝（８０
％、６０％）である。つまり、２５μｍ×２５μｍの領
域において面積率が８０％以下になるようにパターンの
設計を行い、１００μｍ×１００μｍ角の領域において
面積率が６０％以下になるようにパターンの設計を行う
ことによって、段差が５０ｎｍ以下に抑制されることが
わかる。
大値を５０ｎｍであるので、許容される面積率は、２５
μｍ×２５μｍの領域と１００μｍ×１００μｍ角の領
域との組み合わせで示すと、（２５μｍ×２５μｍ、１
００μｍ×１００μｍ角）＝（７０％、４０％）、（７
０％、６０％）、（８０％、４０％）、（８０％、６０
％）である。最も規定値が大きくなる組み合わせ、すな
わち設計の自由度が大きくなる組み合わせは、（２５μ
ｍ×２５μｍ、１００μｍ×１００μｍ角）＝（８０
％、６０％）である。つまり、２５μｍ×２５μｍの領
域において面積率が８０％以下になるようにパターンの
設計を行い、１００μｍ×１００μｍ角の領域において
面積率が６０％以下になるようにパターンの設計を行う
ことによって、段差が５０ｎｍ以下に抑制されることが
わかる。
【０１０２】仮に一の大きさの領域、例えば小領域にお
いてのみ面積率を規定する設計方法を採用すると、段差
を５０ｎｍ以下に抑制するためには面積率の規定値を６
０％しなければならない。一方、本実施例のように、２
５μｍ×２５μｍおよび１００μｍ×１００μｍの２つ
領域、例えば小領域および大領域により面積率を規定す
ると、２５μｍ×２５μｍの小領域では、規定値を８０
％に拡大することができ、配線領域のパターンの設計の
自由度を大きくすることができる。それと共に、それぞ
れの大きさの領域に対して面積率を規定しているので、
単一の領域に分割した場合より、配線領域のパターンの
粗密をより正確に均一化でき、平坦性の良好な研磨面を
得ることができる。 ［実施例３］本実施例は、複合型の薄膜磁気ヘッドの設
計工程において適用される設計方法の一例である。具体
的には、薄膜磁気ヘッドは半導体製造プロセスと同様
に、薄膜磁気ヘッドの基板上の配置を設計するものであ
る。
いてのみ面積率を規定する設計方法を採用すると、段差
を５０ｎｍ以下に抑制するためには面積率の規定値を６
０％しなければならない。一方、本実施例のように、２
５μｍ×２５μｍおよび１００μｍ×１００μｍの２つ
領域、例えば小領域および大領域により面積率を規定す
ると、２５μｍ×２５μｍの小領域では、規定値を８０
％に拡大することができ、配線領域のパターンの設計の
自由度を大きくすることができる。それと共に、それぞ
れの大きさの領域に対して面積率を規定しているので、
単一の領域に分割した場合より、配線領域のパターンの
粗密をより正確に均一化でき、平坦性の良好な研磨面を
得ることができる。 ［実施例３］本実施例は、複合型の薄膜磁気ヘッドの設
計工程において適用される設計方法の一例である。具体
的には、薄膜磁気ヘッドは半導体製造プロセスと同様
に、薄膜磁気ヘッドの基板上の配置を設計するものであ
る。
【０１０３】まず、第１の実施の形態である設計方法に
より、薄膜磁気ヘッドの基板上の配置のパターンを決定
する。例えば、第１の実施の形態における小領域の大き
さを２５０μｍ×２５０μｍとし、大領域の大きさを１
０００μｍ×１０００μｍとした。また、小領域に対す
る面積率の所定の範囲を１０％から２０％とし、大領域
に対する面積率の所定の範囲を１％から１０％とした。
これは、後述する図２１（Ｄ）に示すＡｌ２Ｏ３膜９６
とＮｉＦｅ膜９５の段差を３０ｎｍ以下に抑制するため
である。なお、面積率は、ＮｉＦｅ膜９５の面積／（小
領域もしくは大領域の面積）×１００とした。
より、薄膜磁気ヘッドの基板上の配置のパターンを決定
する。例えば、第１の実施の形態における小領域の大き
さを２５０μｍ×２５０μｍとし、大領域の大きさを１
０００μｍ×１０００μｍとした。また、小領域に対す
る面積率の所定の範囲を１０％から２０％とし、大領域
に対する面積率の所定の範囲を１％から１０％とした。
これは、後述する図２１（Ｄ）に示すＡｌ２Ｏ３膜９６
とＮｉＦｅ膜９５の段差を３０ｎｍ以下に抑制するため
である。なお、面積率は、ＮｉＦｅ膜９５の面積／（小
領域もしくは大領域の面積）×１００とした。
【０１０４】次に、かかるパターンを用いて、膜磁気ヘ
ッドの再生用ヘッド部の下部シールドを形成する。
ッドの再生用ヘッド部の下部シールドを形成する。
【０１０５】図２１は、薄膜磁気ヘッドの再生用ヘッド
部の下部シールドを形成する工程を示す図である。
部の下部シールドを形成する工程を示す図である。
【０１０６】図２１（Ａ）を参照するに、直径６インチ
のアルティック（Ａｌ２Ｏ３−ＴｉＣ）基板９１上に、
スパッタ法、ＣＶＤ法などにより厚さ５μｍのＡｌ２Ｏ
３膜９２を形成する。次に、この上にスパッタ法などに
より厚さ１μｍのＮｉＦｅ膜９３を形成する。
のアルティック（Ａｌ２Ｏ３−ＴｉＣ）基板９１上に、
スパッタ法、ＣＶＤ法などにより厚さ５μｍのＡｌ２Ｏ
３膜９２を形成する。次に、この上にスパッタ法などに
より厚さ１μｍのＮｉＦｅ膜９３を形成する。
【０１０７】図２１（Ｂ）を参照するに、前記ＮｉＦｅ
膜９３上に、フォトリソグラフィ法によりレジスト９４
をパターニングして、下部シールドを形成するための開
口部を形成する。次にメッキ法により、厚さ２μｍのＮ
ｉＦｅ膜９５を形成する。なお、レジスト９４上にはＮ
ｉＦｅ膜は形成されない。
膜９３上に、フォトリソグラフィ法によりレジスト９４
をパターニングして、下部シールドを形成するための開
口部を形成する。次にメッキ法により、厚さ２μｍのＮ
ｉＦｅ膜９５を形成する。なお、レジスト９４上にはＮ
ｉＦｅ膜は形成されない。
【０１０８】図２１（Ｃ）を参照するに、次に、レジス
ト９４を除去し、レジスト９４の下部のＮｉＦｅ膜９３
をドライエッチングにより除去する。次に、その上にＣ
ＶＤ法により厚さ４μｍのＡｌ２Ｏ３膜９６を形成す
る。
ト９４を除去し、レジスト９４の下部のＮｉＦｅ膜９３
をドライエッチングにより除去する。次に、その上にＣ
ＶＤ法により厚さ４μｍのＡｌ２Ｏ３膜９６を形成す
る。
【０１０９】図２１（Ｄ）を参照するに、次に、前記Ａ
ｌ２Ｏ３膜９６をＣＭＰ法によりＮｉＦｅ膜９５が露出
するまで研磨する。研磨面は、ＮｉＦｅ膜９５およびＡ
ｌ２Ｏ３膜９６の上面からなり、研磨面はほぼ平坦とな
る。この後、この研磨面上に再生用感磁素子であるＧＭ
Ｒ（巨大磁気抵抗効果型）素子等が形成され、再生用ヘ
ッド部が形成される。この研磨面はＧＭＲ素子等の基準
面となるので平坦性が良好であることを要する。
ｌ２Ｏ３膜９６をＣＭＰ法によりＮｉＦｅ膜９５が露出
するまで研磨する。研磨面は、ＮｉＦｅ膜９５およびＡ
ｌ２Ｏ３膜９６の上面からなり、研磨面はほぼ平坦とな
る。この後、この研磨面上に再生用感磁素子であるＧＭ
Ｒ（巨大磁気抵抗効果型）素子等が形成され、再生用ヘ
ッド部が形成される。この研磨面はＧＭＲ素子等の基準
面となるので平坦性が良好であることを要する。
【０１１０】ここで研磨条件は、以下の通りである。図
２２は、ＣＭＰ装置の構成を模式的に示した図である。
ＣＭＰ装置３００は、アルティック基板９１を保持する
研磨ヘッド３０１と、研磨パッド３０２が貼られた研磨
テーブル３０３と、スラリーを供給するスラリー供給ノ
ズル３０４等から構成されている。アルティック基板９
１に対する荷重は３９２０Ｐａ、研磨ヘッド３０１およ
び研磨テーブル３０３の回転数は約６０回転／ｍｉｎ、
スラリー流量は約０．１Ｌ／ｍｉｎである。研磨パッド
３０２は、例えば、ローデルニッタ社製ＩＣ１０００を
使用することができ、スラリーはアルミナ砥粒を主成分
とし、ｐＨ３から４のものを使用できる。
２２は、ＣＭＰ装置の構成を模式的に示した図である。
ＣＭＰ装置３００は、アルティック基板９１を保持する
研磨ヘッド３０１と、研磨パッド３０２が貼られた研磨
テーブル３０３と、スラリーを供給するスラリー供給ノ
ズル３０４等から構成されている。アルティック基板９
１に対する荷重は３９２０Ｐａ、研磨ヘッド３０１およ
び研磨テーブル３０３の回転数は約６０回転／ｍｉｎ、
スラリー流量は約０．１Ｌ／ｍｉｎである。研磨パッド
３０２は、例えば、ローデルニッタ社製ＩＣ１０００を
使用することができ、スラリーはアルミナ砥粒を主成分
とし、ｐＨ３から４のものを使用できる。
【０１１１】ＮｉＦｅ膜およびＡｌ２Ｏ３膜の上面の段
差をＡＦＭ（原子間力顕微鏡）を用いて評価した。段差
は最大２５ｎｍであった。これは、設計において許容し
た段差である３０ｎｍより小さいことがわかった。
差をＡＦＭ（原子間力顕微鏡）を用いて評価した。段差
は最大２５ｎｍであった。これは、設計において許容し
た段差である３０ｎｍより小さいことがわかった。
【０１１２】実施例３によれば、第１の実施の形態によ
る設計方法を適用することにより、薄膜磁気ヘッドの下
部シールドを形成するＮｉＦｅ膜の基板上の配置を決定
し、ＮｉＦｅ膜とＡｌ２Ｏ３膜からなる研磨面の平坦性
を良好とすることが可能となる。
る設計方法を適用することにより、薄膜磁気ヘッドの下
部シールドを形成するＮｉＦｅ膜の基板上の配置を決定
し、ＮｉＦｅ膜とＡｌ２Ｏ３膜からなる研磨面の平坦性
を良好とすることが可能となる。
【０１１３】以上本発明の好ましい実施例について詳述
したが、本発明は係る特定の実施形態に限定されるもの
ではなく、特許請求の範囲に記載された本発明の範囲内
において、種々の変形・変更が可能である。
したが、本発明は係る特定の実施形態に限定されるもの
ではなく、特許請求の範囲に記載された本発明の範囲内
において、種々の変形・変更が可能である。
【０１１４】上記の第１および第２の実施の形態ならび
に実施例１から３では、活性化領域あるいは配線領域等
を等しく小領域もしくは大領域に分割したが、隣り合う
小領域同士もしくは隣り合う大領域同士が互いに所定量
だけ重なり合うように分割してもよい。さらに小領域同
士のみあるいは大領域のみ重なり合うように分割しても
よく、小領域同士および大領域同士の両方とも重なり合
うようしてもよい。このようにすると、分割を開始する
基点の位置の影響を抑制するとともにより精緻に判別し
かつ所定の面積率の範囲内に含まれるように設計するこ
とができ、より均一なパターンを設計することができ
る。
に実施例１から３では、活性化領域あるいは配線領域等
を等しく小領域もしくは大領域に分割したが、隣り合う
小領域同士もしくは隣り合う大領域同士が互いに所定量
だけ重なり合うように分割してもよい。さらに小領域同
士のみあるいは大領域のみ重なり合うように分割しても
よく、小領域同士および大領域同士の両方とも重なり合
うようしてもよい。このようにすると、分割を開始する
基点の位置の影響を抑制するとともにより精緻に判別し
かつ所定の面積率の範囲内に含まれるように設計するこ
とができ、より均一なパターンを設計することができ
る。
【０１１５】また、重なり合う所定量は、小領域に分割
する場合は、その小領域の一辺の長さの３／４以下であ
ることが好ましい。大領域に分割する場合も同様であ
る。面積率が所定の範囲内であるか否かを一層精緻に判
別できる。
する場合は、その小領域の一辺の長さの３／４以下であ
ることが好ましい。大領域に分割する場合も同様であ
る。面積率が所定の範囲内であるか否かを一層精緻に判
別できる。
【０１１６】なお、以上の説明に関して更に以下の付記
を開示する。 （付記１） （１）化学機械的研磨により研磨速度が大
きい易研磨領域と研磨速度が小さい難研磨領域との両方
を含んで画定されるレイアウト領域を第１の小領域に等
しく複数に分割する工程と、（２）各々の該第１の小領
域について、前記難研磨領域が占める第１の面積率を求
め、研磨後平坦度を確保するために前記第１の小領域中
に前記難研磨領域が占めてよい許容面積率と前記第１の
面積率を対比し、前記第１の面積率が前記許容面積率よ
りも大きければ易研磨領域を拡大あるいは追加し、前記
許容面積率よりも小さければ難研磨領域を拡大あるいは
追加する工程と、（３）前記レイアウト領域を前記第１
の小領域と異なる大きさの第２の小領域に等しく複数に
分割する工程と、（４）各々の該第２の小領域につい
て、前記難研磨領域が占める第２の面積率を求め、研磨
後平坦度を確保するために前記第２の小領域中に前記難
研磨領域が占めてよい許容面積率と前記第２の面積率を
対比し、前記第２の面積率が前記許容面積率よりも大き
ければ易研磨領域を拡大あるいは追加し、前記許容最大
面積率よりも小さければ難研磨領域を拡大あるいは追加
する工程と、を有する電子装置の設計方法。 （付記２） （１）化学機械的研磨により研磨速度が異
なる素子分離領域と、該素子分離領域により画成された
基板領域との両方を含む素子形成領域を第１の小領域に
等しく複数に分割する工程と、（２）各々の該第１の小
領域について、前記基板領域が占める第１の面積率を求
め、研磨後平坦度を確保するために前記第１の小領域中
に前記基板領域が占めてよい許容最大面積率と前記第１
の面積率を対比し、前記第１の面積率が前記許容面積率
よりも大きければ素子分離領域を拡大あるいは追加し、
前記許容面積率よりも小さければ基板領域を拡大あるい
は追加する工程と、（３）前記素子形成領域を前記第１
の小領域と異なる大きさの第２の小領域に等しく複数に
分割する工程と、（４）各々の該第２の小領域につい
て、前記基板領域が占める第２の面積率を求め、研磨後
平坦度を確保するために前記第２の小領域中に前記基板
領域が占めてよい許容面積率と前記第２の面積率を対比
し、前記第２の面積率が前記許容面積率よりも大きけれ
ば素子分離領域を拡大あるいは追加し、前記許容面積率
よりも小さければ基板領域を拡大あるいは追加する工程
と、を有する電子装置の設計方法。 （付記３） （１）化学機械的研磨により研磨速度が異
なる配線層領域と絶縁層領域との両方を含む配線領域を
第１の小領域に等しく複数に分割する工程と、（２）各
々の該第１の小領域について、前記絶縁層領域が占める
第１の面積率を求め、研磨後平坦度を確保するために前
記第１の小領域中に前記絶縁層領域が占めてよい許容面
積率と前記第１の面積率を対比し、前記第１の面積率が
前記許容面積率よりも大きければ配線層領域を拡大ある
いは追加し、前記許容面積率よりも小さければ絶縁層領
域を拡大あるいは追加する工程と、（３）前記配線領域
を前記第１の小領域と異なる大きさの第２の小領域に等
しく複数に分割する工程と、（４）各々の該第２の小領
域について、前記絶縁層領域が占める第１の面積率を求
め、研磨後平坦度を確保するために前記第２の小領域中
に前記絶縁層領域が占めてよい許容面積率と前記第２の
面積率を対比し、前記第２の面積率が前記許容面積率よ
りも大きければ配線層領域を拡大あるいは追加し、前記
許容面積率よりも小さければ絶縁層領域を拡大あるいは
追加する工程と、を有する電子装置の設計方法。 （付記４） 前記（１）または（３）の工程において、
第１または第２の小領域の各々が、隣り合う対応する該
小領域と互いに所定量だけ重なり合っていることを特徴
とする付記１〜３のうち、いずれか一項記載の電子装置
の設計方法。 （付記５） 前記所定量は、前記小領域の一辺の長さの
３／４以下であることを特徴とする付記４記載の電子装
置の設計方法。 （付記６） 前記第２の小領域は前記第１の小領域より
大きいことを特徴とする付記１〜５のうち、いずれか一
項記載の電子装置の設計方法。 （付記７） 前記第２の小領域は前記第１の小領域の４
倍から１６倍の範囲内の面積を有することを特徴とする
付記１〜６のうち、いずれか一項記載の電子装置の設計
方法。 （付記８） 前記電子装置は、シャロートレンチアイソ
レーションを有するものであり、前記易研磨領域はシャ
ロートレンチアイソレーション領域であり、前記難研磨
領域は前記シャロートレンチアイソレーション領域以外
の領域であることを特徴とする付記１および４〜７のう
ち、いずれか一項記載の電子装置の設計方法。 （付記９） 前記第１の小領域は一辺が２５０μｍの正
方形であり、前記（２）における許容面積率は２０％以
上８０％以下の範囲内であり、前記第２の小領域は一辺
が１０００μｍの正方形であり、前記（４）における許
容面積率は３０％以上５０％以下の範囲内であることを
特徴とする付記１〜８のうち、いずれか一項記載の電子
装置の設計方法。 （付記１０） 前記（２）または（４）の工程を繰り返
して行うことを特徴とする付記１〜９にうち、いずれか
一項記載の電子装置の設計方法。 （付記１１） 付記１〜１０のうち、いずれか一項記載
の電子装置の設計方法を使った設計工程を含むことを特
徴とする電子装置の製造方法。
を開示する。 （付記１） （１）化学機械的研磨により研磨速度が大
きい易研磨領域と研磨速度が小さい難研磨領域との両方
を含んで画定されるレイアウト領域を第１の小領域に等
しく複数に分割する工程と、（２）各々の該第１の小領
域について、前記難研磨領域が占める第１の面積率を求
め、研磨後平坦度を確保するために前記第１の小領域中
に前記難研磨領域が占めてよい許容面積率と前記第１の
面積率を対比し、前記第１の面積率が前記許容面積率よ
りも大きければ易研磨領域を拡大あるいは追加し、前記
許容面積率よりも小さければ難研磨領域を拡大あるいは
追加する工程と、（３）前記レイアウト領域を前記第１
の小領域と異なる大きさの第２の小領域に等しく複数に
分割する工程と、（４）各々の該第２の小領域につい
て、前記難研磨領域が占める第２の面積率を求め、研磨
後平坦度を確保するために前記第２の小領域中に前記難
研磨領域が占めてよい許容面積率と前記第２の面積率を
対比し、前記第２の面積率が前記許容面積率よりも大き
ければ易研磨領域を拡大あるいは追加し、前記許容最大
面積率よりも小さければ難研磨領域を拡大あるいは追加
する工程と、を有する電子装置の設計方法。 （付記２） （１）化学機械的研磨により研磨速度が異
なる素子分離領域と、該素子分離領域により画成された
基板領域との両方を含む素子形成領域を第１の小領域に
等しく複数に分割する工程と、（２）各々の該第１の小
領域について、前記基板領域が占める第１の面積率を求
め、研磨後平坦度を確保するために前記第１の小領域中
に前記基板領域が占めてよい許容最大面積率と前記第１
の面積率を対比し、前記第１の面積率が前記許容面積率
よりも大きければ素子分離領域を拡大あるいは追加し、
前記許容面積率よりも小さければ基板領域を拡大あるい
は追加する工程と、（３）前記素子形成領域を前記第１
の小領域と異なる大きさの第２の小領域に等しく複数に
分割する工程と、（４）各々の該第２の小領域につい
て、前記基板領域が占める第２の面積率を求め、研磨後
平坦度を確保するために前記第２の小領域中に前記基板
領域が占めてよい許容面積率と前記第２の面積率を対比
し、前記第２の面積率が前記許容面積率よりも大きけれ
ば素子分離領域を拡大あるいは追加し、前記許容面積率
よりも小さければ基板領域を拡大あるいは追加する工程
と、を有する電子装置の設計方法。 （付記３） （１）化学機械的研磨により研磨速度が異
なる配線層領域と絶縁層領域との両方を含む配線領域を
第１の小領域に等しく複数に分割する工程と、（２）各
々の該第１の小領域について、前記絶縁層領域が占める
第１の面積率を求め、研磨後平坦度を確保するために前
記第１の小領域中に前記絶縁層領域が占めてよい許容面
積率と前記第１の面積率を対比し、前記第１の面積率が
前記許容面積率よりも大きければ配線層領域を拡大ある
いは追加し、前記許容面積率よりも小さければ絶縁層領
域を拡大あるいは追加する工程と、（３）前記配線領域
を前記第１の小領域と異なる大きさの第２の小領域に等
しく複数に分割する工程と、（４）各々の該第２の小領
域について、前記絶縁層領域が占める第１の面積率を求
め、研磨後平坦度を確保するために前記第２の小領域中
に前記絶縁層領域が占めてよい許容面積率と前記第２の
面積率を対比し、前記第２の面積率が前記許容面積率よ
りも大きければ配線層領域を拡大あるいは追加し、前記
許容面積率よりも小さければ絶縁層領域を拡大あるいは
追加する工程と、を有する電子装置の設計方法。 （付記４） 前記（１）または（３）の工程において、
第１または第２の小領域の各々が、隣り合う対応する該
小領域と互いに所定量だけ重なり合っていることを特徴
とする付記１〜３のうち、いずれか一項記載の電子装置
の設計方法。 （付記５） 前記所定量は、前記小領域の一辺の長さの
３／４以下であることを特徴とする付記４記載の電子装
置の設計方法。 （付記６） 前記第２の小領域は前記第１の小領域より
大きいことを特徴とする付記１〜５のうち、いずれか一
項記載の電子装置の設計方法。 （付記７） 前記第２の小領域は前記第１の小領域の４
倍から１６倍の範囲内の面積を有することを特徴とする
付記１〜６のうち、いずれか一項記載の電子装置の設計
方法。 （付記８） 前記電子装置は、シャロートレンチアイソ
レーションを有するものであり、前記易研磨領域はシャ
ロートレンチアイソレーション領域であり、前記難研磨
領域は前記シャロートレンチアイソレーション領域以外
の領域であることを特徴とする付記１および４〜７のう
ち、いずれか一項記載の電子装置の設計方法。 （付記９） 前記第１の小領域は一辺が２５０μｍの正
方形であり、前記（２）における許容面積率は２０％以
上８０％以下の範囲内であり、前記第２の小領域は一辺
が１０００μｍの正方形であり、前記（４）における許
容面積率は３０％以上５０％以下の範囲内であることを
特徴とする付記１〜８のうち、いずれか一項記載の電子
装置の設計方法。 （付記１０） 前記（２）または（４）の工程を繰り返
して行うことを特徴とする付記１〜９にうち、いずれか
一項記載の電子装置の設計方法。 （付記１１） 付記１〜１０のうち、いずれか一項記載
の電子装置の設計方法を使った設計工程を含むことを特
徴とする電子装置の製造方法。
【０１１７】
【発明の効果】以上詳述したところから明らかなよう
に、本発明によれば、ＣＭＰ法を用いてＳＴＩ構造、配
線構造等を形成する場合に、研磨速度のより大きな領域
が占める面密度の大小により生ずる凹みを防止すること
ができる。また、本発明によれば、より自由度の大きい
設計方法を提供することができる。
に、本発明によれば、ＣＭＰ法を用いてＳＴＩ構造、配
線構造等を形成する場合に、研磨速度のより大きな領域
が占める面密度の大小により生ずる凹みを防止すること
ができる。また、本発明によれば、より自由度の大きい
設計方法を提供することができる。
【図１】従来のＳＴＩ工程を示した図である。
【図２】従来技術１のＳＴＩ工程を示した図である。
【図３】素子領域と素子分離領域を有する基板の一例で
ある。
ある。
【図４】図３に示した基板の研磨後の要部断面図であ
る。
る。
【図５】素子領域と素子分離領域とからなる領域のレイ
アウトパターンを１００μｍ角の小領域に分割して示し
た図である。
アウトパターンを１００μｍ角の小領域に分割して示し
た図である。
【図６】素子領域と素子分離領域とからなる領域のレイ
アウトパターンの他の例を示した図である。
アウトパターンの他の例を示した図である。
【図７】試験に用いた半導体基板を示す平面図である。
【図８】活性化領域を拡大して示した図である。
【図９】ダミー領域を拡大して示した図である。
【図１０】シリコン酸化膜を形成した活性化領域を示す
断面図である。
断面図である。
【図１１】研磨後の活性化領域を示す断面図である。
【図１２】シリコン窒化膜の膜厚の最小値と、最小値を
示した領域を示した図である。
示した領域を示した図である。
【図１３】本発明の実施の形態である設計方法の一例を
示したフローチャートである。
示したフローチャートである。
【図１４】本実施例に係るＭＯＳトランジスタの活性化
領域の面積率を示した図である。
領域の面積率を示した図である。
【図１５】本実施例に係る研磨後の各小領域のシリコン
窒化膜の膜厚を示した図である。
窒化膜の膜厚を示した図である。
【図１６】比較例に係るＭＯＳトランジスタの活性化領
域の面積率を示した図である。
域の面積率を示した図である。
【図１７】比較例に係る研磨後の各領域のシリコン窒化
膜の膜厚を示した図である。
膜の膜厚を示した図である。
【図１８】本発明の実施の形態である設計方法のその他
の例を示したフローチャートである。
の例を示したフローチャートである。
【図１９】本実施例に係る配線構造を形成する工程を示
した図である。
した図である。
【図２０】段差の最大値を示した図である。
【図２１】本実施例に係る薄膜磁気ヘッドの再生用ヘッ
ド部の下部シールドを形成する工程を示す図である。
ド部の下部シールドを形成する工程を示す図である。
【図２２】ＣＭＰ装置の構成を模式的に示した図であ
る。
る。
６０ 半導体基板
６１ 活性化領域
６２ ダミー領域
６３ 素子領域
６４、６８ シリコン酸化膜
６５ シリコン窒化膜
６６ トレンチ
７０、７５ レイアウト領域
７１、７２ 小領域
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5D033 DA01 DA31
5F032 AA35 AA44 AA45 AA77 BA02
BA05 CA17 DA02 DA07 DA23
DA33 DA53
5F038 CA05 CA17 CA18 EZ11 EZ20
5F064 DD02 DD03 DD08 DD13 DD24
DD26 DD50 EE15 EE19 EE32
GG10 HH06
Claims (10)
- 【請求項１】 （１）化学機械的研磨により研磨速度が
大きい易研磨領域と研磨速度が小さい難研磨領域との両
方を含んで画定されるレイアウト領域を第１の小領域に
等しく複数に分割する工程と、 （２）各々の該第１の小領域について、前記難研磨領域
が占める第１の面積率を求め、研磨後平坦度を確保する
ために前記第１の小領域中に前記難研磨領域が占めてよ
い許容面積率と前記第１の面積率を対比し、前記第１の
面積率が前記許容面積率よりも大きければ易研磨領域を
拡大あるいは追加し、前記許容面積率よりも小さければ
難研磨領域を拡大あるいは追加する工程と、 （３）前記レイアウト領域を前記第１の小領域と異なる
大きさの第２の小領域に等しく複数に分割する工程と、 （４）各々の該第２の小領域について、前記難研磨領域
が占める第２の面積率を求め、研磨後平坦度を確保する
ために前記第２の小領域中に前記難研磨領域が占めてよ
い許容面積率と前記第２の面積率を対比し、前記第２の
面積率が前記許容面積率よりも大きければ易研磨領域を
拡大あるいは追加し、前記許容最大面積率よりも小さけ
れば難研磨領域を拡大あるいは追加する工程と、 を有する電子装置の設計方法。 - 【請求項２】 （１）化学機械的研磨により研磨速度が
異なる素子分離領域と、該素子分離領域により画成され
た基板領域との両方を含む素子形成領域を第１の小領域
に等しく複数に分割する工程と、 （２）各々の該第１の小領域について、前記基板領域が
占める第１の面積率を求め、研磨後平坦度を確保するた
めに前記第１の小領域中に前記基板領域が占めてよい許
容最大面積率と前記第１の面積率を対比し、前記第１の
面積率が前記許容面積率よりも大きければ素子分離領域
を拡大あるいは追加し、前記許容面積率よりも小さけれ
ば基板領域を拡大あるいは追加する工程と、 （３）前記素子形成領域を前記第１の小領域と異なる大
きさの第２の小領域に等しく複数に分割する工程と、 （４）各々の該第２の小領域について、前記基板領域が
占める第２の面積率を求め、研磨後平坦度を確保するた
めに前記第２の小領域中に前記基板領域が占めてよい許
容面積率と前記第２の面積率を対比し、前記第２の面積
率が前記許容面積率よりも大きければ素子分離領域を拡
大あるいは追加し、前記許容面積率よりも小さければ基
板領域を拡大あるいは追加する工程と、 を有する電子装置の設計方法。 - 【請求項３】（１）化学機械的研磨により研磨速度が異
なる配線層領域と絶縁層領域との両方を含む配線領域を
第１の小領域に等しく複数に分割する工程と、 （２）各々の該第１の小領域について、前記絶縁層領域
が占める第１の面積率を求め、研磨後平坦度を確保する
ために前記第１の小領域中に前記絶縁層領域が占めてよ
い許容面積率と前記第１の面積率を対比し、前記第１の
面積率が前記許容面積率よりも大きければ配線層領域を
拡大あるいは追加し、前記許容面積率よりも小さければ
絶縁層領域を拡大あるいは追加する工程と、 （３）前記配線領域を前記第１の小領域と異なる大きさ
の第２の小領域に等しく複数に分割する工程と、 （４）各々の該第２の小領域について、前記絶縁層領域
が占める第１の面積率を求め、研磨後平坦度を確保する
ために前記第２の小領域中に前記絶縁層領域が占めてよ
い許容面積率と前記第２の面積率を対比し、前記第２の
面積率が前記許容面積率よりも大きければ配線層領域を
拡大あるいは追加し、前記許容面積率よりも小さければ
絶縁層領域を拡大あるいは追加する工程と、 を有する電子装置の設計方法。 - 【請求項４】 前記（１）または（３）の工程におい
て、前記第１または第２の小領域の各々が、隣り合う対
応する該小領域と互いに所定量だけ重なり合っているこ
とを特徴とする請求項１〜３のうち、いずれか一項記載
の電子装置の設計方法。 - 【請求項５】 前記所定量は、前記小領域の一辺の長さ
の３／４以下であることを特徴とする請求項４記載の電
子装置の設計方法。 - 【請求項６】 前記第２の小領域は前記第１の小領域よ
り大きいことを特徴とする請求項１〜５のうち、いずれ
か一項記載の電子装置の設計方法。 - 【請求項７】 前記第２の小領域は前記第１の小領域の
４倍から１６倍の範囲内の面積を有することを特徴とす
る請求項１〜６のうち、いずれか一項記載の電子装置の
設計方法。 - 【請求項８】 前記電子装置は、シャロートレンチアイ
ソレーションを有するものであり、前記易研磨領域はシ
ャロートレンチアイソレーション領域であり、前記難研
磨領域は前記シャロートレンチアイソレーション領域以
外の領域であることを特徴とする請求項１および４〜８
のうち、いずれか一項記載の電子装置の設計方法。 - 【請求項９】 前記（２）または（４）の工程を繰り返
して行うことを特徴とする請求項１〜８にうち、いずれ
か一項記載の電子装置の設計方法。 - 【請求項１０】 請求項１〜９のうち、いずれか一項記
載の電子装置の設計方法を使った設計工程を含むことを
特徴とする電子装置の製造方法。
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|---|---|---|---|
| JP2002158276A JP4318892B2 (ja) | 2002-05-30 | 2002-05-30 | 電子装置の設計方法および製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002158276A JP4318892B2 (ja) | 2002-05-30 | 2002-05-30 | 電子装置の設計方法および製造方法 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP2002158276A Expired - Fee Related JP4318892B2 (ja) | 2002-05-30 | 2002-05-30 | 電子装置の設計方法および製造方法 |
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| JP2008109042A (ja) * | 2006-10-27 | 2008-05-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2011165849A (ja) * | 2010-02-09 | 2011-08-25 | Fujitsu Ltd | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム、過研磨条件算出装置、過研磨条件算出方法及び過研磨条件算出プログラム |
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| US20070231972A1 (en) * | 2006-04-03 | 2007-10-04 | Mouttet Blaise L | Manufacture of programmable crossbar signal processor |
| JP2008098588A (ja) * | 2006-10-16 | 2008-04-24 | Elpida Memory Inc | 半導体装置のレイアウト設計・検証におけるホットスポット抽出方法 |
| CN110769617B (zh) * | 2018-07-27 | 2020-12-29 | 北大方正集团有限公司 | Pcb板中的孔径补偿方法及装置 |
| US10635773B1 (en) * | 2018-10-18 | 2020-04-28 | International Business Machines Corporation | Enhancing stability of half perimeter wire length (HPWL)-driven analytical placement |
| CN109327965B (zh) * | 2018-11-23 | 2020-05-12 | 广州兴森快捷电路科技有限公司 | 孤立区域确定方法、装置、存储介质及计算机设备 |
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| JP3898377B2 (ja) * | 1999-05-11 | 2007-03-28 | 富士通株式会社 | 半導体集積回路 |
| JP3645129B2 (ja) | 1999-06-25 | 2005-05-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| DE10136742A1 (de) * | 2001-07-27 | 2003-02-13 | Infineon Technologies Ag | Verfahren zum Charakterisieren der Planarisierungseigenschaften einer Verbrauchsmittelkombination in einem chemisch-mechanischen Polierprozeß, Simulationsverfahren und Polierverfahren |
| JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
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2002
- 2002-05-30 JP JP2002158276A patent/JP4318892B2/ja not_active Expired - Fee Related
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2003
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