JP2005150145A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ダミーメタルの配置による配線間容量の増加、メタル配線における遅延値の増大を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】下地絶縁膜10の上に、メタル配線の全膜厚の一部の膜厚を有する第1メタル配線12を形成し、下地絶縁膜および第1メタル配線の上全面を覆う第1層間絶縁膜14を形成した後、第1層間絶縁膜を削ってその表面を平坦化しつつ、第1メタル配線の表面を露出する。続いて、第1メタル配線の上に、メタル配線の全膜厚の残りの部分の膜厚を有する第2メタル配線16を形成するとともに、第1層間絶縁膜上の第2メタル配線同士の間にダミーメタル18を形成し、第1層間絶縁膜、第2メタル配線、およびダミーメタルの上全面を覆う第2層間絶縁膜20を形成した後、第2層間絶縁膜を削ってその表面を平坦化しつつ、第2メタル配線およびダミーメタルの表面を露出する。
【選択図】図1
【解決手段】下地絶縁膜10の上に、メタル配線の全膜厚の一部の膜厚を有する第1メタル配線12を形成し、下地絶縁膜および第1メタル配線の上全面を覆う第1層間絶縁膜14を形成した後、第1層間絶縁膜を削ってその表面を平坦化しつつ、第1メタル配線の表面を露出する。続いて、第1メタル配線の上に、メタル配線の全膜厚の残りの部分の膜厚を有する第2メタル配線16を形成するとともに、第1層間絶縁膜上の第2メタル配線同士の間にダミーメタル18を形成し、第1層間絶縁膜、第2メタル配線、およびダミーメタルの上全面を覆う第2層間絶縁膜20を形成した後、第2層間絶縁膜を削ってその表面を平坦化しつつ、第2メタル配線およびダミーメタルの表面を露出する。
【選択図】図1
Description
本発明は、ダミーメタルが形成された半導体装置およびその製造方法に関するものである。
ダミーメタルは、電気的にどこにも接続されていないフローティングメタルであり、例えば素子間接続用のメタル配線の表面の平坦化や、その上に形成される層間絶縁膜の表面の平坦化を容易にするために、メタル配線同士の間に配置されている。このダミーメタルは、主にエッチングやCMP(化学機械研磨)などの工程で使用される。
ところで、ダミーメタルは、上記の通りフローティングメタルであるため、配線間容量(カップリング容量)に対する影響はほとんどないと言われてきた。しかし、テクノロジーの進歩によってメタル配線同士の間隔が狭くなると、ダミーメタルの配線間容量に対する影響が無視できなくなってきた。特に、最近では、ダミーメタルの形状、配置パターンなどにより配線間容量が変わることが知られている。例えば、ダミーメタルを配置した場合、配線間容量の増加により、メタル配線における遅延値が、ダミーメタルを配置しない場合と比べて20〜30%増加するというレポートが提出されている。
上記の通り、ダミーメタルを配置することによって配線間容量が増大し、メタル配線における遅延値が増大したり、クロストークノイズによる誤動作が発生しやすくなるという問題がある。しかも、ダミーメタルはフローティングメタルであるため、配線間容量を正確に算出するのは非常に困難である。
本発明の目的は、前記従来技術に基づく問題点を解消し、ダミーメタルの配置による配線間容量の増加、メタル配線における遅延値の増大を抑制することができる半導体装置およびその製造方法を提供することにある。
上記目的を達成するために、本発明は、メタル配線同士の間に、電気的にどこにも接続されていないダミーメタルが形成された半導体装置であって、
前記ダミーメタルは前記メタル配線よりも膜厚が薄く、前記メタル配線および前記ダミーメタルは、その表面が同一の高さとなるように形成されていることを特徴とする半導体装置を提供するものである。
前記ダミーメタルは前記メタル配線よりも膜厚が薄く、前記メタル配線および前記ダミーメタルは、その表面が同一の高さとなるように形成されていることを特徴とする半導体装置を提供するものである。
また、本発明は、メタル配線同士の間に、電気的にどこにも接続されていないダミーメタルが形成された半導体装置の製造方法であって、
下地絶縁膜の上に、前記メタル配線の全膜厚の一部の膜厚を有する第1メタル配線を形成するステップと、
前記下地絶縁膜および前記第1メタル配線の上全面を覆う第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜を削ってその表面を平坦化しつつ、前記第1メタル配線の表面を露出するステップと、
前記第1メタル配線の上に、前記メタル配線の全膜厚の残りの部分の膜厚を有する第2メタル配線を形成するとともに、前記第1層間絶縁膜上の前記第2メタル配線同士の間に前記ダミーメタルを形成するステップと、
前記第1層間絶縁膜、前記第2メタル配線、および前記ダミーメタルの上全面を覆う第2層間絶縁膜を形成するステップと、
前記第2層間絶縁膜を削ってその表面を平坦化しつつ、前記第2メタル配線および前記ダミーメタルの表面を露出するステップとを含むことを特徴とする半導体装置の製造方法を提供する。
下地絶縁膜の上に、前記メタル配線の全膜厚の一部の膜厚を有する第1メタル配線を形成するステップと、
前記下地絶縁膜および前記第1メタル配線の上全面を覆う第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜を削ってその表面を平坦化しつつ、前記第1メタル配線の表面を露出するステップと、
前記第1メタル配線の上に、前記メタル配線の全膜厚の残りの部分の膜厚を有する第2メタル配線を形成するとともに、前記第1層間絶縁膜上の前記第2メタル配線同士の間に前記ダミーメタルを形成するステップと、
前記第1層間絶縁膜、前記第2メタル配線、および前記ダミーメタルの上全面を覆う第2層間絶縁膜を形成するステップと、
前記第2層間絶縁膜を削ってその表面を平坦化しつつ、前記第2メタル配線および前記ダミーメタルの表面を露出するステップとを含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、ダミーメタルの膜厚をメタル配線よりも薄くしたことによって配線間容量を削減することができるため、ダミーメタルの配置によるメタル配線の遅延値の増大を抑制することができ、その結果、ダミーメタルの影響による半導体装置の誤動作を抑制することができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置およびその製造方法を詳細に説明する。
図1は、本発明の半導体装置の製造方法の各工程を表す一実施形態の概略断面図である。本発明の半導体装置の製造方法は、ダミーメタルの配置による配線間容量の増加を抑制し、その結果、メタル配線における遅延値の増加を抑制し、回路の誤動作を防止するために、その厚さ方向について、メタル配線の形成工程を2回ないしはそれ以上の回数に分割して行うことにより、メタル配線よりもダミーメタルの膜厚を薄く形成することを特徴とする。
本発明の半導体装置の製造方法では、まず、図1(a)に示すように、例えばフォトリソグラフィー技術などにより、メタル配線用のマスクパターンを用いて、下地絶縁膜10の上にメタル配線の全膜厚の一部の膜厚を有する第1メタル配線12を形成する。本実施形態では、例えば本来の膜厚の80%の膜厚の第1メタル配線を形成する。なお、第1メタル配線12の膜厚は、必要に応じて適宜決定すればよい。
続いて、図1(b)に示すように、例えばスピンコート法などにより、下地絶縁膜10および第1メタル配線12の上全面を覆う第1層間絶縁膜14を形成する。第1層間絶縁膜14を被覆した段階では、その表面は、第1メタル配線12の疎密に応じて凹凸に形成される。
続いて、図1(c)に示すように、例えばエッチバックもしくはCMPなどの手法により、第1層間絶縁膜14を削ってその表面を平坦化しつつ、前記第1メタル配線12の表面を露出する。
なお、この段階では、ダミーメタルが存在しないため、第1メタル配線12同士の間が広い部分では、平坦化を行った時に第1層間絶縁膜14の表面が第1メタル配線12の表面よりも多少下側の部分まで削られる場合もある。
続いて、図1(d)に示すように、例えば同一の材料を用いて、表面が平坦化された第1メタル配線12の上にメタル配線の全膜厚の残りの部分、すなわち残りの20%の膜厚を有する第2メタル配線16を形成し、表面が平坦化された第1層間絶縁膜14上の第2メタル配線16同士の間にダミーメタル18を形成する。なお第2メタル配線16とダミーメタル18は同時に形成してもよいし、どちらか一方を先に形成した後、他方を後から形成するようにしてもよい。
ここで、第1層間絶縁膜14の表面が第1メタル配線12の表面よりも多少下側の部分まで削られている場合、ダミーメタル18の膜厚は、第2メタル配線16同士の中心部では厚く、第2メタル配線16側に近づくに従って次第に薄くなる。
その後、第1層間絶縁膜14、第2メタル配線16およびダミーメタル18の上全面を覆う第2層間絶縁膜20を被覆する。第2層間絶縁膜20を被覆した段階では、ダミーメタル18の効果によって、その表面の凹凸の度合いは極めて小さくなる。
続いて、図1(e)に示すように、第2層間絶縁膜20を削ってその表面を平坦化しつつ、第2メタル配線16およびダミーメタル18の表面を露出する。これにより、第2メタル配線16およびダミーメタル18は、その表面(上面)が同一の高さとなるように形成される。また、ダミーメタル18は、第2メタル配線16とほぼ等しい膜厚に形成される。なお、これ以後の工程は、従来公知の半導体装置の製造工程と同じであるから省略する。
ここで、本実施形態のように、同一の材料を用いて第2メタル配線16およびダミーメタル18を形成することによって、両者のエッチングレートは同一となり、両者の表面を非常に精度良く均一に平坦化することが可能となる。なお、第2メタル配線16およびダミーメタル18で同一材料を用いることは必須ではなく、両者のエッチングレートがほぼ同一の材料を用いれば、両者の表面を均一に平坦化することができる。
図2(a)および(b)は、従来のダミーメタルおよび本発明に係るダミーメタルを介した配線間容量を表す概念図である。同図(a)の従来例のように、メタル配線22と同じ膜厚のダミーメタル24を用いた場合と比べて、本発明の半導体装置では、同図(b)に示すように、ダミーメタル18の膜厚をメタル配線22よりも薄くしたことによって配線間容量を削減することができる。このため、メタル配線22における遅延値の増大を抑制することができ、ダミーメタル18の影響による半導体装置の誤動作を抑制することができる。
なお、上記実施形態では、メタル配線を2回に分割して形成しているが、本発明はこれに限定されず、3回以上に分割して形成してもよい。
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
以上、本発明の半導体装置およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
10 下地絶縁膜
12 第1メタル配線
14 第1層間絶縁膜
16 第2メタル配線
18,24 ダミーメタル
20 第2層間絶縁膜
22 メタル配線
12 第1メタル配線
14 第1層間絶縁膜
16 第2メタル配線
18,24 ダミーメタル
20 第2層間絶縁膜
22 メタル配線
Claims (2)
- メタル配線同士の間に、電気的にどこにも接続されていないダミーメタルが形成された半導体装置であって、
前記ダミーメタルは前記メタル配線よりも膜厚が薄く、前記メタル配線および前記ダミーメタルは、その表面が同一の高さとなるように形成されていることを特徴とする半導体装置。 - メタル配線同士の間に、電気的にどこにも接続されていないダミーメタルが形成された半導体装置の製造方法であって、
下地絶縁膜の上に、前記メタル配線の全膜厚の一部の膜厚を有する第1メタル配線を形成するステップと、
前記下地絶縁膜および前記第1メタル配線の上全面を覆う第1層間絶縁膜を形成するステップと、
前記第1層間絶縁膜を削ってその表面を平坦化しつつ、前記第1メタル配線の表面を露出するステップと、
前記第1メタル配線の上に、前記メタル配線の全膜厚の残りの部分の膜厚を有する第2メタル配線を形成するとともに、前記第1層間絶縁膜上の前記第2メタル配線同士の間に前記ダミーメタルを形成するステップと、
前記第1層間絶縁膜、前記第2メタル配線、および前記ダミーメタルの上全面を覆う第2層間絶縁膜を形成するステップと、
前記第2層間絶縁膜を削ってその表面を平坦化しつつ、前記第2メタル配線および前記ダミーメタルの表面を露出するステップとを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003381109A JP2005150145A (ja) | 2003-11-11 | 2003-11-11 | 半導体装置およびその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2003381109A JP2005150145A (ja) | 2003-11-11 | 2003-11-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2005150145A true JP2005150145A (ja) | 2005-06-09 |
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ID=34690587
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Application Number | Title | Priority Date | Filing Date |
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JP2003381109A Withdrawn JP2005150145A (ja) | 2003-11-11 | 2003-11-11 | 半導体装置およびその製造方法 |
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JP (1) | JP2005150145A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140113245A (ko) * | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 더미 라인을 포함한 반도체 장치 |
-
2003
- 2003-11-11 JP JP2003381109A patent/JP2005150145A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140113245A (ko) * | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 더미 라인을 포함한 반도체 장치 |
US8963332B2 (en) | 2013-03-15 | 2015-02-24 | Samsung Electronics Co., Ltd. | Semiconductor device with dummy lines |
KR102021762B1 (ko) | 2013-03-15 | 2019-09-17 | 삼성전자 주식회사 | 더미 라인을 포함한 반도체 장치 |
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