JP2005209799A - 電子装置の設計方法および製造方法、電子装置 - Google Patents
電子装置の設計方法および製造方法、電子装置 Download PDFInfo
- Publication number
- JP2005209799A JP2005209799A JP2004013220A JP2004013220A JP2005209799A JP 2005209799 A JP2005209799 A JP 2005209799A JP 2004013220 A JP2004013220 A JP 2004013220A JP 2004013220 A JP2004013220 A JP 2004013220A JP 2005209799 A JP2005209799 A JP 2005209799A
- Authority
- JP
- Japan
- Prior art keywords
- region
- area
- area ratio
- polishing
- small
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 117
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000005498 polishing Methods 0.000 claims abstract description 123
- 239000000758 substrate Substances 0.000 claims abstract description 95
- 239000000126 substance Substances 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims description 44
- 238000007517 polishing process Methods 0.000 claims description 34
- 238000013461 design Methods 0.000 claims description 28
- 238000000605 extraction Methods 0.000 claims description 21
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 16
- 230000001747 exhibiting effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005457 optimization Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 75
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- 229910052710 silicon Inorganic materials 0.000 description 29
- 239000010703 silicon Substances 0.000 description 29
- 239000004065 semiconductor Substances 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000002474 experimental method Methods 0.000 description 8
- 238000012938 design process Methods 0.000 description 7
- 238000000227 grinding Methods 0.000 description 6
- 239000002002 slurry Substances 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 難研磨領域と易研磨領域とを基板上に、一様に化学機械研磨できるように配置する電子装置の設計方法において、超微細化パターンの設計自由度を向上させる。
【解決手段】 基板表面を第１の小領域に分割し、前記第１の小領域において難研磨領域の面積率を前記第１の小領域に対応する第１の所定範囲に最適化し、さらに基板表面を前記第１の小領域とは異なる大きさの第２の小領域に分割し、前記第２の小領域において前記難研磨領域の面積率を前記第２の小領域に対応する第２の所定範囲に最適化する電子装置の設計方法において、短辺が５μｍ以下のパターンを予め最適化から除外する。
【選択図】 図１５
【解決手段】 基板表面を第１の小領域に分割し、前記第１の小領域において難研磨領域の面積率を前記第１の小領域に対応する第１の所定範囲に最適化し、さらに基板表面を前記第１の小領域とは異なる大きさの第２の小領域に分割し、前記第２の小領域において前記難研磨領域の面積率を前記第２の小領域に対応する第２の所定範囲に最適化する電子装置の設計方法において、短辺が５μｍ以下のパターンを予め最適化から除外する。
【選択図】 図１５
Description
本発明は一般に電子装置の設計方法に係り、特に製造工程中にＣＭＰ（化学機械研磨）法が含まれる電子装置の設計方法、およびかかる設計方法が適用される電子装置の製造方法に関する。本発明において前記電子装置には、半導体装置のほかに、薄膜磁気ヘッド、ＣＣＤ素子、半導体レーザなどが含まれる。
半導体装置や磁気ヘッドなどの電子装置は一般に薄膜を積層した積層構造を有し、その製造工程には、かかる積層構造をＣＭＰ法により平坦化する平坦化工程が含まれるのが一般的である。
例えばＭＯＳトランジスタを含む半導体集積回路装置の製造においては、素子分離構造を形成する場合、シリコン基板表面に素子分離溝を形成し、これを絶縁膜で充填した後、シリコン基板表面の余分な絶縁膜をＣＭＰ法により研磨・除去することにより、前記素子分離溝を絶縁膜で充填したＳＴＩ（shallow trench isolation）構造を形成することが行われている。
図１（Ａ）〜（Ｅ）は、従来の典型的なＳＴＩ構造の形成方法を示す。
図１（Ａ）を参照するに、シリコン基板１１の表面に熱酸化処理によりシリコン酸化膜１２が形成され、さらにその上にスパッタ法、ＣＶＤ（化学気相成長）法などにより、シリコン窒化膜１３が形成される。
次に図１（Ｂ）の工程において素子分離領域となる所定領域において前記シリコン窒化膜１３をパターニングし、さらに形成されたシリコン窒化膜パターンをマスクに前記シリコン酸化膜１２およびその下のシリコン基板１１をパターニングし、前記シリコン基板１１中に素子分離溝１４を形成する。
次に図１（Ｃ）の工程において前記素子分離溝１４の内壁面に熱酸化膜１５を形成し、さらにこのようにして熱酸化膜１５を形成された素子分離溝１４を、ＴＥＯＳ（tetraethoxysilane）などの絶縁膜１６を高密度プラズマを使ったプラズマＣＶＤ法により前記シリコン基板１１上に堆積することにより充填し、図１（Ｄ）の工程において前記シリコン基板１１上の余分の絶縁膜１６を、ＣＭＰ法により研磨・除去する。この際、前記窒化膜パターン１３は研磨ストッパとして作用する。
さらに図１（Ｅ）の工程において前記シリコン窒化膜１３および酸化膜１２を、ウェットエッチングによりそれぞれ除去することにより、前記素子分離溝１４中にシリコン酸化膜１６が充填されたＳＴＩ素子分離領域１７が、前記シリコン基板１１上において素子領域１８を画成するように形成される。
ところで、このようにしてＣＭＰ法により研磨されたシリコン基板１１表面の平坦度は、素子配置のレイアウトに依存して変化することが知られている。
例えば図１（Ｅ）において素子領域１８の密度が疎で、従って隣接する素子領域１８間に幅の広い素子分離領域１７が延在する場合には、前記絶縁膜１６は図１（Ｃ）の工程において、幅の広い、換言すると容積の大きな素子分離溝１４を充填することになり、シリコン基板１１上における膜厚が減少する。これに対し、前記素子領域１８が密集して形成されて場合には、素子分離溝１４の幅が小さく、従って前記絶縁膜１６はシリコン基板１１上に厚く堆積する。
このように素子領域の密度が場所により異なるウェハをＣＭＰ法で研磨した場合には、前記絶縁膜１６の膜厚が小さい領域では過研磨状態となり、一方、前記絶縁膜１６の膜厚が大きい領域では研磨不足状態となる恐れがある。
図２は、このような素子領域の密度が場所により異なる基板の例として、シリコン基板３０を示す。
図２を参照するに、例えば、基板上の第１の領域Ａにおいて一辺が５００μｍの素子領域３１が１μｍ幅の素子分離領域３２を挟んで１ｍｍ程度の長さにわたって形成され、一方、前記第１の領域Ａに隣接する第２の領域Ｂにおいて図２に拡大して示すように、一辺が０．５μｍの正方形の素子領域３３が１μｍの素子分離領域３４を挟んで１ｍｍ程度の長さにわたって形成されている。
図３は、図２に示した基板３０において図１（Ａ）〜１（Ｅ）の工程に従って素子分離溝を、前記絶縁膜１６に対応するシリコン酸化膜３５で充填し、シリコン基板３１上の余分のシリコン酸化膜３５をＣＭＰ法により研磨・除去した後の要部断面図である。
図３を参照するに、素子領域の密度が大きい領域Ａにおいては、前記素子領域３１上に図中に破線で示したようにシリコン酸化膜３５が厚く堆積するため（膜厚＝ｔ1）、研磨後もシリコン酸化膜３５Ｘが前記シリコン窒化膜１３に対応するシリコン窒化膜３６上に残留し、研磨不足の状態になっている。一方、素子領域密度が小さい領域Ｂにおいては、図中に破線で示したように堆積するシリコン酸化膜３５の膜厚が小さい（膜厚＝ｔ2，ｔ2＜ｔ1）ため凹み（エロージョン）が生じ、過研磨状態となっているのがわかる。
このように一つの基板中に素子領域密度の高い領域と低い領域とが存在すると研磨不足と過研磨の２つの状態が生じてしまう。この状態は、研磨時間等の研磨量の最適化を行っても解消されない。
この問題を解決するため、基板上で素子領域１８の密度が疎になる領域ではダミーの素子領域を追加形成し、素子領域の形成密度を所定の範囲に維持することで、研磨の一様性を確保しようとする技術が提案されている。
例えば特許文献１においては半導体装置を設計する際に、シリコン基板表面を小領域に分割し、かかる小領域における素子領域の面積率を所定範囲に規定することで、一様な研磨を実現する技術が提案されている。
図４は、このようなシリコン基板表面の前記小領域への分割例を示す。
図４を参照するに、図示の例では前記小領域は１００μｍ×１００μｍのサイズを有し、白抜きで示した素子領域の面積率が８０％の小領域５１とハッチングで示した素子領域の面積率が２０％の小領域５２とが、基板上にランダムに配列されている。ここで面積率は、前記小領域中における素子領域の面積の総和を前記小領域の面積で割ったものである。
この従来の技術では、面積率の異なる小領域がランダムに基板上に配列している場合には、図１（Ｄ）のＣＭＰ工程において一様な研磨を実現することができるが、図３に示すように特定の面積率の小領域が基板上において集中するなど、配列に偏りがある場合には、先に説明したＣＭＰ工程における研磨の偏りを回避することができない。
これに対し、本発明の発明者は、特許文献２において、基板表面を図５に示す小領域に分割し、前記小領域の面積率が所定の範囲に収まるように半導体装置のレイアウトを行った後、さらに図６に示すように基板表面をより大きな、たとえば一辺が３００μｍ以上の大領域５３，５４に分割し、前記領域５３，５４において素子領域の面積率が所定の範囲に収まるようにレイアウトをさらに修正することにより、ＣＭＰ工程において確実に一様な研磨を実現できる技術を提案した。ただし図５，６では前記小領域５１，５２の一辺の長さを２５０μｍとしている。
このように、より大きな領域においても素子領域の面積率が所定範囲に収まるようにレイアウトを修正することにより、例えば図７の例に示すような大領域５６，５７における素子領域分布の偏りが解消され、図１（Ｃ）のＣＭＰ工程において一様な研磨が保障される。
特開２００１−７１１４号公報
特開２００３−３４７４０６号公報
ところで、最近の超微細化半導体装置では、９０ｎｍ以下、例えば５０ｎｍあるいは４５ｎｍの設計ルール、従ってこれに対応する微細なゲート長が使われ始めており、このような超微細化半導体装置をシリコン基板上に集積化する場合、これらの超微細化半導体素子を短辺が５μｍ以下、例えば１〜３μｍとなるように形成したい要求が存在する。
例えば、スタンダードセルをチップ内に形成する場合、３μｍ程度、あるいはそれ以下の幅の素子を３００μｍ角以上の領域に、面積率７０％程度で配列したい要求が存在する。しかし、このような場合には、例えば３００μｍ角の大領域においては素子領域の面積率が５０％以下でなければならないという制約が課せられていると、素子の設計が拒否され、不可能になってしまう場合が生じる。
このように短辺が非常に小さい素子領域に超微細化、従って超高速半導体素子を形成した場合、例えば前記小領域５１，５２における素子領域面積率の制限を満たすようにレイアウトを行うことはできても、これらの小領域を、前記大領域５３，５４において素子領域面積率の制限が満足されるように配列するのは回路設計上困難であることが多い。これは、このような超高速素子の位置を変更した場合、配線長が変化して信号タイミングがずれてしまい、回路設計をやり直す必要が生じるなどの理由による。
そこで、本発明は上記の問題点を解決した、新規で有用な電子装置の設計方法、およびかかる設計方法を使った電子装置の製造方法、さらにかかる設計方法で設計された電子装置を提供することを概括的課題とする。
本発明の一観点によれば、化学機械研磨プロセスにおいて大きな研磨速度を示す易研磨領域と前記化学機械研磨プロセスにおいてより小さな研磨速度を示す難研磨領域とが形成されるレイアウト領域から第１の小領域を抽出する第１の抽出手順と、前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較する手順と、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、前記レイアウト領域から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較する手順と、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第２のレイアウト手順とを含む電子装置の設計方法において、前記第１および第２の抽出手順に先立って、前記レイアウト領域から短辺が５μｍ以下の難研磨領域を除外する手順を設けることが提供される。
本発明の他の観点によれば、基板表面に、化学機械研磨プロセスにおいて大きな研磨速度を示す易研磨領域とより小さな研磨速度を示す難研磨領域とを含む電子装置の製造方法であって、前記基板表面から第１の大きさの第１の小領域を抽出する第１の抽出手順と、前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較し、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、前記基板表面から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較し、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる第２のレイアウト手順とよりなるレイアウト工程と、前記レイアウト工程の後、前記基板表面に、前記易研磨領域に対応して凹部を形成する工程と、前記基板表面に絶縁膜を、高密度プラズマＣＶＤプロセスにより、前記凹部を充填するように堆積する工程と、前記絶縁膜を化学機械研磨法により、前記基板表面から除去する工程とを含む電子装置の製造方法において、前記レイアウト工程の際に、前記第１および第２の抽出手順に先立って、短辺が５μｍ以下の難研磨領域を除外する手順を設ることが提供される。
本発明のさらに他の観点によれば、基板上に素子領域と素子分離領域とを有する電子装置であって、前記素子領域は、前記基板上１００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、７０％以下になるように形成されており、前記短辺が５μｍ以下のパターンは、前記基板上前記１００μｍ角の領域中における面積率が７０％以上になるように形成されている電子装置が提供される。
本発明によれば、易研磨領域と難研磨領域とを含む電子装置を設計あるいは製造する際に、前記第１の小領域およびこれと大きさの異なる前記第２の小領域について別々に、前記難研磨領域の面積率を最適化することにより、局所的にも全体的にも、一様な化学機械研磨が基板に対して可能になる。本発明は、このような電子装置レイアウトの最適化の際に、短辺が５μｍ以下のパターンは前記化学機械研磨に影響を与えないことの発見に基づいており、かかる短辺が５μｍ以下の超微細パターンを面積率の計算から除外することで、自由度の高い設計を可能とする。
また基板上に素子領域と素子分離領域とを有する電子装置において、前記基板上の１００ミクロン角、３００μｍ角あるいは１０００μｍ角など、さまざまなサイズの領域において素子領域の面積率を最適化し、その際、短辺が５μｍ以下のパターンを前記最適化から除外することにより、所望の超微細パターンを含む電子装置を高い自由度で設計することが可能になる。
［原理］
最初に本発明の原理を、図８（Ａ）〜（Ｆ）および図９を参照しながら説明する。
最初に本発明の原理を、図８（Ａ）〜（Ｆ）および図９を参照しながら説明する。
本発明の発明者は、本発明の基礎となる研究において、図８（Ａ）〜（Ｃ）の平面図および図８（Ｄ）〜（Ｆ）の断面図に示す、シリコン基板上において素子分離溝で画成された素子領域の面積率が様々に異なった試料、および図９に示す微細な素子領域がランダムに配列された試料を作製し、前記試料中の素子分離溝をシリコン酸化膜で充填し、さらに化学機械研磨を行って前記素子分離溝中に素子分離酸化膜パターンを形成する実験を行った。ただし図８（Ａ）の平面図は図８（Ｄ）の断面図に対応し、図８（Ｂ）の平面図は図８（Ｅ）の断面図に対応し、図８（Ｃ）の平面図は図８（Ｆ）の断面図に対応する。
図８（Ａ），（Ｄ）を参照するに、シリコン基板１０１中には幅が０．４３〜１．５μｍの素子分離溝１０１Ａにより、幅が１μｍの素子領域１０１Ｂが平行なストライプパターンの形で形成されており、素子領域の面積率が４０〜７０％の範囲で変化されている。
一方図８（Ｂ）、（Ｅ）の試料では、シリコン基板１０１中に幅が２．１〜７．５μmの素子分離溝１０１Ａにより、幅が５μｍの素子領域１０１Ｂが平行なストライプパターンの形で形成されており、素子領域の面積率が４０〜７０％の範囲で変化されている。
さらに図８（Ｃ），（Ｆ）の試料では、シリコン基板１０１中に幅が４．３〜１．５μmの素子分離溝１０１Ａにより、幅が１０μmの素子領域１０１Ｂが平行なストライプパターンの形で形成されており、素子領域の面積率が、やはり４０〜７０％の範囲で変化されている。
また図９の試料では、図８（Ｄ）と同様な断面を有する幅が１〜３μｍの素子領域が、前記シリコン基板１０１の表面に、７０％の素子領域面積率でランダムに配列されている。
図１０（Ａ）は、図８（Ｂ）あるいは図８（Ｃ）の試料において、前記素子分離溝１０１Ａを高密度プラズマＣＶＤ法により堆積されたシリコン酸化膜１０３で充填した状態を、また図１０（Ｂ）は、図８（Ａ）あるいは図９の試料において前記素子分離溝１０１Ａを同様な高密度プラズマＣＶＤ法により堆積したシリコン酸化膜１０３で充填した状態を示す。典型的には、前記シリコン酸化膜１０３はＩＣＰ（誘導結合プラズマ）型あるいはＥＣＲ型プラズマ源を用いたプラズマＣＶＤ装置により、６６５ｍＰａ程度の圧力下、６００℃の基板温度において原料ガスとしてＳｉＨ4とＯ2、Ｈｅを供給し、周波数が１３．５６ＭＨｚの高周波を２０００Ｗのパワーで供給し、また被処理基板に周波数が４００ＭＨｚの高周波を４０００Ｗのパワーで供給しながら実行される。
図１０（Ａ），（Ｂ）を参照するに、前記シリコン基板１０１上には熱酸化膜１０２ａを介してシリコン窒化膜１０２ｂが形成されており、前記シリコン酸化膜１０３は前記シリコン基板１０１上に、前記熱酸化膜１０２ａおよびシリコン窒化膜１０２ｂを介して堆積されている。前記素子分離溝１０１Ａは前記シリコン窒化膜１０２ｂをマスクに前記シリコン基板１０１をドライエッチングすることにより形成されている。
前記シリコン酸化膜１０３を高密度プラズマＣＶＤ法により堆積した場合、シリコン酸化膜は堆積と同時にプラズマエッチングを受け、その結果、素子領域１０１Ｂの幅が大きい場合には図１０（Ａ）に示すように素子分離溝１０１Ａに対応して、平らなファセット状の斜面で画成された断面が三角形状あるいは三角錐状の凹部が形成される。一方、前記素子領域１０１Ｂの幅が小さい場合には、前記素子領域１０１Ｂに対応して平らなファセット状の斜面で画成された三角形状の凸部が形成される。
また図１０（Ｂ）のように素子領域１０１Ｂの幅が小さい場合、素子領域１０１Ｂが多数集合して全体としての素子領域の面積が大きい場合でも、前記シリコン基板１０１上、より正確には前記シリコン窒化膜１０２ｂ上に残留する余計なシリコン酸化膜１０３の厚さは、前記高密度プラズマＣＶＤプロセスにおけるエッチング作用の結果、図１０（Ａ）に示す素子領域１０１Ｂの幅が大きい場合と比べて実質的に減少する。
図１１（Ａ），（Ｂ）は、比較のため、それぞれ図１０（Ａ），１０（Ｂ）の構造においてシリコン酸化膜２０３を通常のプラズマＣＶＤ法により形成した例を示す。
図１１（Ａ），（Ｂ）を参照するに、通常のプラズマＣＶＤプロセスを使った場合には、素子領域の総面積が大きいと素子領域の幅に関わりなく、シリコン酸化膜２０３はシリコン基板１０１上に厚く堆積してしまう。
本発明の発明者は、先に説明した図１０（Ａ），（Ｂ）の構造について、図１２に示すＣＰＭ装置３００を使い、前記シリコン酸化膜１０３を研磨・除去する実験を行い、研磨の良否と素子領域面積率との関係を調べた。
図１２を参照するに、ＣＭＰ装置３００は被処理基板９１を保持する研磨ヘッド３０１と、研磨パッド３０２が貼られた研磨テーブル３０３と、スラリーを供給するスラリー供給ノズル３０４等から構成されており、研磨は、前記被処理基板９１に対する荷重を０．３ｋｇ重／ｃｍ2に設定し、研磨線速度を１３ｍ／秒に設定し、セリアを１ｗｔ％程度含むスラリーを、約０．２Ｌ／分の流量で供給しながら行った。研磨パッド３０２としては、ローデルニッタ社製ＩＣ１４００を使用している。
図１３は、かかる研磨実験により得られた、良好な研磨結果が得られる素子領域面積率と素子領域パターンの大きさとの間の関係を示す。ここで「良好な研磨結果」とは、研磨後に先に図３で説明したような研磨不足状態あるいは過研磨状態が生じないことを意味する。図１３中、横軸は素子領域の面積率を、縦軸は前記素子領域面積率を測定するのに使われる領域（ウィンドウ）の面積を示す。図６あるいは図７を参照。
図１３を参照するに、ウィンドウが１００μｍ×１００μｍと小さい場合（Ｗ1）、７０％程度の大きな素子領域面積率でも良好な研磨が可能であることがわかるが、ウィンドウの大きさが例えば１０００μｍ×１０００μｍと大きい場合（Ｗ2）、素子領域面積率を５０％以下に抑制しなければ研磨が不良になることを示している。また前記ウィンドウの大きさが中間的で、３００μｍ×３００μｍ程度の場合には、素子領域面積率を６０％程度以下に抑制する必要がある。
このように、図１３は、シリコン基板１０１上に素子分離領域１０１Ａおよび素子領域１０１Ｂを形成する場合、良好な研磨結果を得ようとすると、小さなウィンドウで局所的に素子領域面積率を最適化すると同時に、より大きなウィンドウでも素子領域面積率をより小さな値に最適化する必要があることを示しており、この結果は、先に提案された特許文献２の結論と調和的である。
図１３では、さらに個々のデータ点に素子領域短辺の長さをパラメータとして付しているが、ウィンドウの大きさを大きく設定しても（図示の例では０．２ｍｍ2あるいは３ｍｍ2）、６５％以上の素子領域面積率で良好な研磨が可能であることを示すデータ点が存在するのがわかる。
このようなデータ点について前記素子領域短辺の長さを調べてみると、いずれも１μｍあるいは３μｍと、５μｍ以下であるのがわかる。このように素子領域の短辺が５μｍ以下の場合にシリコン酸化膜などの絶縁膜１０３を高密度プラズマＣＶＤ法で素子分離溝１０１Ａを充填するように堆積した場合、先に図１０（Ｂ）で説明したように、基板１０１上の窒化膜１０２ｂ上に堆積する絶縁膜１０３の膜厚は減少するため、わずかな凸部を削り落とし、残ったわずかの絶縁膜１０３を研磨することにより、所望の素子分離溝１０１Ａを素子分離絶縁膜パターン１０３Ａで充填した構造が得られるものと考えられる。
このことは、特許文献２に記載の方法による、素子領域の面積率を第１の大きさの第１の小領域について最適化し、さらに第２の異なった大きさの第２の小領域についても最適化する手順による半導体装置など電子装置の設計の際に、このように短辺が５μｍ以下の素子領域については面積率の計算から除外しても問題が生じないことを意味している。そこで、このように短辺が５μｍ以下の素子領域を前記面積率の計算から除外することにより、このような微小な素子領域を基板表面に自在に配置することが可能になり、超高速半導体集積回路装置など超微細化素子を含む電子装置の設計自由度が向上する。
［実施例］
図１４は、本発明の一実施例による半導体集積回路装置の設計プロセスを示すフローチャートである。
［実施例］
図１４は、本発明の一実施例による半導体集積回路装置の設計プロセスを示すフローチャートである。
より具体的には、本実施例による半導体集積回路装置の設計方法は、半導体集積回路装置を構成するＭＯＳトランジスタの活性化領域のパターン、特に半導体基板上にＳＴＩ工程により形成される素子分離領域と、前記素子分離領域の間に形成される素子領域とよりなるパターンを自動的に設計するものである。
図１４を参照するに、前記設計プロセスはステップ１０１において開始され、半導体集積回路装置に要求される機能から決定された回路設計データを公知の設計手法により生成する。
次にステップ１０２において、前記回路設計データより、例えば図１５（Ａ）に示すＭＯＳトランジスタの活性領域のパターンを生成する。図１５（Ａ）を参照するに、このようにして生成された活性領域パターンは、短辺の長さが５μｍを超える素子領域と短辺の長さが５μｍ以下の素子領域とを含んでいる。
次にステップ１０２Ａにおいて前記活性領域パターンから、短辺の長さが５μｍ以下の素子領域を除外し、図１５（Ｂ）に示すように、短辺の長さが５μｍ以上のパターンだけを抽出する。
次にステップ１０３において、前記ステップ１０２Ａにおいて抽出された活性領域パターンを含むレイアウト領域を、第１の大きさの第１小領域に一様に分割する。ここで、前記第１小領域はその大きさを、後述する第２小領域の大きさよりも小さく、例えば１００μｍ×１００μｍに設定する。これに伴い、前記活性領域パターンも前記第１小領域に分割される。ただし前記第１小領域の大きさは、前記１００μｍ×１００μｍのサイズに限定されるものではなく、５０μｍ×５０μｍから３００μｍ×３００μｍ程度の範囲に適宜設定することができる。
次にステップ１０４において、前記第１小領域ごとに面積率を計算する。ここで前記面積率は、素子領域面積の総和／小領域の面積×１００と定義される。
次にステップ１０５において、前記第１小領域の面積率が所定の範囲内であるか否かを判別する。前記所定の範囲は、前記第１小領域が１００μｍ×１００μｍの大きさを有する場合、図１３より７０％以下とするのが好ましい。一方、前記第１小領域の面積率の下限は、前記特許文献２に従って２０％以上とするのが好ましい。
前記ステップ１０４で求められた面積率が前記所定の範囲内の場合、設計プロセスはステップ１０６に進み、一方、前記所定の範囲から外れた場合は、ステップ１０７において前記面積率が前記所定の範囲より大きいか否かを判別する。
前記ステップ１０７での判別の結果、前記面積率が前記所定の範囲より小さいと判定された場合には、前記設計プロセスはステップ１０８に進み、前記小領域に素子領域のダミーパターンを挿入する。このようなダミーパターンを挿入することにより、前記素子領域の面積率が増加する。
これに対し、前記面積率が前記所定の範囲より大きい場合には、ステップ１０９において前記第１小領域内のパターンを分割し、もしくは一機能を有する領域の配置間隔を調整する。これにより面積率が低減される。
次にステップ１０４に戻り、面積率を再び計算する。面積率が前記所定の範囲内になるまで、これらのステップを繰り返す。
次に、ステップ１０６において全ての第１小領域で面積率の判別が終了したか否かを判別し、ＮＯである場合は、ステップ１１０において、図１６に示すように次の第１小領域に移動する。さらにプロセスは前記１０４に戻り、前述したステップを繰り返す。
図１６を参照するに、前記第１小領域の移動は線順次に、主走査方向および副走査方向になされるが、一の第１小領域から次の第１小領域に移動する場合、最初の第１小領域と次の第１小領域とが部分的に重複するように、移動距離を主走査方向および副走査方向共に、ウィンドウ、すなわち第１小領域の１辺の長さの３／４以下とするのが好ましい。同様な部分的に重複するレイアウト領域の線順次走査は、後で説明するステップ１１８における第２小領域においてもなされる。
全ての第１小領域において面積率が所定の範囲内に収まった場合、ステップ１１１において前記レイアウト領域を、前記第１小領域とは異なる大きさの第２小領域に一様に分割する。これに伴い、図１５（Ｂ）の活性化領域のパターンが前記第２小領域に分割される。この第２小領域は前記第１小領域より大きく、例えば３００μｍ×３００μｍのサイズに設定するのが望ましい。仮に前記第２小領域を第１小領域よりも小さく設定すると、第２小領域についての面積率の判別後、第１小領域について再び調整が必要になる場合が生じ、手間が増え煩雑となってしまう。このように、第２小領域の大きさを第１小領域よりも大きく設定することにより、設計効率が向上する。
次にステップ１１２において、前記第２小領域ごとに面積率を計算する。ここで面積率は、素子領域面積の総和／第２小領域の面積×１００と表される。
次にステップ１１３において、前記第２小領域の面積率が所定の範囲内であるか否かを判別する。ここで前記所定の範囲は、前記図１３の関係から、前記第２の小領域の大きさに対応して規定され、例えば前記第２小領域が３００μｍ×３００μｍの大きさを有する場合には、６０％以下に設定される。一方前記第２小領域の大きさの下限は、前記特許文献２より、２０〜３０％に設定される。
前記第２小領域の大きさは前記３００μｍ×３００μｍのサイズに限定されるものではなく、３００μｍ×３００μｍから１０００μm×１０００μｍの範囲で適宜設定することができる。例えば前記第２小領域の大きさを１０００μm×１０００μｍに設定した場合には、前記面積率は図１３の関係より、５０％以下に設定される。
前記面積率が前記所定の範囲内の場合、設計プロセスはステップ１１４に進み、一方、前記所定の範囲から外れた場合は、ステップ１１５において前記所定の範囲より大きいか否かが判定される。
前記ステップ１１５における判定の結果、面積率が前記所定の範囲より小さいと判定された場合にはステップ１１６においてダミーターンを追加し、一方、大きいと判定された場合には、ステップ１１７において前記第２小領域内のパターンを分割し、あるいは一機能を有する領域の配置間隔を調整し、ステップ１１２に戻り、面積率を再び計算する。面積率が前記所定の範囲内になるまで、これらのステップを繰り返す。
次に、ステップ１１４において全ての第２小領域において面積率の判別が終了したか否かを判定し、終了していない場合は、ステップ１１８において次の第２小領域に移動する。さらに設計プロセスはステップ１１２に戻り、前述したステップを繰り返す。
全ての第２小領域において面積率が所定の範囲内に収まると、ステップ１１９において処理が終了される。
なお、すべての第２小領域において面積率が所定の範囲内にならない場合、前記第１小領域の面積率の範囲を変更し、ステップ１０４〜ステップ１１９のステップを再び行ってもよい。
本実施例では活性領域パターンの設計について説明したが、本発明の設計プロセスは、配線領域等のＣＭＰが適用される領域に対して一般的に適用することができる。
このようにしてレイアウトされた基板上には、先に図１（Ａ）から（Ｅ）で説明した周知の工程により、ＳＴＩ構造が形成される。すなわち、前記素子領域を囲むように素子分離溝が形成され、さらにこのようにして形成された素子分離溝を高密度プラズマＣＶＤ法により堆積されたシリコン酸化膜で充填し、前記シリコン基板上のシリコン酸化膜を化学機械研磨法により研磨・除去する。
本発明では、短辺が５μｍを超える素子領域が最適に配置されているため、このような化学機械研磨を行っても、一様な研磨が保障され、先に図３で説明したような研磨の不良が生じることはない。また本発明では、端面が５μm以下の素子領域については自由に配置できるため、このような微細な素子領域に形成される超微細化半導体装置を自由に配置することができ、高性能・高機能半導体集積回路装置を容易に製造することが可能になる。
図１７は、このようにしてレイアウトされた半導体集積回路装置の例を示す概略図である。
図１７を参照するに、半導体集積回路装置中には短辺が５μｍより大きい素子領域と短辺が５μｍ以下の素子領域とが含まれるが、１辺の長さWが１００μｍの枠を適用した場合、枠内における短辺が５μｍ以上の素子領域の面積率は、先の図１３の関係より７０％以下となり、また同じ半導体集積回路装置に前記1辺の長さWが３００μｍの枠を適用した場合、枠内における短辺が５μｍ以上の素子領域の面積率は、先の図１３の関係より、６０％以下となり、さらに同じ半導体集積回路装置に前記１辺の長さWが１０００μｍの枠を適用した場合、枠内における短辺が５μｍ以上の素子領域の面積率は、先の図１３の関係より５０％以下となっている。
以上、本発明を半導体集積回路装置における素子領域のレイアウトを例に説明したが、本発明は半導体集積回路装置の多層配線構造中に形成される配線パターンの化学機械研磨や、薄膜磁気ヘッド、ＣＣＤ素子さらには半導体レーザ素子など、５μｍを超えるパターンと５μｍ以下のパターンを含む基板の化学機械研磨においても有効である。
（付記１） 化学機械研磨プロセスにおいて大きな研磨速度を示す易研磨領域と前記化学機械研磨プロセスにおいてより小さな研磨速度を示す難研磨領域とが形成されるレイアウト領域から第１の小領域を抽出する第１の抽出手順と、
前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較する手順と、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、
前記レイアウト領域から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、
前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較する手順と、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第２のレイアウト手順とを含む電子装置の設計方法であって、
前記第１および第２の抽出手順に先立って、前記レイアウト領域から短辺が５μｍ以下の難研磨領域を除外する手順を設けたことを特徴とする電子装置の設計方法。
前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較する手順と、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、
前記レイアウト領域から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、
前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較する手順と、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第２のレイアウト手順とを含む電子装置の設計方法であって、
前記第１および第２の抽出手順に先立って、前記レイアウト領域から短辺が５μｍ以下の難研磨領域を除外する手順を設けたことを特徴とする電子装置の設計方法。
（付記２） 前記第２のレイアウト手順は、前記第１のレイアウト手順の後で、前記第１のレイアウト手順で得られたレイアウトを修正するように実行されることを特徴とする付記１記載の電子装置の設計方法。
（付記３） 前記第２の許容面積率は前記第１の許容面積率よりも小さいことを特徴とする付記１または２記載の電子装置の設計方法。
（付記４） 前記第１の小領域は５０〜３００μｍ角の大きさを有し、前記第２の小領域は２５０〜１０００μｍ角の大きさを有することを特徴とする付記１〜３のうち、いずれか一項記載の電子装置の設計方法。
（付記５） 前記第１の許容面積率は、前記第１の小領域が１００μｍ角の大きさを有する場合、７０％以下になるように設定され、また前記第１の小領域が３００μｍ角の大きさを有する場合、６０％以下になるように設定されることを特徴とする付記１〜４のうち、いずれか一項記載の電子装置の設計方法。
（付記６） 前記第２の許容面積率は、前記第２の小領域が３００μｍ角の大きさを有する場合、６０％以下になるように設定され、また前記第２の小領域が１０００μｍ角の大きさを有する場合、５０％以下になるように設定されることを特徴とする付記５記載の電子装置の設計方法。
（付記７） 前記第１の抽出手順は、前記第１の小領域を前記レイアウト領域から順次抽出する手順を含み、
前記第２の抽出手段は、前記第２の小領域を前記レイアウト領域から順次抽出する手順を含むことを特徴とする付記１〜６のうち、いずれか一項記載の電子装置の設計方法。
前記第２の抽出手段は、前記第２の小領域を前記レイアウト領域から順次抽出する手順を含むことを特徴とする付記１〜６のうち、いずれか一項記載の電子装置の設計方法。
（付記８） 前記第１の抽出手順は、前記レイアウト領域に、前記第１の小領域に対応する第１の枠を適用し、前記第１の枠内の領域を前記第１の小領域として抽出する手段と、前記第１の枠を前記レイアウト領域上において、前記第１の枠の一辺の３／４以下の距離ずつ移動させることにより、前記レイアウト領域を走査する手順とを含み、
前記第２の抽出手順は、前記レイアウト領域に、前記第２の小領域に対応する第２の枠を適用し、前記第２の枠内の領域を前記第２の小領域として抽出する手段と、前記第２の枠を前記レイアウト領域上において、前記第２の枠の一辺の３／４以下の距離ずつ移動させることにより、前記レイアウト領域を走査する手順とを含むことを特徴とする付記７記載の電子装置の設計方法。
前記第２の抽出手順は、前記レイアウト領域に、前記第２の小領域に対応する第２の枠を適用し、前記第２の枠内の領域を前記第２の小領域として抽出する手段と、前記第２の枠を前記レイアウト領域上において、前記第２の枠の一辺の３／４以下の距離ずつ移動させることにより、前記レイアウト領域を走査する手順とを含むことを特徴とする付記７記載の電子装置の設計方法。
（付記９） 基板表面に、化学機械研磨プロセスにおいて大きな研磨速度を示す易研磨領域とより小さな研磨速度を示す難研磨領域とを含む電子装置の製造方法であって、
前記基板表面から第１の大きさの第１の小領域を抽出する第１の抽出手順と、前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較し、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、前記基板表面から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較し、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる第２のレイアウト手順とよりなるレイアウト工程と、
前記レイアウト工程の後、前記基板表面に、前記易研磨領域に対応して凹部を形成する工程と、
前記基板表面に絶縁膜を、高密度プラズマＣＶＤプロセスにより、前記凹部を充填するように堆積する工程と、
前記絶縁膜を化学機械研磨法により、前記基板表面から除去する工程とを含む電子装置の製造方法であって、
前記レイアウト工程では、前記第１および第２の抽出手順に先立って、短辺が５μｍ以下の難研磨領域を除外する手順を設けたことを特徴とする電子装置の製造方法。
前記基板表面から第１の大きさの第１の小領域を抽出する第１の抽出手順と、前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較し、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、前記基板表面から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較し、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる第２のレイアウト手順とよりなるレイアウト工程と、
前記レイアウト工程の後、前記基板表面に、前記易研磨領域に対応して凹部を形成する工程と、
前記基板表面に絶縁膜を、高密度プラズマＣＶＤプロセスにより、前記凹部を充填するように堆積する工程と、
前記絶縁膜を化学機械研磨法により、前記基板表面から除去する工程とを含む電子装置の製造方法であって、
前記レイアウト工程では、前記第１および第２の抽出手順に先立って、短辺が５μｍ以下の難研磨領域を除外する手順を設けたことを特徴とする電子装置の製造方法。
（付記１０） 基板上に素子領域と素子分離領域とを有する電子装置の製造方法であって、
前記基板上に前記素子分離領域に対応して凹部を形成する工程と、
前記基板上に前記凹部を充填するように絶縁膜を、高密度プラズマＣＶＤ法により堆積する工程と、
前記絶縁膜を前記基板表面から、化学機械研磨法により除去する工程とを含み、
前記素子領域は、前記基板上１００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、７０％以下になるように形成されており、
前記短辺が５μｍ以下のパターンは、前記基板上前記１００μｍ角の領域中における面積率が７０％以上になるように形成されていることを特徴とする電子装置の製造方法。
前記基板上に前記素子分離領域に対応して凹部を形成する工程と、
前記基板上に前記凹部を充填するように絶縁膜を、高密度プラズマＣＶＤ法により堆積する工程と、
前記絶縁膜を前記基板表面から、化学機械研磨法により除去する工程とを含み、
前記素子領域は、前記基板上１００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、７０％以下になるように形成されており、
前記短辺が５μｍ以下のパターンは、前記基板上前記１００μｍ角の領域中における面積率が７０％以上になるように形成されていることを特徴とする電子装置の製造方法。
（付記１１） 前記素子領域は、前記基板上３００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、６０％以下になるように形成されていることを特徴とする付記１０記載の電子装置の製造方法。
（付記１２） 前記素子領域は、前記基板上１０００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、５０％以下になるように形成されていることを特徴とする付記１０または１１記載の電子装置の製造方法。
（付記１３） 基板上に素子領域と素子分離領域とを有する電子装置であって、
前記素子領域は、前記基板上１００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、７０％以下になるように形成されており、
前記短辺が５μｍ以下のパターンは、前記基板上前記１００μｍ角の領域中における面積率が７０％以上になるように形成されていることを特徴とする電子装置。
前記素子領域は、前記基板上１００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、７０％以下になるように形成されており、
前記短辺が５μｍ以下のパターンは、前記基板上前記１００μｍ角の領域中における面積率が７０％以上になるように形成されていることを特徴とする電子装置。
（付記１４） 前記素子領域は、前記基板上３００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、６０％以下になるように形成されていることを特徴とする付記１３記載の電子装置。
（付記１５） 前記素子領域は、前記基板上１０００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、５０％以下になるように形成されていることを特徴とする付記１３または１４記載の電子装置。
１１，３０、１０１ シリコン基板
１２，１５，１０２ａ 熱酸化膜
１３，３６，１０２ｂ シリコン窒化膜
１４，１０１Ａ 素子分離溝
１６ ＣＶＤ酸化膜
１７，３２，３４，３５，１０３Ａ 素子分離絶縁膜パターン
１８，３１，３３、１０１Ｂ 素子領域
５１，５２ 小領域
５３，５４，５６，５７ 大領域
１０３ ＨＤＰ−ＣＶＤ酸化膜
２０３ ＰＣＶＤ酸化膜
３０１ 研磨ヘッド
３０２ 研磨布
３０３ 研磨テーブル
３０４ スラリー供給ノズル
１２，１５，１０２ａ 熱酸化膜
１３，３６，１０２ｂ シリコン窒化膜
１４，１０１Ａ 素子分離溝
１６ ＣＶＤ酸化膜
１７，３２，３４，３５，１０３Ａ 素子分離絶縁膜パターン
１８，３１，３３、１０１Ｂ 素子領域
５１，５２ 小領域
５３，５４，５６，５７ 大領域
１０３ ＨＤＰ−ＣＶＤ酸化膜
２０３ ＰＣＶＤ酸化膜
３０１ 研磨ヘッド
３０２ 研磨布
３０３ 研磨テーブル
３０４ スラリー供給ノズル
Claims (8)
- 化学機械研磨プロセスにおいて大きな研磨速度を示す易研磨領域と前記化学機械研磨プロセスにおいてより小さな研磨速度を示す難研磨領域とが形成されるレイアウト領域から第１の小領域を抽出する第１の抽出手順と、
前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較する手順と、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、
前記レイアウト領域から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、
前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求める手順と、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較する手順と、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第２のレイアウト手順とを含む電子装置の設計方法であって、
前記第１および第２の抽出手順に先立って、前記レイアウト領域から短辺が５μｍ以下の難研磨領域を除外する手順を設けたことを特徴とする電子装置の設計方法。 - 前記第１の小領域は５０〜３００μｍ角の大きさを有し、前記第２の小領域は２５０〜１０００μｍ角の大きさを有することを特徴とする請求項１記載の電子装置の設計方法。
- 前記第１の許容面積率は、前記第１の小領域が１００μｍ角の大きさを有する場合、７０％以下になるように設定され、また前記第１の小領域が３００μｍ角の大きさを有する場合、６０％以下になるように設定されることを特徴とする請求項１または２記載の電子装置の設計方法。
- 前記第２の許容面積率は、前記第２の小領域が３００μｍ角の大きさを有する場合、６０％以下になるように設定され、また前記第２の小領域が１０００μｍ角の大きさを有する場合、５０％以下になるように設定されることを特徴とする請求項３記載の電子装置の設計方法。
- 基板表面に、化学機械研磨プロセスにおいて大きな研磨速度を示す易研磨領域とより小さな研磨速度を示す難研磨領域とを含む電子装置の製造方法であって、
前記基板表面から第１の大きさの第１の小領域を抽出する第１の抽出手順と、前記第１の小領域について、前記難研磨領域が占める面積率を第１の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第１の小領域中に前記難研磨領域が占めてよい第１の許容面積率と前記第１の面積率を比較し、前記第１の面積率が前記第１の許容面積率よりも大きければ前記易研磨領域の面積を増大させ、前記第１の許容面積率よりも小さければ前記難研磨領域の面積を増大させる手順とよりなる第１のレイアウト手順と、前記基板表面から、前記第１の小領域よりも大きい第２の小領域を抽出する第２の抽出手順と、前記第２の小領域について、前記難研磨領域が占める面積率を第２の面積率として求め、前記化学機械研磨プロセスによる研磨プロセスの後、平坦度を確保するために前記第２の小領域中に前記難研磨領域が占めてよい第２の許容面積率と前記第２の面積率を比較し、前記第２の面積率が前記第２の許容面積率よりも大きければ易研磨領域の面積を増大させ、前記第２の許容最大面積率よりも小さければ前記難研磨領域の面積を増大させる第２のレイアウト手順とよりなるレイアウト工程と、
前記レイアウト工程の後、前記基板表面に、前記易研磨領域に対応して凹部を形成する工程と、
前記基板表面に絶縁膜を、高密度プラズマＣＶＤプロセスにより、前記凹部を充填するように堆積する工程と、
前記絶縁膜を化学機械研磨法により、前記基板表面から除去する工程とを含む電子装置の製造方法であって、
前記レイアウト工程では、前記第１および第２の抽出手順に先立って、短辺が５μｍ以下の難研磨領域を除外する手順を設けたことを特徴とする電子装置の製造方法。 - 基板上に素子領域と素子分離領域とを有する電子装置であって、
前記素子領域は、前記基板上１００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、７０％以下になるように形成されており、
前記短辺が５μｍ以下のパターンを含めた全パターンは、前記基板上前記１００μｍ角の領域中における面積率が７０％以上になるように形成されていることを特徴とする電子装置。 - 前記素子領域は、前記基板上３００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、６０％以下になるように形成されていることを特徴とする請求項６記載の電子装置。
- 前記素子領域は、前記基板上１０００μｍ角の領域中において短辺が５μｍ以下のパターンを除外して求めた面積率が、５０％以下になるように形成されていることを特徴とする請求項６または７記載の電子装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004013220A JP2005209799A (ja) | 2004-01-21 | 2004-01-21 | 電子装置の設計方法および製造方法、電子装置 |
| US10/849,368 US7017133B2 (en) | 2004-01-21 | 2004-05-20 | Designing a semiconductor device layout using polishing regions |
| US11/333,212 US7424688B2 (en) | 2004-01-21 | 2006-01-18 | Designing and fabrication of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004013220A JP2005209799A (ja) | 2004-01-21 | 2004-01-21 | 電子装置の設計方法および製造方法、電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005209799A true JP2005209799A (ja) | 2005-08-04 |
Family
ID=34747354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004013220A Pending JP2005209799A (ja) | 2004-01-21 | 2004-01-21 | 電子装置の設計方法および製造方法、電子装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7017133B2 (ja) |
| JP (1) | JP2005209799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013131006A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Semiconductor Ltd | レイアウトプログラム、レイアウト装置、レイアウト方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723242B2 (en) * | 2004-03-15 | 2010-05-25 | Sharp Laboratories Of America, Inc. | Enhanced thin-film oxidation process |
| JP2005209799A (ja) * | 2004-01-21 | 2005-08-04 | Fujitsu Ltd | 電子装置の設計方法および製造方法、電子装置 |
| JP4488837B2 (ja) * | 2004-08-20 | 2010-06-23 | 株式会社東芝 | 半導体装置並びにそのパターン設計方法及びパターン設計用プログラム |
| US7512924B2 (en) * | 2006-01-17 | 2009-03-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and methods of manufacturing the same |
| US20070269908A1 (en) * | 2006-05-17 | 2007-11-22 | Hsin-Kun Chu | Method for in-line controlling hybrid chemical mechanical polishing process |
| JP5185560B2 (ja) * | 2006-05-23 | 2013-04-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の設計方法 |
| JP5171907B2 (ja) * | 2010-09-13 | 2013-03-27 | 株式会社東芝 | 情報処理装置、情報処理プログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214498A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2003347406A (ja) * | 2002-05-30 | 2003-12-05 | Fujitsu Ltd | 電子装置の設計方法および製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6584095B1 (en) * | 1998-04-08 | 2003-06-24 | Siemens Information & Communication Networks, Inc. | Method and system for supporting wireless communications within an internetwork |
| JP3645129B2 (ja) | 1999-06-25 | 2005-05-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3551877B2 (ja) * | 2000-01-18 | 2004-08-11 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US7146593B2 (en) * | 2003-11-04 | 2006-12-05 | Freescale Semiconductor, Inc. | Method of implementing polishing uniformity and modifying layout data |
| JP2005209799A (ja) * | 2004-01-21 | 2005-08-04 | Fujitsu Ltd | 電子装置の設計方法および製造方法、電子装置 |
| US20050224358A1 (en) * | 2004-03-30 | 2005-10-13 | Lsi Logic Corporation | Method for improved local planarity control during electropolishing |
-
2004
- 2004-01-21 JP JP2004013220A patent/JP2005209799A/ja active Pending
- 2004-05-20 US US10/849,368 patent/US7017133B2/en active Active
-
2006
- 2006-01-18 US US11/333,212 patent/US7424688B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214498A (ja) * | 1998-01-26 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2003347406A (ja) * | 2002-05-30 | 2003-12-05 | Fujitsu Ltd | 電子装置の設計方法および製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013131006A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Semiconductor Ltd | レイアウトプログラム、レイアウト装置、レイアウト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060113628A1 (en) | 2006-06-01 |
| US7424688B2 (en) | 2008-09-09 |
| US7017133B2 (en) | 2006-03-21 |
| US20050160381A1 (en) | 2005-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923993A (en) | Method for fabricating dishing free shallow isolation trenches | |
| KR20010060349A (ko) | 반도체 장치 및 그 제조 방법 | |
| US7424688B2 (en) | Designing and fabrication of a semiconductor device | |
| US6117748A (en) | Dishing free process for shallow trench isolation | |
| CN101425477A (zh) | 浅沟槽隔离结构的形成方法及半导体结构的研磨方法 | |
| JP5069109B2 (ja) | 半導体装置およびその製造方法 | |
| JP4318892B2 (ja) | 電子装置の設計方法および製造方法 | |
| US7491621B2 (en) | Method of forming isolation structures in a semiconductor manufacturing process | |
| KR100430377B1 (ko) | 반도체장치의 제조방법 및 반도체장치의 설계방법 | |
| KR100726746B1 (ko) | 반도체 장치의 제조 방법 | |
| US20050170661A1 (en) | Method of forming a trench structure | |
| US6969687B2 (en) | Method of planarizing a semiconductor die | |
| KR100361102B1 (ko) | 트렌치 아이솔레이션의 형성방법 | |
| US7279393B2 (en) | Trench isolation structure and method of manufacture therefor | |
| KR100835406B1 (ko) | 반도체 소자의 소자 분리막 제조 방법 | |
| KR100618802B1 (ko) | 세리아 슬러리를 사용하는 반도체 소자의 평탄화 방법 | |
| US6897121B2 (en) | Method of removing HDP oxide deposition | |
| TWI240360B (en) | Forming method of trench isolation region | |
| KR100622588B1 (ko) | 반도체장치의 제조방법 | |
| JP5489609B2 (ja) | 半導体装置の製造方法 | |
| KR20090051894A (ko) | 반도체 소자의 제조 방법 | |
| JP2003152073A (ja) | 半導体装置の製造方法 | |
| US20070269985A1 (en) | Two-step chemical mechanical polishing process | |
| JP2002110781A (ja) | 浅溝槽分離区の平坦化方法 | |
| KR20100045060A (ko) | 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060623 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080530 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101015 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110222 |