KR100622588B1

KR100622588B1 - 반도체장치의 제조방법

Info

Publication number: KR100622588B1
Application number: KR1020000013279A
Authority: KR
Inventors: 사와무라켄지; 야마우치미치코
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1999-06-15
Filing date: 2000-03-16
Publication date: 2006-09-11
Also published as: JP4454066B2; KR20010006811A; JP2000357731A; TW449839B

Abstract

더미 AC를 사용하지 않고도, 소자 분리영역의 폭에 의존하는 산화막의 연마 레이트의 분포를 억제하여 소자 분리영역을 형성한다. 기판(10) 상에 마스크층(12x)을 형성하는 공정과, 이 마스크층 및 마스크층의 아래에 위치하는 기판에 대하여 원하는 깊이의 소자 분리영역용 홈(18)을 형성하는 홈 형성공정과, 이 홈 및 마스크층의 잔존하는 영역(12x) 상에 절연막(20)을 형성하는 공정과, 이 절연막을 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하는 평탄화공정과, 마스크층의 잔존하는 영역을 제거하는 공정을 포함하고, 절연막을 형성하는 공정과 평탄화공정 사이에, 홈 중에서, 최소폭이 소정의 폭 이상인 홈(18b)의 상측에, 질화막 패턴(22)을 형성하는 공정을 포함하고 있다.

반도체장치, 소자 분리영역, 연마 레이즈, 평탄화, 마스크층

Description

반도체장치의 제조방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}

도 1a∼도 1c는 본 발명의 실시예의 설명에 주어지는 반도체장치의 제조공정을 나타내는 주요공정도이다.

도 2a∼도 2c는, 실시예의 설명에 주어지는, 도 1에 계속되는 주요공정도이다.

도 3a∼도 3c는, 제 1 실시예의 설명에 주어지는, 주요한 공정을 도시한 개략도로서, 구조체의 단면의 단면의 절단면으로 나타내고 있다.

도 4a∼도 4d는, 제 1 실시예의 설명에 주어지는, 도 3에 계속되는 주요공정도이다.

도 5a∼도 5d는, 제 2 실시예의 설명에 주어지는, 주요공정도이다.

도 6a∼도 6d는, 제 3 실시예의 설명에 주어지는, 주요공정도이다.

도 7a∼도 7d는, 제 4 실시예의 설명에 주어지는, 주요공정도이다.

도 8a∼도 8d는, 종래의 소자 분리영역의 형성공정을 개략적으로 나타내는 공정도로서, 구조체의 단면의 절단면으로 나타내고 있다.

* 도면의 주요부분에 대한 부호의 설명 *

10, 100: 기판(Si 기판) 12x: 마스크층

12: 마스크층의 잔존하는 영역(잔존하는 마스크층)

14x, 102x: 패드 산화막

14, 102: 패드 산화막(의 잔존하는 영역)

16x, 104x: Si3N4막

16, 104: Si3N4막(의 잔존하는 영역)

18, 106: 소자 분리영역용 홈(홈, 트렌치)

18a: 폭이 좁은 홈(폭 10 ㎛ 미만의 홈)

18b: 폭이 넓은 홈(폭 10 ㎛ 이상의 홈, 최소폭이 소정의 폭 이상인 홈)

20, 108: 절연막(SiO2막, 산화막)

20x, 108x: 소자 분리영역(트렌치 아이솔레이션)

22: 질화막 패턴 22x: Si3N4막(질화막)

30: 내벽 산화막 40: 질화막 패턴 형성용 홈

본 발명은, 반도체장치의 제조방법, 특히, 반도체장치의 소자 분리영역의 형성방법에 관한 것이다.

종래, 실리콘(Si)을 주요한 구성재료로 하는 반도체장치, 예컨데 DRAM(다이내믹 랜덤 액세스 메모리: Dynamic Random Access Memory)에 있어서는, 소자 분리 영역의 형성을, STI(Sha11ow Trench Isolation) 기술을 사용하여 행하여 왔다.

도 8을 참조하여, STI 기술을 사용한 소자 분리영역의 형성에 관하여, 간단히 설명한다. 도 8은, 종래의 소자 분리영역의 형성공정 중, 주요한 공정을 단계적으로 나타낸 공정도로서, 각 도면은 구조체의 단면의 단면을 나타내고 있다. 소자 분리영역의 형성은, 우선, Si 기판(100) 상에 패드 산화막(102x)을 형성하고, 이 패드 산화막(102x) 상에 실리콘 질화(Si3N4)막(104x)를 형성한다(도 8a). 다음에, 소자 분리영역이 형성되는 영역 상의 Si3N4막(104x)을 에칭에 의해 제거하고, 더구나, 이 영역의 패드 산화막(102x) 및 Si 기판(100)을 에칭하여, Si 기판(100)에 소자 분리영역용 홈(트렌치)(106)을 형성한다(도 8b). 그후, 홈(106)의 내부 및 잔존하는 Si3N4막(104) 상에, 예컨데 CVD(Chemica1 Vapor Deposition)에 의해서 두꺼운 절연막(산화막)(108)을 퇴적한다(도 8c). 그후, CMP(Chmical Mechanical Po1ish)에 의해 산화막(108)의 표면을 평탄화한다. 산화막(108)의 표면은 연마되고, 그 중에 잔존하는 Si3N4막(104)의 표면이 노출한다. 잔존하는 Si3N4막(104)은 CMP의 스톱퍼로서 기능한다. 잔존하는 Si3N4막(104)의 표면이 노출한 시점에서 연마를 종료한다. 그후, Si3N4막(104) 및 패드 산화막(102)을 제거한다. 이에 따라, 소자 분리영역(108x)이 형성된다(도 8d).

그렇지만, 상기 STI에 의한 소자 분리영역의 형성공정에 있어서, CMP에 의해서 산화막을 평탄화할 때, CMP를 행하는 영역 내의 각 소자 분리영역의 폭에 의해 서, 연마특성은 부분적으로 크게 변화되어 버린다.

CMP는, 테이블 위의 연마포에 피연마면(여기에서는, 산화막의 표면)을, 연마제를 흘리면서 서로 문질러 연마가공을 행하는 평탄화 방법이다. CMP에 의해 피연마면에 Si3N4막이 노출하였을 때, 소자 분리영역의 폭이 넓은 부분과 좁은 부분의 연마상태를 비교하면, 폭이 넓은 부분쪽이 Si3N4막의 표면보다 깊게 연마가 진행되어 버린다. CMP에 사용되는 연마포는 가요성을 갖는 재료로 구성되어 있기 때문에, 폭이 넓은 부분의 대략 중앙에서는, 폭이 좁은 부분보다도 연마포의 휘어짐이 커진다. 따라서, 연마포의 휘어짐이 생기고 있는 부분에서는, Si3N4막의 표면보다도 깊게 연마가 진행하여 버린다.

이와 같이, 소자 분리영역의 폭의 넓이에 의존하여 연마 레이트에 분포가 생겨 버리면, 소자 분리영역의 형상에 격차가 생긴다. 그리고 이 격차는, 소자 분리능이나 트랜지스터 특성의 격차의 원인이 된다.

따라서, 소자 분리영역의 폭에 의존하는 연마 레이트의 분포가 생기지 않도록, 종래에, 소자 분리영역에 더미 액티브 영역(더미 AC)를 형성하여, CMP를 행하는 것이 고려되었다.

더미 액티브 영역은, 실제로 소자의 액티브 영역으로서 사용되는 것은 아니다. 소자 분리영역의 폭이 넓은 영역 내부에, 예컨데 섬 형상으로 기판, 패드 산화막 및 Si3N4막을 더미 AC로서 남겨 놓는다. 이에 따라, CMP에 의해 Si3N4막이 노출하였을 때에, 폭이 넓은 소자 분리영역 내부에서는 더미 AC가 연마포를 지탱하기 때문에, 연마포가 휘어질 염려가 없게 된다.

그렇지만, 더미 AC는, 제조 후의 소자 분리영역 내에도 전기적으로 활성인 영역으로서 존재하기를 계속하여 버린다. 이 때문에, 특히 최근의 반도체 소자의 미세화에 따라, 배선용량을 증가시키는 원인이 될 우려가 있다.

이 때문에, 더미 AC를 사용하지 않고도, 소자 분리영역의 폭에 의존하는 산화막의 연마 레이트의 분포를 억제하여 소자 분리영역을 형성할 수 있는 반도체장치의 제조방법의 출현이 요망되고 있었다.

이를 위해, 본 발명의 반도체장치의 제조방법에 따르면, 기판 상에 마스크층을 형성하는 공정과, 이 마스크층 및 마스크층의 아래에 위치하는 기판에 대하여 원하는 깊이의 소자 분리영역용 홈을 형성하는 홈 형성공정과, 이 홈 및 마스크층의 잔존하는 영역 위에 절연막을 형성하는 공정과, 이 절연막을 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하는 평탄화공정과, 마스크층의 잔존하는 영역을 제거하는 공정을 포함하고, 절연막을 형성하는 공정과 평탄화공정 사이에, 홈 중에서, 최소폭이 소정의 폭 이상인 홈의 상측에, 질화막 패턴을 형성하는 공정을 포함하고 있는 것을 특징으로 한다.

소자 분리영역용 홈은, 제조하는 반도체장치의 구성에 의해 폭이 넓은 홈이나 폭이 좁은 홈이 동일한 기판 내에 존재하고 있다. 이들 홈에 절연막을 매립하여 소자 분리영역을 형성하기 위해서는, 절연막을 매립한 후, 절연막의 표면을 연마하여 평탄화해야 한다. 또한, 연마를 행하기 전에 미리 홈 이외의 기판의 영역에는 절연막보다도 연마 레이트가 낮은 재료로 형성된 마스크층을 설치하여 둔다. 그리고, 연마는 이 마스크층의 표면이 노출된 시점에서 종료시킨다. 연마 종료시, 마스크층이 치밀하게 설치되는 영역, 즉 폭이 좁은 홈 위의 절연막과, 마스크층이 드물게 설치되는 영역, 즉 폭이 넓은 홈 위의 절연막과의 연마 레이트에는 격차가 생긴다. 폭이 넓은 홈 위의 절연막은, 보다 빠르게 연마가 진행하여 버린다. 이것은, 폭이 넓은 홈 위에 있는 연마포에 휘어짐이 생기는 것 등이 원인이 된다. 따라서, 폭이 넓은 홈의 상측의 절연막 상에, 절연막보다도 연마 레이트가 낮은 질화막 패턴을 설치하여 놓은 것에 의해, 폭이 넓은 홈 위의 절연막과 폭이 좁은 홈 위의 절연막을 동시에 연마하더라도, 폭이 넓은 홈 위의 절연막이 연마 종료시에 지나치게 연마되는 것을 방지할 수 있다.

또한, 소자 분리영역용 홈의 상측에 질화막 패턴을 설치하는 기준이 되는, 홈의 소정의 폭은, 바람직하게는, 상기 평탄화공정에서, 상기 마스크층의 잔존하는 영역의 표면에 연마포가 도달하였을 때에, 이 연마포에 휘어짐이 생기는 한계의 폭인 것이 좋다.

이 폭은, 연마에 사용되는 연마포의 부드러움, 연마포의 연마 표면에의 가압력, 연마의 속도 및 연마제의 종류 등에 의존하는 값이지만, 연마포이 휘어지는 한계의 폭으로 한다. 예컨데, 반도체장치의 소자 분리영역의 형성에 관계된 홈이면, 폭 10 ㎛이 한계의 폭이다.

또한, 질화막 패턴은, 바람직하게는 평탄화공정 중에 연마에 의해 소멸하도록 하는 두께 및 형상을 가지고 있는 것이 좋다.

이에 따라, 폭이 넓은 홈 위의 절연막의 연마 레이트를, 폭이 좁은 홈 위의 절연막의 연마 레이트보다도 늦출 수 있다. 또한, 이 질화막 패턴은 연마에 의해 소멸하도록 하는 두께 및 형상으로 하고 있기 때문에, 연마 종료후에 제거하는 시간을 절약할 수 있다.

또한, 질화막 패턴은, 홈 위에 퇴적된 절연막 부분에, 실화막 패턴 형성용 홈을 형성한 후, 이 질화막 패턴 형성용 홈 내부에 질화막을 매립하는 것에 의해 형성되는 것이 좋다.

이것에 따르면, 질화막 패턴 형성용 홈의 형상 및 깊이에 따라서, 질화막 패턴의 형상 및 두께가 결정된다. 따라서, 소자 분리영역용 홈의 최소폭에 따라서, 질화막 형성용 홈의 깊이 및 형상을 설정하면 좋다. 이 때문에, 폭이 좁은 홈 위의 절연막과 폭이 넓은 홈 위의 절연막과의 연마 레이트를, 연마 종료시에는 동등하게 조정할 수 있다. 따라서, 폭이 넓은 홈 위의 절연막이 지나치게 연마되는 것을 방지할 수 있다.

또한, 바람직하게는, 평탄화공정을 제 1 평탄화공정과 제 2 평탄화공정으로 구성하는 것이 좋다. 그리고, 제 1 평탄화공정에서는, 절연막을 마스크층의 잔존하는 영역의 표면이 노출하지 않는 정도로 연마하고, 제 2 평탄화공정에서는, 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마한다. 그리고, 이 제 1 평탄화공정과 제 2 평탄화공정 사이에, 소자분리 영역용의 홈 중에서, 최소폭이 소정의 폭 이상인 홈의 상측의 절연막 상에 질화막 패턴을 형성하는 공정을 포함하게 하는 것이 좋다.

이에 따라, 제 2 평탄화공정에서의 연마 종료시에, 최소폭이 소정의 폭 이상인 홈의 상측의 절연막이 지나치게 연마되는 것을 방지할 수 있다. 소정의 폭은, 제 2 평탄화공정에서, 마스크층의 잔존하는 영역의 표면에 연마포가 도달하였을 때, 연마포에 휘어짐이 생기는 한계의 폭으로 하는 것이 좋다.

또한, 제 1 평탄화공정에서는, 마스크층의 잔존하는 영역 위의 절연막의 막 두께가 50 nm 이상 100 nm 이하의 두께가 될 때까지 절연막을 연마하는 것이 좋다.

또한, 반도체장치를 제조하는데 있어서, 바람직하게는, 기판 상에 마스크층을 형성하는 공정과, 이 마스크층 및 마스크층의 아래에 위치하는 기판에 대하여, 원하는 깊이의 소자 분리영역용 홈을 형성하는 홈 형성공정과, 이 홈 내부에 적어도 잔존하는 마스크층의 표면의 높이까지 제 1 절연막을 매립하는 공정과, 홈 중에서, 최소폭이 소정의 폭 이상인 홈의 제 1 절연막 상에 질화막 패턴을 형성하는 공정과, 잔존하는 마스크층 위, 제 1 절연막 위 및 질화막 패턴 위에 제 2 절연막을 형성하는 공정과, 제 2 절연막을 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하는 평탄화공정과, 마스크층의 잔존하는 영역 및 질화막 패턴을 제거하는 공정을 포함하고 있는 것이 좋다.

제 1 절연막을 매립하는 공정에서는, 예컨데, HDP(고밀도 플라즈마: High Density Plasma)를 사용하여 제 1 절연막을 형성한다. 이에 따라, 소자 분리영역용의 각 홈 내부에, 각각 제 l 절연막을 기판의 표면의 높이까지 매립시킬 수 있다. 또한, HDP을 사용하면, 형성되는 제 1 절연막의 막 두께의 격차를 감소할 수 있다. 그리고, 최소폭이 소정의 폭(이 폭은, 평탄화공정에서, 마스크층의 잔존하는 영역 의 표면에 연마포가 도달하였을 때, 이 연마포에 휘어짐이 생기는 한계의 폭인 것이 바람직하다) 이상인 홈(폭이 넓은 홈) 안에 매립된 제 1 절연막 상에 질화막 패턴을 설치하고, 그후, 이 질화막 패턴을 매립하도록 제 2 절연막을 퇴적하여, 제 2 절연막을 연마한다. 연마 종료시에는, 마스크층의 잔존하는 영역의 표면이 노출된다. 또한, 이때, 홈 위에 설치된 질화막 패턴의 표면도 노출한다. 이에 따라, 질화막 패턴은 폭이 넓은 홈의 마스크층으로서의 역할을 다하게 된다. 따라서, 질화막 패턴의 하측의 제 1 절연막은 연마에 의해 기판의 표면보다도 깊게 깎일 염려가 없어진다. 또한, 연마 종료후, 마스크층과 질화막 패턴이은 동시에 제거할 수 있기 때문에, 공정수를 증가시키지 않으면서도, 용이하게 소자 분리영역을 형성할 수 있다.

(발명의 실시예)

이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 이때, 각 도면은 본 발명을 이해할 수 있는 정도로 각 구성성분의 형상, 크기 및 배치관계를 개략적으로 나타내고 있는 것에 지나지 않으며, 따라서 본 발명을 도시된 예에 한정되는 것은 아니다.

도 1 및 도 2는, 반도체장치의 제조방법 중, 특히 소자 분리영역의 형성공정을 나타낸 도면이다. 도 1a∼도 2c는, 주요한 공정에서의 구조체의 단면의 절단면을 차례로 나타내고 있다.

우선, 기판(10) 상에 마스크층(12x)을 형성한다(도 1a). 여기에서는, 기판(10)을 Si 기판으로 하고, 마스크층(12x)을 예컨데 패드 산화막(14x)과 Si3N4막(16 x)으로 구성한다.

다음에, 마스크층(12x) 및 마스크층(12x)의 아래에 위치하는 기판(10)에 대하여, 원하는 깊이의 소자 분리영역용 홈(18)을 형성한다(도 1b). 여기에서는, 도 1b에 나타낸 것과 같이, 폭이 좁은 홈(예컨데 폭 10 ㎛ 미만의 홈)(18a)과 폭이 넓은 홈(예컨데 폭 10㎛ 이상인 홈)(18b)을 형성한다. 또한, 이 홈(18)에는 나중에 절연막이 형성되고, 이 절연막을 소자 분리영역으로서 기능시킨다. 홈(18)의 형성은, 예컨데 포토리소그래피 기술을 사용하여 에칭 마스크를 형성한 후, 에칭 마스크로부터 노출되어 있는 마스크층(12x) 및 그 아래의 기판(10)에 대하여 에칭을 행하는 것에 의해 행한다. 홈(18)의 깊이는, 절연막이 매립된 홈(18)이, 인접하는 소자 사이를 전기적으로 분리할 수 있도록 하는 깊이로 한다. 또한, 에칭 종료후, 잔존하는 마스크층(12)의 아래에 위치하는 기판(10)의 영역은, 나중에, 활성영역으로서 사용된다.

다음에, 소자 분리영역용 홈(18) 및 마스크층의 잔존하는 영역(12) 상에 절연막(20)을 형성한다(도 1c). 이 절연막(20)은, 예컨데 통상의 CVD(화학기상성장법: Chemical Vapor Deposition)나 HDP를 사용하여 형성한다. 도 1c에서는, 통상의 CVD로 형성된 절연막(20)을 나타내고 있다. 여기에서는, 절연막(20)을 예컨데 SiO2막으로 한다.

다음에, 소자 분리영역용 홈(18) 중에서, 최소폭이 소정의 폭 이상인 홈(18b)의 상측에, 절연막(20)보다도 연마 레이트가 낮은 질화막 패턴(22)을 설치 한다(도 2a). 소정의 폭이란, 나중에 행하는 절연막(20)의 평탄화공정에서, 잔존하고 있는 마스크층(12)의 표면에 연마포가 도달하였을 때, 이 연마포에 휘어짐이 생기는 한계의 폭으로 한다. 이 폭은, 실험 등에 의해 결정된다. 여기에서는, 이 폭을 10㎛으로 한다. 따라서, 폭 10㎛ 이상인 홈(18b)의 상측에 질화막 패턴(22)을 형성한다. 질화막 패턴(22)의 형성은, 예컨데, 우선, 절연막(20)의 표면에 질화막(Si3N4막)을 CVD에 의해 형성한다(도시하지 않음). 그후, 이 질화막에 대하여, 포토리소그래피 및 이것에 이어지는 드라이에칭을 행하는 것에 의해, 폭 10㎛ 이상인 홈(18b)의 상측에만 질화막 패턴(22)을 형성한다.

그후, 절연막(20)을 마스크층의 잔존하는 영역(12)의 표면이 노출할 때까지 연마한다(도 2b). 여기에서는, CMP(화학기계연마: Chemical Mechanica1 Polish)에 의해 연마를 행한다. Si3N4막의 연마 레이트는, SiO2막의 연마 레이트보다도 50 ㎛/분 이상 늦다. 이 때문에, 질화막 패턴(22)을 설치해 두는 영역은, 연마 레이트가 늦어진다. 질화막 패턴(22)의 막 두께와 형상에 의해서, 질화막 패턴(22)을 연마 스톱퍼로서 기능시키거나, 연마하는 영역의 연마 레이트를 조정하거나 할 목적으로 사용할 수 있다. 도 2a에서는, 폭이 넓은 홈(18b) 상의 절연막(20)의 부분과 폭이 좁은 홈(18a) 상의 절연막(20)의 부분의 연마 레이트를 조정할 목적으로, 질화막 패턴(22)이 설치된다. 이 때문에, 연마 종료시에, 연마에 의해서, 폭이 넓은 홈(18b) 상의 절연막(20x)의 부분이, 마스크층의 잔존하는 영역(12)의 표면의 높이보다도 깊게 깎여버릴 염려가 없어진다. 본 실시예에서는, 우선, 폭이 좁은 홈(18a) 상의 절연막(20)과 폭이 넓은 홈(18b) 상의 질화막 패턴(22)이 연마된다. 그리고, 질화막 패턴(22)이 연마에 의해서 소멸하고 나서, 그 아래의 절연막(20)이 연마된다. 이에 따라, 연마 종료시의 절연막(20x)의 연마 레이트를 조정할 수 있다.

그후, 마스크층의 잔존하는 영역(12)을 제거한다(도 2c). 본 실시예에서는, 마스크층(12)을 패드 산화막(14)과 Si3N4막(16)으로 구성하고 있다. 이 때문에, 우선, Si3N4막(16)을, 예컨데 웨트에칭에 의해 제거한 후, 패드 산화막(14)을 HF를 사용한 웨트에칭 또는 드라이에칭에 의해 제거한다.

이에 따라, 마스크층의 잔존하는 영역(12) 아래에 위치하고 있는 섬 형상의 Si 기판(10)의 부분을, 활성영역으로서 사용할 수 있다. 또한, 홈(18) 내부에만 절연막(22x)을 소자 분리영역으로서 잔존시킬 수 있기 때문에, 인접하는 활성영역 사이를 바람직하게 분리할 수 있다.

(실시예)

이하, 도면을 참조하여, 본 발명의 반도체장치의 제조방법의 몇개의 실시예에 관해 보다 상세히 설명한다. 그렇지만, 이하의 설명 중에서 열거한 사용재료, 구성성분의 크기, 막 두께, 홈의 깊이 등의 수치적 조건은 이들 발명의 범위 내의 일례에 지나지 않는다.

<제 1 실시예>

제 1 실시예로서, 도 1, 도 3 및 도 4를 참조하여, 질화막 패턴을 연마 스톱퍼로서 사용하여, 소자 분리영역을 형성하는 예에 대해 설명한다. 도 3 및 도 4는, 제 1 실시예의 설명에 주어지는 공정도로서, 형성 도중의 구조체의 단면의 절단면으로 나타내고 있다.

우선, 기판(10) 상에 마스크층(12x)을 형성한다(도 1a). 종래와 마찬가지로, 기판(10)으로서의 Si 기판 상에 패드 산화막(14x)을 형성한다. 이 예에서는, 850℃의 웨트의 02 분위기 내에서 형성한다. 그후, 이 패드 산화막(14x) 상에 Si3N4막(16x)을 형성한다. 여기에서는, LPCVD법을 사용하여 Si3N4막(16x)을 형성한다. 여기에서는, LPCVD법을 사용하여 Si3N4막(16x)을 150∼200 nm의 두께에 형성한다. 이에 따라, 패드 산화막(14x) 및 Si3N4막(16x)으로 이루어지는 마스크층(12x)을 얻을 수 있다. 그후, 마스크층(12x) 및 그 아래에 위치하는 기판(10)에 대하여, 원하는 깊이의 소자 분리영역용 홈(18)을 형성한다(도 1b)). 여기에서는, 우선, 포토리소그래피 기술 및 RIE(리액티브 이온 에칭: Reactive Ion Etching)에 의해서 Si3N4막(16x)의 소자 분리영역용 홈이 되는 영역을 에칭한다. 그후, 이 Si3N4막의 잔존하는 영역(16)을 에칭 마스크로서 사용하여, Si 기판(10)에 0.2∼0.6 ㎛의 깊이의 홈(트렌치)(18)을, RlE에 의해 형성한다. 그리고, 이 예에서는, 폭 10㎛ 미만의 홈(18a)과 폭 10 ㎛ 이상의 홈(18b)이 형성된다. 그후, 홈(18)의 내벽을 산화시킨다. 이에 따라, 내벽 산화막(30)이 형성된다(도 3a).

그후, 홈(18) 및 마스크층의 잔존하는 영역(12) 상에 절연막(20)을 형성한다. 여기에서는, HDP에 의해서, SiO2막(20)을 거의 홈(18)의 깊이와 동등한 두께로 형성한다. 이에 따라, 홈(18)은 잔존하는 마스크층(12)의 표면 부근의 높이까지 SiO2막(20)으로 매립된다. 또한, SiO2막(20)은 Si3N4막(16) 위에도 퇴적한다(도 3b).

다음에, 이 예에서는, 폭 10 ㎛ 이상인 홈(18b)의 상측에, 질화막 패턴을 설치한다. 우선, SiO2막(20)의 표면 전체면에 걸쳐, Si3N4막(22x)을 CVD법을 사용하여 50 nm∼200 nm의 두께로 퇴적한다(도 3c). 그후, 포토리소그래피 및 그것에 이어지는 에칭 처리를 행하여, 폭 10 ㎛ 이상의 홈(18b)의 상측에만 Si3N4막(22x)이 잔존하도록, 다른 영역 상의 Si3N4막(22x)을 제거한다(도 4a). 이에 따라, 질화막 패턴(22)이 형성된다. 또한, 포토리소그래피의 맞춤 여유를 고려하고, 폭이 넓은 (폭 10㎛ 이상)인 홈(18b)의 상면의 영역보다 0.5 ㎛ 정도 내측의 영역에 질화막 패턴(22)으로서의 Si3N4막을 남기도록 한다.

이후, 절연막(20)을 마스크층의 잔존하는 영역(12)의 표면이 노출할 때까지 연마한다(도 4b). 이 예에서는, CMP에 의해 종래와 동일하게 하여 SiO2막(20)에 대하여 연마를 행한다. 이에 따라, 마스크층의 잔존하는 영역(12)의 표면이 노출한 시점에서, 폭 10 ㎛ 이상의 홈(18b) 내부의 절연막(SiO2막)(20x)은, 질화막 패턴(22)이 연마 스톱퍼가 되기 때문에, 연마되지 않는다.

그후, 마스크층의 잔존하는 영역(12)을 제거한다. 이 예에서는, 마스크층(12)을 구성하는 Si3N4막(16)을 제거할 때에, 동시에 질화막 패턴(22)을 제거한다(도 4c). 그후, 패드 산화막(14)을 제거한다(도 4d). Si3N4막(16) 및 질화막 패턴(22)의 제거는, 예컨데 인산 등의 약품을 사용한 웨트에칭에 의해 행한다. 또한, 패드 산화막(14)의 제거는 HF에 의한 웨트에칭, 또는 드라이에칭에 의해 행한다.

이에 따라, 더미 AC를 사용하는 일 없이, 바람직한 트렌치 아이솔레이션(20x)을 형성할 수 있다.

또한, 제 1 실시예의 변형예로서, 우선, 제 1 실시예와 마찬가지로, 소자 분리영역용 홈(18) 내부에 HDP에 의해 SiO2막(제 1 절연막)(20)을 마스크층(12)의 표면의 높이와 동일한 정도의 높이로 매립하고, 폭 10 ㎛ 이상의 홈(18b)의 상측에 질화막 패턴(22)으로서의 Si3N4막을 형성한다.

그후, 질화막 패턴(22)을 덮도록, SiO2막(20) 상에, 더 SiOn막(제 2 절연막)을, CVD법을 사용하여 300 nm∼400 nm의 막 두께로 형성하여도 좋다.

그후, 제 1 실시예와 동일하게 CMP에 의해 평탄화공정을 행한 후, 마스크층을 제거한다.

이와 같이 하여, 소자 분리영역을 형성하여도 좋다.

<제 2 실시예>

제 2 실시예로서, 도 5를 참조하여, 실화막 패턴이, 연마에 의해 소멸하는 예에 관하여 설명한다. 도 5는, 제 2 실시예의 설명에 주어지는, 주요한 형성공정을 나타낸 개략도이다.

이하, 제 1 실시예와 서로 다른 점에 관하여 설명하며, 제 1 실시예와 동일한 점에 관해서는 그것의 상세한 설명을 생략한다.

제 1 실시예와 마찬가지로 하여, 기판(10) 상에 마스크층(12x)를 형성한 후, 소자 분리영역용 홈(18)을 형성한다. 이 예에서도, 제 1 실시예와 마찬가지로, 폭 10 ㎛ 미만의 홈(18a)과 폭 10 ㎛ 이상의 홈(18b)을 형성한다.

그후, 홈(18)의 내벽을 산화한 후, HDP에 의해, 각 홈(18)을 절연막(SiO2막)(20)으로 매립하여 둔다. 이 예에서는, 제 1 실시예보다도 두껍게, (홈(18)의 깊이 + 50 nm) 이상, (홈(18)의 깊이 + 마스크층(12)의 두께) 이하의 두께로, Si O2막을 퇴적시킨다(도 5a).

다음에, 폭 10 ㎛ 이상의 홈(18b)의 상측에, 질화막 패턴(22)을 설치한다. 이 예에서는, SiO2막(20)의 표면 전체면에, Si3N4막(22x)을 CVD에 의해 20∼50 nm의 두께로 형성한다(도 5b). 그후, 포토리소그래피 및 이것에 이어지는 에칭처리를 행하여, 폭 10 ㎛ 이상의 홈(18b)의 상측에만 질화막 패턴(22)으로서의 Si3N4막을 잔존시킨다(도 5c).

다음에, SiO2막(20)을, 마스크층의 잔존하는 영역(12)의 표면이 노출할 때까지, 연마한다. 이 예에서도, CMP에 의해 연마를 행한다. 여기에서는, 질화막 패턴(22)의 두께가, 20∼50 nm로 얇기 때문에, 질화막 패턴(22)은 연마에 의해 서서히 절삭되어 간다. 그렇지만, SiO2막(20)보다는 연마 레이트가 낮기 때문에, 마스크층의 잔존하는 영역(12)의 표면이 노출하는 시점에서 겨우 소실한다. 이에 따라, 폭 10 ㎛ 이상의 홈(18b) 내부의 SiO2막(20)은 연마에 의해 과잉으로 절삭될 염려가 없어진다(도 5a).

그후, 제 1 실시예와 동일하게 하여 마스크층(12)으로서의 Si3N4막(l6) 및 패드 산화막(14)을 제거한다(도 4c 및 도 4d 참조).

이에 따라, 이 예에서는, 질화막 패턴(22)을 연마 레이트를 조절할 목적으로 사용하고, 폭이 넓은 홈(18b) 상의 절연막(20)과 폭이 좁은 홈(18a) 상의 절연막(20)을 실질적으로 같은 정도의 연마 레이트로 연마할 수 있다. 또한, 연마에 의해서, 질화막 패턴(22)을 소실시킬 수 있기 때문에, 질화막 패턴(22)을 연마 종료후에 제거하는 시간을 생략할 수 있다.

또한, 질화막 패턴(22)은, 마스크층의 잔존하는 영역(12)의 표면이 노출할 때까지 소실하면, 어떠한 형상이라도 된다.

<제 3 실시예>

제 3 실시예로서, 도 6을 참조하여, 소자 분리영역용 홈의 상측에 퇴적되는 절연막 내부에 질화막 패턴을 형성하는 예에 관해 설명한다. 도 6은, 제 3 실시예의 설명에 주어지는, 주요한 공정을 도시한 개략도이다.

이하, 제 1 및 제 2 실시예와 서로 다른 점에 관해 설명하며, 동일한 점에 관해서는, 그 자세한 설명을 생략한다.

제 1 실시예와 동일하게 하여, 기판(10) 상에 마스크층(12x)을 형성한 후, 소자 분리영역용 홈(18)을 형성한다. 이 예에서도, 동일한 기판(10) 내부에, 폭 10 ㎛ 미만의 홈(18a) 및 폭 10 ㎛ 이상의 홈(18b)을 각각 형성한다. 그후, 홈(18)의 내벽을 산화처리한 후, 통상의 CVD법을 사용하여 SiO2막(20)을 형성한다. 이 SiO2막(20)은, 홈(18)을 매립하여, 표면이 평탄하게 되도록 하는 두께로 형성한다. 이 경우의 표면의 평탄성은, 예컨데, 전자현미경으로 SiO2막(20)의 표면을 관찰한 경우에, 홈이 발견되지 않을 정도의 평탄성으로 한다. 이 예에서는, SiO2막의 막 두 께를 700∼900 nm으로 한다(도 6a).

그후, 폭 10 ㎛ 이상의 홈(18b)의 상측의 SiO2막(20)의 부분에, 질화막 패턴 형성용 홈(40)을 형성한다. 이 예에서는, 포토리소그래피 및 이것에 에어지는 에칭처리에 의해, 질화막 패턴 형성용 홈(40)을 형성한다. 이후 행해지는 CMP를 사용한 평탄화공정에서, 폭 10 ㎛ 미만의 홈(18a)의 상측의 SiO2막(20)과, 폭 10 ㎛ 이상의 홈(18b)의 상측의 SiO2막(20)의 연마 레이트의 조정은, 질화막 패턴 형성용 홈(40)의 깊이, 홈(40)의 입구와 저부의 면적, 및 홈(40)끼리의 간격에 의해 주어진다. 따라서, 이 홈(40)의 깊이는, 실험에 의해 결정된다. 이 실험에 있어서, 홈(40) 내부에 질화막을 매립하고, 질화막이 매립된 SiO2의 영역과 매립되어 있지 않은 Si02의 영역과 대하여 동시에 연마를 행하고, 연마 종료후에 전자현미경으로 관찰하여, 양 영역의 표면의 높이가 동등하게 되면 된다. 단, 이 홈(40)은, 마스크층(12)의 표면보다도 깊게 형성하지 않도록 한다(도 6b).

이후, 질화막 패턴 형성용 홈(40) 내부에 질화막(22x)을 매립한다. 이 예에서는, 질화막(22x)으로서 Si3N4막을 CVD법을 사용하여 질화막 패턴 형성용 홈(40) 내부를 매립한다. 이 홈 내부에 매립된 질화막(22x)의 부분을 질화막 패턴(22)으로 한다(도 6c).

그후, 질화막(22x) 및 SiO2막(20)을, 마스크층의 잔존하는 영역(12)의 표면이 노출할 때까지 CMP에 의해 연마한다. 이 예에서는, 질화막 패턴(22)의 영역에서는, 질화막 패턴(22) 이외의 영역보다도 연마 레이트가 늦어진다. 그렇지만, 연마 종료시, 즉 마스크층의 잔존하는 영역(12)의 표면이 노출한 시점에서는, 질화막 패 턴(22)은 소실되어 있다. 또한, 폭이 넓은 홈(18b) 상의 SiO2막(20)(질화막 패턴의 영역)과 폭이 좁은 홈(18a) 상의 SiO2막(20)(질화막 패턴 이외의 영역)과의 최종적인 연마 레이트는 실질적으로 동등하게 된다. 따라서, 폭이 넓은 홈(18b) 상의 SiO2막(20)은, 연마에 의해 Si3N4막(16)의 표면보다도 깊게 절삭될 염려가 없다(도 6d).

그후, 제 1 실시예와 동일하게 하여 마스크층(12)으로서의 Si3N4막(16) 및 패드 산화막(14)을 제거한다(도 4c 및 도 4c 참조).

이에 따라, 이 예에서는, 질화막 패턴(22)을 연마 레이트를 조절할 목적으로 사용하고, 폭이 넓은 홈(18b) 상의 절연막(20)과 폭이 좁은 홈(18a) 상의 절연막(20)을 실질적으로 동일한 정도의 연마 레이트로 연마할 수 있다. 또한, 연마에 의해서, 질화막 패턴(22)을 소실시킬 수 있기 때문에, 질화막 패턴(22)을 연마 종료후에 제거하는 시간을 절약할 수 있다.

<제 4 실시예>

제 4 실시예로서, 도 7을 참조하여, 절연막의 평탄화공정의 도중에서, 질화막 패턴을 폭이 넓은 소자 분리영역용 홈 위에 설치하는 예에 관하여 설명한다. 도 7은, 제 4 실시예의 설명에 주어지는, 주요한 공정을 나타낸 개략도이다.

이하, 제 1∼제 3 실시예와 서로 다른 점에 대해 설명하며, 동일한 점에 관해서는 그 상세한 설명을 생략한다.

우선, 제 1 실시예와 동일하게 하여, 기판(10) 상에 마스크층(12x)(패드 산 화막(14x) 및 Si3N4막(16x))을 형성한 후, 소자 분리영역용 홈(18)을 형성한다. 이 예에 있어서도 제 1 실시예와 동일하게 폭 10 ㎛ 미만의 홈(18a)과 폭 10 ㎛ 이상의 홈(18b)을 형성한다.

그후, 형성된 홈(18)의 내벽을 산화한 후, 제 3 실시예와 마찬가지로 통상의 CVD법을 사용하여, 절연막(20)으로서 막 두께 700∼900 nm의 SiO2막을 형성한다(도 7a).

그후, 이 절연막(20)을, 마스크층의 잔존하는 영역(12)의 표면을 노출시키지 않을 정도로 연마한다(이것을, 제 1 평탄화공정으로 한다).

이 예에서는, CMP에 의해, 잔존하는 마스크층(12)의 표면에서 50∼100 nm의 막 두께가 될 때까지 SiO2막(20)을 연마한다. 제 1 평탄화공정 종료 후의 시점에서는, SiO2막(20)의 표면은 평탄하게 되어 있다(도 7b).

다음에, 소자 분리영역용 홈(18) 중에서, 폭 10 ㎛ 이상의 홈(18b)의 상측의 절연막(20) 상에, 질화막 패턴(22)을 형성한다.

이 예에서는, 우선, 잔존하는 SiO2막(20)의 표면에, 전체면에 걸쳐 Si3N4막을 LPCVD법에 의해 형성한다(도시하지 않음). 이 Si3N4막의 두께는, 50∼100 nm로 한다. 이 예에서는, 막 두께는 700 nm로 한다. 그후, 포토리소그래피 및 이것에 이어지는 에칭처리에 의해, 폭 10 ㎛ 이상의 홈(18b)의 상측에만 질화막 패턴(22)을 형성한다. 질화막 패턴(22)은, 이후에 행하는 제 2 평탄화공정에 의해서 소실하며, 제 2 평탄화공정 종료시에, 폭 10 um 미만의 홈(18a) 상의 SiO2막의 영역과 폭 10 ㎛ 이상의 홈(18b) 상의 SiO2막의 영역과의 연마 레이트가 실질적으로 동일하게 되 도록 하는 형상 및 크기의 패턴(22)으로 한다(도 7c).

다음에, 잔존하는 절연막(20)을, 마스크층의 잔존하는 영역(12)의 표면이 노출할 때까지 연마한다(이것을 제 2 평탄화공정으로 한다). 이 예에서는, CMP에 의해 SiO2막(20)의 연마를 행한다. 폭이 넓은 홈(18b) 상에는 연마 레이트가 낮은 질화막 패턴(22)이 형성되어 있기 때문에, 제 2 평탄화공정에 의해 폭이 넓은 홈(18b) 상의 SiO2막(20)이, 연마 종료시에 Si3N4막(16)의 표면보다도 깊게 절삭될 염려가 없다(도 7a).

그후, 제 1 실시예와 동일하게 하여, 마스크층(12)으로서의 Si3N4막(16) 및 패드 산화막(14)을 제거한다(도 4c 및 도 4d 참조).

이에 따라, 이 예에서는, 질화막 패턴(22)을 연마 레이트를 조절할 목적으로 사용하여, 폭이 넓은 홈(18b) 상의 절연막(20)과 폭이 좁은 홈(18a) 상의 절연막(20)을 실질적으로 동일한 정도의 연마 레이트로 연마할 수 있다. 또한, 연마에 의해서, 질화막 패턴(22)을 소실시킬 수 있기 때문에, 질화막 패턴(22)을 연마 종료후에 제거하는 시간을 절약할 수 있다.

또한, 전술한 제 1∼제 4 실시예에서는, 반도체장치가 되는 1칩 내에서 CMP 에 의한 연마격차에 따른 문제를 해결할 수 있다. CMP는, 더 넓은 영역의 연마도 행할 수 있기 때문에, 예컨데, 1 웨이퍼의 표면을 연마하는 경우, 연마할 때에 연마포의 압력 분포나 속도 분포에 의해, 연마가 과잉으로 행해져 버리는 영역이 생긴다. 이때, 연마가 과잉으로 행해져 버리는 영역에, 본 발명에서 사용되는 것과 같은 질화막 패턴을 설치하는 것에 의해, 웨이퍼 내부에서의 연마 레이트의 균일화 를 도모하는 것도 가능하다.

전술한 설명으로부터 알 수 있는 것과 같이, 본 발명의 반도체장치의 제조방법에 따르면, 기판 상에 마스크층을 형성하는 공정과, 이 마스크층 및 마스크층의 아래에 위치하는 기판에 대하여 원하는 깊이의 소자 분리영역용 홈을 형성하는 홈 형성공정과, 이 홈 및 마스크층의 잔존하는 영역 위에 절연막을 형성하는 공정과, 이 절연막을 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하는 평탄화공정과, 마스크층의 잔존하는 영역을 제거하는 공정을 포함하고, 절연막을 형성하는 공정과 평탄화공정 사이에, 홈 중에서, 최소폭이 소정의 폭 이상인 홈의 상측에, 질화막 패턴을 형성하는 공정을 포함하고 있는 것을 특징으로 한다. 소자 분리영역용 홈은, 제조하는 반도체장치의 구성에 의해 폭이 넓은 홈과 폭이 좁은 홈이 동일한 기판 내에 존재하고 있다. 이들 홈에 절연막을 매립하여 소자 분리영역을 형성하기 위해서는, 절연막을 매립한 후, 절연막의 표면을 연마하여 평탄화할 필요가 있다. 연마를 행하기 전에 미리 홈 이외의 기판의 영역에는 절연막보다도 연마 레이트가 낮은 재료로 형성된 마스크층을 설치하여 놓는다. 그리고, 연마는 이 마스크층의 표면이 노출한 시점에서 종료시킨다. 연마 종료시, 마스크층이 치밀하게 설치되어 있는 영역, 즉 폭이 좁은 홈 위의 절연막과, 마스크층이 드물게 설치되어 있는 영역, 즉 폭이 넓은 홈 위의 절연막과의 연마 레이트에는 격차가 생긴다. 폭이 넓은 홈 위의 절연막은, 보다 빠르게 연마가 진행하여 버린다. 이것은, 폭이 넓 은 홈 위에 있는 연마포에 휘어짐이 생기는 것 등이 원인이 된다. 따라서, 폭이 넓은 홈의 상측의 절연막 상에, 절연막보다도 연마 레이트가 낮은 질화막 패턴을 설치하여 놓은 것에 의해, 폭이 넓은 홈 위의 절연막과 폭이 좁은 홈 위의 절연막을 동시에 연마하더라도, 폭이 넓은 홈 위의 절연막이 연마 종료시에 지나치게 연마되는 것을 방지할 수 있다.

Claims

기판 상에 마스크층을 형성하는 공정과, 이 마스크층 및 이 마스크층의 아래에 위치하는 상기 기판에 대하여, 원하는 깊이의 소자 분리영역용 홈을 형성하는 홈 형성공정과, 이 홈 및 상기 마스크층의 잔존하는 영역 위에 절연막을 형성하는 공정과, 이 절연막을 상기 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하는 평탄화공정과, 상기 마스크층의 잔존하는 영역을 제거하는 공정을 포함하는 반도체장치의 제조방법에 있어서,

상기 절연막을 형성하는 공정과 상기 평탄화공정 사이에, 상기 홈 중에서, 최소폭이 소정의 폭 이상인 홈의 상측에, 상기 절연막보다도 연마 레이트가 낮은 질화막 패턴을 설치하는 공정을 포함하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
제 1항에 있어서,

상기 소정의 폭은, 상기 평탄화공정에서, 상기 마스크층의 잔존하는 영역의 표면에 연마포가 도달하였을 때에, 이 연마포에 휘어짐이 생기는 한계의 폭인 것을 특징으로 하는 반도체장치의 제조방법.
제 1항에 있어서,

상기 질화막 패턴은, 상기 평탄화공정 중에 연마에 의해 소멸하도록 하는 두께 및 형상을 갖고 있는 것을 특징으로 하는 반도체장치의 제조방법.
제 1항에 있어서,

상기 질화막 패턴은, 상기 홈의 상측의 절연막 부분에, 질화막 패턴 형성용 홈을 설치하고, 그후, 이 질화막 패턴 형성용 홈 내부에 질화막을 매립하는 것에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
기판 상에 마스크층을 형성하는 공정과, 이 마스크층 및 이 마스크층의 아래에 위치하는 상기 기판에 대하여, 원하는 깊이의 소자 분리영역용 홈을 형성하는 홈 형성공정과, 이 홈 및 상기 마스크층의 잔존하는 영역 위에 절연막을 형성하는 공정과, 이 절연막을 상기 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하는 평탄화공정과, 상기 마스크층의 잔존하는 영역을 제거하는 공정을 포함하는 반도체장치의 제조방법에 있어서,

상기 평탄화공정은, 제 1 평탄화공정과 제 2 평탄화공정으로 이루어지고,

이 제 1 평탄화공정에서, 상기 절연막을, 상기 마스크층의 잔존하는 영역의 표면을 노출시키지 않을 정도에 연마하며,

상기 제 2 평탄화공정에서, 상기 절연막을, 상기 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마하고,

상기 제 1 평탄화공정과 상기제 2 평탄화공정 사이에, 상기 홈 중에서, 최소폭이 소정의 폭 이상인 홈의 상측의 절연막 상에, 질화막 패턴을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
제 5항에 있어서,

상기 소정의 폭은, 상기 제 2 평탄화공정에서, 상기 마스크층의 잔존하는 영역의 표면에 연마포가 도달하였을 때, 이 연마포에 휘어짐이 생기는 한계의 폭인 것을 특징으로 하는 반도체장치의 제조방법.
기판 상에 마스크층을 형성하는 공정과, 이 마스크층 및 이 마스크층의 아래에 위치하는 상기 기판에 대하여, 원하는 깊이의 소자 분리영역용 홈을 형성하는 홈 형성공정과, 이 홈 내부에 적어도 상기 마스크층의 잔존하는 영역의 표면의 높이까지 제 1 절연막을 매립하는 공정과, 상기 홈 중에서, 최소 폭이 소정의 폭 이상인 홈의 상기 제 1 절연막 상에 질화막 패턴을 형성하는 공정과, 잔존하는 마스크층 위, 상기 제 1 절연막 위 및 상기 질화막 패턴 위에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 상기 마스크층의 잔존하는 영역의 표면이 노출할 때까지 연마 하는 평탄화공정과, 상기 마스크층의 잔존하는 영역 및 상기 질화막 패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
제 7항에 있어서,

상기 소정의 폭은, 상기 평탄화공정에서, 상기 마스크층의 잔존하는 영역의 표면에 연마포가 도달하였을 때, 이 연마포에 휘어짐이 생기는 한계의 폭인 것을 특징으로 하는 반도체장치의 제조방법.