KR100313280B1 - 반도체 장치의 전도배선 마스크 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 마스크 제조 공정중 이격거리가 큰 전도배선 패턴 사이에 더미(dummy) 배선용 패턴을 형성함에 있어서, 실제 마스크에 더미 배선용 패턴을 형성하지 않고 전도배선에 대한 데이터 값을 이용하여 더미 배선용 패턴을 형성하여 마스크를 제작할 수 있는 반도체 장치의 전도배선 마스크 제조방법에 관한 것으로, 이를 위하여 본 발명은, 전도배선을 형성하고자 하는 실리콘 기판의 전체 크기에 대한 전체 데이터를 산출하는 제 1 단계; 전도배선에 대한 전도배선 패턴의 크기 및 모양, 위치를 판독하여 전도배선 데이터를 생성하고 이를 저장하는 제 2 단계; 전도배선 데이터를 소정 크기로 확장하여 확장 전도배선 데이터를 생성하는 제 3 단계; 전체 데이터로부터 확장 전도배선 데이터에 대한 차분 데이터를 산출하여 더미용 전도배선 패턴 데이터를 생성하는 제 4 단계; 더미용 전도배선 패턴 데이터 및 전도배선 데이터를 가산하여 가산된 데이터에 대응하는 크기 및 위치를 갖는 패턴을 클리어 필드(clear field) 방법을 이용하여 마스크에 형성하는 제 5 단계를 포함하므로써, 더미 배선용 패턴을 형성하기 위한 공정을 간소화할 수 있는 효과가 있으며, 또한 더미 배선용 패턴을 위한 마스크 제조 비용과 인력을 절감할 수 있는 효과가 있다.

Description

반도체 장치의 전도배선 마스크 제조방법{METHOD FOR PRODUCING A MASK FOR A METAL LINE IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 전도배선을 위한 마스크의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판상에 형성된 각각의 소자들을 상호 연결하는 전도배선 상부의 층간 절연막에 대한 평탄화 공정을 보다 더 용이하게 수행할 수 있도록 하는 데 적합한 반도체 장치의 전도배선 마스크 제조방법에 관한 것이다.
최근 들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바이스의 면적은 점진적으로 축소되고 있으며, 그에 따라 반도체 디바이스 내의 금속 배선 및 그 배선폭이 감소되며, 그와 함께 여러 층으로 구성된 전도배선이 요구되고 있다.
이러한 전도배선을 여러 층으로 구성하고 동시에 그 크기를 최소화하기 위해서는 하부 전도배선의 상부에 형성되는 층간 절연막에 대한 평탄화가 필수적으로 요구되는데, 이는 상부 전도배선을 패터닝하기 위한 감광막의 사진현상 공정에서 초점심도를 개선하는 것이며, 콘택(contact)을 매립하는 텅스텐(Tungsten) 플러그(Plug) 형성시 텅스텐을 증착하고 CMP(Chemical Mechanical Polyshing) 공정을 성공적으로 수행하기 위한 필수 조건이 된다.
한편, 본 발명과 관련하여 일반적인 반도체 장치에 대한 마스크 제작 과정에 대해 살펴보면 다음과 같다.
먼저, 형성하고자 하는 회로의 레이아웃을 설계하는데, 회로의 레이아웃은 회로 형성에 따른 전기적 파라미터를 발생하는 물리적인 소자 크기를 산출하는 것이다. 이 레이아웃 공정에서 세로 크기는 CVD와 도핑 두께를 결정하며, 수직 방향의 크기는 웨이퍼 패턴 크기를 결정하고 복합 도면이라 불리는 최종 회로의 축소 도면에 대한 기초가 된다.
그리고, 레이아웃이 완료된 다음에는 디지타이징(Digitizing)을 수행하게 된다. 즉, 도면이 커서(cursor)가 컴퓨터에 연결된 X-Y 보드에 위치되고, 커서가 도면의 각 패턴의 크기와 모양, 위치를 판독하여 컴퓨터에 기억시키게 되는데, 이 정보는 레티클 제작이나 E-beam 구동 시스템에서 사용된다.
이러한 디지타이징 과정이 완료되면, 패턴을 형성하기 위해 패턴을 정확히 복사하게 되는데, 이를 레티클이라 한다. 이 레티클은 패턴 형성기(Pattern Generator)의 빛이 선택적으로 노출된 에멀션판이나 크롬 박막이다. 그리고, 패턴 형성기는 광원과 컴퓨터로 조절되는 고속 셔터로 구성되고, 패턴은 사진 현상처럼 레티클 표면에 투명지역과 불투명 지역으로 현상된다. 그리고, 이러한 레티클의 패턴은 광원에 의해 PR(photoresist)이 입혀진 마스크에 옮겨진다.
그리고, 상술한 바와 같은 과정을 거쳐 제작된 마스크를 사용하여 반도체 장치의 전도배선을 형성하는데, 만일 다층의 전도배선을 형성하기 위해 또 다른 상부 전도배선을 형성하고자 하는 경우에는, 먼저 형성된 전도배선위에 층간 절연막을형성한 다음, 평탄화 공정을 수행하게 된다.
한편, 이러한 평탄화 공정을 수행함에 있어서, 동일한 층내에 형성된 각 전도배선간의 간격에 의해 평탄화 공정의 정상적인 수행 여부가 결정되는데, 이에 대해 도 4를 참조하여 상세히 설명하면 다음과 같다.
도 4는 종래의 일반적인 반도체 장치에서의 전도배선을 형성하기 위해 사용하는 마스크(40)를 예시적으로 도시한 도면으로서, 종래의 일반적인 전도배선용 마스크(40)에는 글라스 기판(41)상에 형성하고자 하는 전도배선의 형태에 따라 각각의 전도배선 패턴(크롬 패턴)(43)이 형성되어 있으며, 이 마스크(40)를 이용하여 패터닝을 수행하므로써 반도체 기판에 전도배선을 형성하게 된다.
도 5a는 도 4에 도시한 마스크를 이용하여 전도배선을 형성한 다음 상부 전도배선을 형성하기 위해 다시 층간 절연막을 형성한 반도체 장치의 단면을 도시한 도면으로서, 동도면을 참조하여 설명하면, 반도체 기판(51) 상부에 제 1 층간 절연막(52)을 형성한 다음 도 4에 도시된 마스크(40)를 이용하여 각각의 전도배선(53-1, 53-2, 53-3)을 형성하고, 다시 제 2 층간 절연막(54)을 형성하므로써, 도 5a에 도시된 바와 같은 형태를 갖는 구조체가 완성된다.
이러한 과정이 완료된 상태에서, 다시 상부 전도배선을 형성하기 위해서는 반드시 제 2 층간 절연막(54)에 대한 평탄화 공정을 수행해야만 하는데, 도 5b는 도 5a에 도시된 구조체에 대해 평탄화를 위한 CMP 공정을 수행하여 층간 절연막을 폴리싱한 상태를 도시한 도면이다.
도 5b에 도시된 바와 같이 종래의 반도체 장치에 대한 평탄화 공정을 수행하는 과정에서는 각각의 전도배선들중 최소 간격으로 이격된 각 전도배선(53-1, 53-2)의 상부에 위치한 제 2 층간 절연막(54) 부분은 평탄화가 정상적으로 이루어지지만, 상대적으로 멀리 이격된 각 전도배선(53-2, 53-3) 사이의 상부에 위치한 제 2 층간 절연막(54) 부분은 디싱(dishing)이 발생하여 동도면에 도시된 바와 같이 정상적인 평탄화가 이루어지지 않는다.
다시 말하면, 도 5b에 도시된 전도배선(53-2와 53-3)에서와 같이, 전도배선의 간격이 큰 부분에서의 층간 절연막은 최상부 표면에 비해서 단차가 커지게 되고, 그로 인해 CMP 장비의 패드가 접촉되지 않으므로 반도체 칩(반도체 장치)내의 전도배선의 밀도와 배열된 형태에 따라 중간 절연막의 완전한 평탄화를 이루기가 매우 어렵게 되는 문제점이 있다.
한편, 도 6a와 도 6b는 상술한 종래의 문제점을 해결하기 위해 별도의 단자 보상층을 이용하여 반도체 장치의 평탄화를 수행하는 종래의 또 다른 평탄화 과정을 설명하기 위해 도시한 도면이다.
먼저, 도 6a는 반도체 기판(61)위에 제 1 층간 절연막(62)을 형성한 다음, 도 4에 도시된 바와 같은 마스크를 이용하여 각각의 전도배선(63-1, 63-2, 63-3)을 형성하고, 다시 상부 전도배선을 형성하기 위해 먼저 제 2 층간 절연막(64)을 형성한다.
그리고, 제 2 층간 절연막(64)의 형성이 완료되면, 평탄화 공정을 수행하기 전에 다시 제 2 층간 절연막(64)의 단차를 보상하기 위해서 별도의 단차 보상층(65)을 도 6a에 도시된 바와 같이 형성한다. 즉, 제 2 층간 절연막(64)은 전술한 바와 같이 각 전도배선(63-1, 63-2, 63-3)의 이격 거리에 따라 단차가 발생하게 되고 그로 인해 발생되는 도 5b에서와 같은 비정상적인 평탄화를 방지하기 위해 도 6a에서는 전도배선(63-1, 63-2, 63-3)중 상대적으로 멀리 이격된 전도배선(63-2, 63-3) 사이의 제 2 층간 절연막(64) 부분에 별도의 공정을 통해 단차 보상층(65)을 추가적으로 형성하게 된다.
한편, 이때 제 2 층간 절연막(64)의 상부에 형성된 단차 보상층(65)은 통상적으로 평탄화 공정의 효율성을 위해 제 2 층간 절연막(64)을 형성하는 물질과 동일한 재료의 물질로 형성한다.
다른 한편, 상술한 바와 같은 과정을 거쳐 도 6a에 도시된 바와 같은 구조를 갖는 구조체가 형성되면, 제 2 층간 절연막(64)위에 상부 전도배선을 형성하기 위한 평탄화 공정을 수행하게 되는데, 도 6b는 도 6a에 도시된 구조체에 대한 평탄화 공정이 완료된 상태에서의 구조체를 도시한 도면이다.
즉, 전술한 도 5a 및 도 5b에서와는 달리 제 2 층간 절연막(64)의 단차를 단차 보상층(65)을 이용하여 보상한 후, 평탄화를 수행하게 되면, 디싱(dishing)을 방지할 수 있게 되고, 그로 인해 도 6b에 도시된 바와 같이 정상적인 평탄화가 이루어진다.
그리고, 또 다른 종래의 방법으로는 도 6a 및 6b에서와는 달리 최초 마스크 제작시에 더미 패턴까지 한꺼번에 형성하여 이 마스크를 이용한 반도체 장치의 전도배선 및 더미 배선을 하나의 공정을 통해 형성하는 방법이 있다.
그러나, 상술한 바와 같은 종래의 각각의 전도배선 형성 방법을 이용할 경우에 도 5a 및 도 5b에서와 같은 평탄화 오류를 보상할 수는 있지만, 별도의 단차 보상층(65)을 형성하기 위한 추가 공정, 즉 단차 보상층(65)을 형성하기 위한 마스크 공정 및 패터닝 공정이 추가됨으로 인해 반도체 장치의 생산성이 저하되는 문제점이 있다. 다시 말하면, 상술한 바와 같이 전도배선 외에 더미용 배선을 형성하기 위해서 레티클 제작을 위한 도면에 더미용 배선을 위한 더미 패턴을 추가로 그려 넣어야 하는 작업이 필요하게 되며, 또한 전도배선 형성을 위한 마스크에도 더미 패턴을 추가로 형성해야 하기 때문에 마스크 제조 비용 및 인력 손실이 발생하는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 반도체 장치의 마스크 제조 공정중 이격거리가 큰 전도배선 패턴 사이에 더미(dummy) 배선용 패턴을 형성함에 있어서, 실제 마스크에 더미 배선용 패턴을 형성하지 않고 전도배선에 대한 데이터 값을 이용하여 더미 배선용 패턴을 형성하여 마스크를 제작할 수 있는 반도체 장치의 전도배선 마스크 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일실시예에 따른 본 발명은, 실리콘 기판상에 전도배선을 형성하기 위한 전도배선 마스크의 제조방법에 있어서, 전도배선을 형성하고자 하는 실리콘 기판의 전체 크기에 대한 전체 데이터를 산출하는 제 1 단계; 상기 전도배선에 대한 전도배선 패턴의 크기 및 모양, 위치를 판독하여 전도배선 데이터를 생성하고 이를 저장하는 제 2 단계; 상기 전도배선 데이터를 소정 크기로확장하여 확장 전도배선 데이터를 생성하는 제 3 단계; 상기 전체 데이터로부터 상기 확장 전도배선 데이터에 대한 차분 데이터를 산출하여 더미용 전도배선 패턴 데이터를 생성하는 제 4 단계; 상기 더미용 전도배선 패턴 데이터 및 상기 전도배선 데이터를 가산하여 상기 가산된 데이터에 대응하는 크기 및 위치를 갖는 패턴을 클리어 필드(clear field) 방법을 이용하여 마스크에 형성하는 제 5 단계를 포함하는 반도체 장치의 전도배선 마스크 제조방법을 제공한다.
상기 목적을 달성하기 위한 다른 실시예에 따른 본 발명은, 실리콘 기판상에 전도배선을 형성하기 위한 전도배선 마스크의 제조방법에 있어서, 상기 실리콘 기판위에 형성하고자 하는 전도배선에 대한 전도배선 패턴의 크기 및 모양, 위치를 판독하여 전도배선 데이터를 생성하고 이를 저장하는 제 1 단계; 상기 전도배선 데이터를 소정 크기로 확장하여 확장 전도배선 데이터를 생성하는 제 2 단계; 상기 확장 전도배선 데이터로부터 상기 전도배선 데이터에 대한 차분 데이터를 산출하여 상기 차분 데이터에 대응하는 크기 및 위치를 갖는 패턴을 다크 필드(dark field) 방법으로 마스크에 형성하는 제 3 단계를 포함하는 반도체 장치의 전도배선 마스크 제조방법을 제공한다.
도 1a 및 1b는 본 발명에 따른 반도체 장치의 전도배선 마스크 제조방법에서 사용되는 전도배선을 예시적으로 도시한 도면,
도 2a 및 2b는 본 발명에 따른 반도체 장치의 전도배선 마스크의 제조방법에 대한 수행 과정을 설명하기 위해 도시한 도면,
도 3a 내지 3c는 본 발명에 따른 반도체 장치의 전도배선 마스크 제조법에 의한 마스크를 이용하여 형성된 반도체 구조물의 평탄화 과정을 설명하기 위해 도시한 도면,
도 4는 종래의 일반적인 반도체 장치의 평탄화 공정에서 사용되는 패턴 마스크의 형태를 예시적으로 도시한 도면,
도 5a 및 도 5b는 종래의 일반적인 반도체 장치의 평탄화 공정에 대한 일 예를 설명하기 위해 도시한 도면,
도 6a 및 도 6b는 종래의 일반적인 반도체 장치의 평탄화 공정에 대한 다른 예를 설명하기 위해 도시한 도면.
＜도면의 주요부분에 대한 부호의 설명＞
11-1, 11-2, 11-3 : 전도배선 패턴 21-1, 21-2, 21-3 : 전도배선 패턴
31 : 반도체 기판 32 : 제 1 층간 절연막
33-1, 33-2, 33-3 : 전도배선 34 : 더미용 전도배선
35 : 제 2 층간 절연막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
먼저, 본 발명의 기술 요지는, 마스크 제조 공정에서 별도의 추가 공정없이 전도배선에 대한 패턴 형성시 이격거리가 큰 각 전도배선 패턴 사이에 더미용 패턴을 함께 형성하고, 이 마스크를 이용하여 전도배선을 형성하므로써 반도체 장치에 대한 평탄화 공정을 용이하게 수행할 수 있도록 하는 것이다.
먼저, 도 1a 및 1b는 본 발명에 따른 반도체 장치의 전도배선 마스크 제조방법에서 사용되는 전도배선을 예시적으로 도시한 도면으로서, 동도면을 참조하여 본 발명에 따른 마스크 제조방법에 대해 상세히 설명하면 다음과 같다.
도 1a에 도시된 바와 같은 형태의 전도배선 패턴을 형성하고자 하는 경우에는 도 1a에 도시된 바와 같은 형태의 마스크를 제작해야 되는데, 마스크 제작을 위해 우선 형성하고자 하는 회로의 레이아웃을 구성하고, 이 레이아웃에 따라 디지타이징을 수행하여 도 1a에 도시된 각 전도배선 패턴(11-1, 11-2, 11-3)의 크기 및 모양, 위치를 파악하게 된다. 이때, 파악된 각 전도배선 패턴(11-1, 11-2, 11-3)에 대한 크기 및 위치에 대한 데이터를 A라 가정하고, 반도체 장치(실리콘 기판)의 전체 영역에 대한 데이터를 C라 가정한다.
한편, 상술한 바와 같은 과정을 거쳐 마스크에 형성하고자 하는 각 전도배선 패턴(11-1, 11-2, 11-3)에 대한 크기 및 위치에 대한 데이터(A)가 산출되면, 본 발명에 따른 더미용 패턴을 형성하기 위해서, 먼저 각 전도배선 패턴(11-1, 11-2, 11-3)에 대한 데이터 A를 소정 크기만큼 확장시킨 다음 도 1b에 도시된 바와 같은 크기 및 형태를 갖는 각각의 확장 전도배선 패턴(21-1, 21-2, 21-3)을 형성한다. 즉, 도 1b는 도 1a에 도시된 각 전도배선 패턴(11-1, 11-2, 11-3)을 일정 크기만큼 확장하여 형성된 확장 전도배선 패턴(21-1, 21-2, 21-3)을 도시한 도면이며, 여기서 각 확장 전도배선 패턴(21-1, 21-2, 21-3)에 대한 크기 및 위치에 대한 데이터를 B라 가정한다.
이러한 과정을 거쳐 형성하고자 하는 전도배선 패턴(11-1, 11-2, 11-3)의 크기 및 위치에 대한 데이터 A와 확장 전도배선 패턴(21-1, 21-2, 21-3)의 크기 및 위치에 대한 데이터 B, 그리고 반도체 장치의 전체 영역에 대한 크기 및 위치 데이터 C가 산출되면, 산출된 각각의 값 A, B, C에 의거하여 마스크 제작을 위한 패턴 형성(Pattern Generation) 공정, 즉 레티클을 제작하게 된다.
상세히 설명하면, 상술한 바와 같이 본 발명에 따른 마스크 제조 공정을 수행하여 각각의 전도배선과 더미용 배선이 함께 형성되도록 하기 위해, 먼저 패턴 형성 공정을 수행하는 컴퓨터의 내부 프로그램상에서 (C-B)+A에 대한 연산을 수행한다. 즉, 반도체 장치의 전체 영역에 대한 데이터로부터 각 확장 전도배선 패턴(21-1, 21-2, 21-3)에 대한 데이터를 제외하여 더미용 패턴에 대한 데이터(D)를 산출한 다음, 다시 각 전도배선에 대한 영역을 더하게 된다. 따라서, 상술한 (C-B)+A에 대한 연산으로부터 얻어지는 데이터는 도 2a에 도시된 바와 같은 형태의 영역을 갖는 데이터, 즉 각 전도배선 패턴(11-1, 11-2, 11-3)에 대한 위치 및 크기를 나타내는 데이터(A)와 더미용 패턴에 대한 데이터(D)가 조합된 형태의 데이터가 된다.
여기서, 상술한 더미용 패턴에 대한 데이터(D)는 도 2a에 도시한 바와 같이 반도체 장치의 전체 영역에 대한 데이터(C)로부터 확장 전도배선 패턴에 대한 데이터(B)를 제외한 나머지 전체 데이터로 구성할 수도 있으며, 이와는 달리 도 2b에 도시된 바와 같이 평탄화 공정에서 정상적인 평탄화 수행에 영향을 미치지 않을 정도의 크기를 갖는 다수개의 부분 데이터를 조합하여 구성할 수도 있다.
한편, 계속해서 도 2a 또는 2b에 도시된 바와 같은 영역에 해당하는 데이터(A+D)에 의거하여 레티클을 제작하고, 다시 이 레티클을 이용하여 전도배선 마스크를 제작하게 되면, 도 2a 또는 2b에 도시된 형태와 동일한 마스크, 즉 각각의 전도배선 패턴과 더미용 패턴이 동시에 형성된 마스크가 제작되는데, 이때 마스크의 극성(polarity)을 클리어 필드(clear field), 즉 마스크 제작 과정에서 빛을 차단하는 크롬이 데이터가 존재하는 영역에 형성되도록 하는 방법을 이용한다.
만일, 이와 반대로 마스크의 극성을 다크 필드(dark field)로하여 각 전도배선에 대한 패턴 및 더미용 패턴을 형성하고자 하는 경우, 즉 마스크 제작 과정에서 빛을 차단하는 크롬이 데이터가 존재하지 않는 영역에 형성되도록 하고자 하는 경우에는 확장 전도배선 패턴에 대한 데이터(B)에서 각 전도배선에 대한 데이터(A)를 제외한 영역에 대한 데이터를 산출하여 마스크를 제작하게 된다.
한편, 상술한 각각의 방법은 반도체 장치의 제조 과정에서 사용되는 감광막이 양성(positive)인 경우에 대한 것이며, 만일 감광막이 음성(negative)인 경우에는 마스크의 극성이 각각의 방법에서 반대가 된다.
다른 한편, 이러한 과정을 거쳐 마스크 제작이 완료되면, 제작된 마스크를 이용하여 실리콘 기판위에 전도배선을 형성하게 되는데, 도 3a는 도 2a에 도시된 바와 같은 형태를 갖는 마스크를 사용하여 형성된 전도배선 및 더미 배선을 포함하는 반도체 구조물에 대한 단면도를 도시한 도면으로서, 반도체 기판(31), 제 1 층간 절연막(32), 제 1 및 제 2, 제 3 전도배선(33-1, 33-2, 33-3), 더미 배선(34)을포함한다.
그리고, 계속해서 도 3a에 도시된 바와 같은 각 전도배선(33-1, 33-2, 33-3)과 더미 배선(34)에 대한 형성 과정(패터닝 공정)이 완료된 다음에는, 다시 상부 전도배선을 형성하기 위해 먼저 층간 절연막을 형성하게 되는데, 도 3b는 도 3a에 도시된 전도배선(33-1, 33-2, 33-3)과 더미 배선(34)위에 제 2 층간 절연막(35)이 형성된 상태에서의 반도체 구조물에 대한 단면도를 도시한 도면이다.
동도면에 도시된 바와 같이, 전도배선(33-1, 33-2, 33-3)과 더미 배선(34) 층위에 형성된 제 2 층간 절연막(35)은 종래의 방법에 따른 도 5a와 비교했을 때, 제 2 층간 절연막(35)의 단차가 거의 발생하지 않게 된다.
따라서, 도 3b에 도시된 바와 같은 형태를 갖는 반도체 구조물에 대해 평탄화 공정을 수행하게 되면, 도 3c에 도시된 바와 같이 정상적인 평탄화가 이루어진 반도체 구조물이 형성된다.
그리고, 그로 인해 상부 전극 형성시 정확한 초점심도를 조절할 수 있게 됨으로써, 정확한 전도배선 패턴을 형성할 수 있게 된다.
이상 설명한 바와 같이 본 발명에 따르면, 반도체 장치의 마스크 제조 공정중 이격거리가 큰 전도배선 패턴 사이에 더미(dummy) 배선용 패턴을 형성함에 있어서, 실제 마스크에 더미 배선용 패턴을 형성하지 않고 전도배선에 대한 데이터 값을 이용하여 더미 배선용 패턴을 형성하므로써 더미 배선용 패턴을 형성하기 위한 공정을 간소화할 수 있는 효과가 있으며, 또한 더미 배선용 패턴을 위한 마스크 제조 비용과 인력을 절감할 수 있는 효과가 있다.

Claims (4)

  1. 실리콘 기판상에 전도배선을 형성하기 위한 전도배선 마스크의 제조방법에 있어서,
    전도배선을 형성하고자 하는 실리콘 기판의 전체 크기에 대한 전체 데이터를 산출하는 제 1 단계;
    상기 전도배선에 대한 전도배선 패턴의 크기 및 모양, 위치를 판독하여 전도배선 데이터를 생성하고 이를 저장하는 제 2 단계;
    상기 전도배선 데이터를 소정 크기로 확장하여 확장 전도배선 데이터를 생성하는 제 3 단계;
    상기 전체 데이터로부터 상기 확장 전도배선 데이터에 대한 차분 데이터를 산출하여 더미용 전도배선 패턴 데이터를 생성하는 제 4 단계;
    상기 더미용 전도배선 패턴 데이터 및 상기 전도배선 데이터를 가산하여 상기 가산된 데이터에 대응하는 크기 및 위치를 갖는 패턴을 클리어 필드(clear field) 방법을 이용하여 마스크에 형성하는 제 5 단계를 포함하는 반도체 장치의 전도배선 마스크 제조방법.
  2. 제 1 항에 있어서,
    상기 제 4 단계는, 상기 전체 데이터로부터 상기 확장 전도배선 데이터에 대한 차분 데이터를 산출하고, 상기 산출된 차분 데이터로부터 소정 크기로 분할되어소정 간격으로 이격된 위치에 배열되도록 구성된 다수개의 더미용 전도배선 패턴 데이터를 생성하고,
    상기 제 5 단계는, 상기 다수개의 더미용 전도배선 패턴 데이터 및 상기 전도배선 데이터를 가산하여 상기 가산된 데이터에 대응하는 크기 및 위치를 갖는 패턴을 클리어 필드 방법으로 마스크에 형성하는 것을 특징으로 하는 반도체 장치의 전도배선 마스크 제조방법.
  3. 실리콘 기판상에 전도배선을 형성하기 위한 전도배선 마스크의 제조방법에 있어서,
    상기 실리콘 기판위에 형성하고자 하는 전도배선에 대한 전도배선 패턴의 크기 및 모양, 위치를 판독하여 전도배선 데이터를 생성하고 이를 저장하는 제 1 단계;
    상기 전도배선 데이터를 소정 크기로 확장하여 확장 전도배선 데이터를 생성하는 제 2 단계;
    상기 확장 전도배선 데이터로부터 상기 전도배선 데이터에 대한 차분 데이터를 산출하여 상기 차분 데이터에 대응하는 크기 및 위치를 갖는 패턴을 다크 필드(dark field) 방법으로 마스크에 형성하는 제 3 단계를 포함하는 반도체 장치의 전도배선 마스크 제조방법.
  4. 제 3 항에 있어서,
    상기 제 3 단계는, 상기 확장 전도배선 데이터로부터 상기 전도배선 데이터에 대한 차분 데이터를 산출하고, 상기 차분 데이터를 소정 크기를 갖는 다수개의 차분 데이터로 분할하여 상기 다수개의 차분 데이터를 소정 간격으로 이격된 위치에 배열되도록 구성된 패턴을 다크 필드 방법으로 마스크에 형성하는 것을 특징으로 하는 반도체 장치의 전도배선 마스크 제조방법.
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