JPH10242146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10242146A JPH10242146A JP4267697A JP4267697A JPH10242146A JP H10242146 A JPH10242146 A JP H10242146A JP 4267697 A JP4267697 A JP 4267697A JP 4267697 A JP4267697 A JP 4267697A JP H10242146 A JPH10242146 A JP H10242146A
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- wiring
- pattern
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 工程数やフォトリソグラフィマスクを増やす
ことなく、また、初期下層配線パターンや製造プロセス
の適応範囲に制限を受けることなく上層配線を正常にパ
ターニングできるだけの平坦性を得ることができ、さら
に、配線パターンの設計を効率よく行える半導体装置の
製造方法を提供する。 【解決手段】 初期下層配線パターン６のサイズを、全
周囲にわたって２．１／２μｍ増加させ（図１
（ａ））、このデータを反転させ（図１（ｂ））、さら
に、反転させたデータのサイズを増加させて、初期下層
配線パターン６との間に０．７μｍのスペースを有する
ダミーパターンを得る（図１（ｃ））。上記ダミーパタ
ーンと初期下層配線パターン６を合成したパターンのフ
ォトリソグラフィマスクを用いて半導体装置を製造す
る。
ことなく、また、初期下層配線パターンや製造プロセス
の適応範囲に制限を受けることなく上層配線を正常にパ
ターニングできるだけの平坦性を得ることができ、さら
に、配線パターンの設計を効率よく行える半導体装置の
製造方法を提供する。 【解決手段】 初期下層配線パターン６のサイズを、全
周囲にわたって２．１／２μｍ増加させ（図１
（ａ））、このデータを反転させ（図１（ｂ））、さら
に、反転させたデータのサイズを増加させて、初期下層
配線パターン６との間に０．７μｍのスペースを有する
ダミーパターンを得る（図１（ｃ））。上記ダミーパタ
ーンと初期下層配線パターン６を合成したパターンのフ
ォトリソグラフィマスクを用いて半導体装置を製造す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に、半導体装置の配線パタ
ーンの設計に関するものである。
方法に関するものであり、特に、半導体装置の配線パタ
ーンの設計に関するものである。
【０００２】
【従来の技術】多層配線技術を用いる半導体装置の製造
工程においては、上層配線のパターニング時に下層配線
の影響によって段差が残っていると以下に示すような問
題が生じ、正常なパターニングができなくなる。
工程においては、上層配線のパターニング時に下層配線
の影響によって段差が残っていると以下に示すような問
題が生じ、正常なパターニングができなくなる。
【０００３】例えば、図１２に示すように、レジスト５
１への露光時に上記段差の上部と下部とでフォーカスの
差が生じ、転写されたレジスト５１のパターンに、線幅
や形状の差が生じる。また、図１３に示すように、段差
の境界付近では、レジスト５１の下に形成されている上
層配線層５２に傾斜が生じ、上記傾斜部分に照射される
光の反射によりレジスト５１の倒れ、あるいはくびれが
生じる場合がある。さらに、図１４に示すように、段差
の上部に比べ下部のレジスト５１の膜厚が厚くなり、上
記レジスト５１の膜厚が厚い部分では十分な露光がなさ
れず、現像後もレジスト５１が残ってしまう場合があ
る。この状態で、上層配線形成のためのエッチング工程
を行うと、残ったレジスト５１の下の上層配線材料がエ
ッチングによって完全には除去されず、ショートが起こ
りやすくなる。
１への露光時に上記段差の上部と下部とでフォーカスの
差が生じ、転写されたレジスト５１のパターンに、線幅
や形状の差が生じる。また、図１３に示すように、段差
の境界付近では、レジスト５１の下に形成されている上
層配線層５２に傾斜が生じ、上記傾斜部分に照射される
光の反射によりレジスト５１の倒れ、あるいはくびれが
生じる場合がある。さらに、図１４に示すように、段差
の上部に比べ下部のレジスト５１の膜厚が厚くなり、上
記レジスト５１の膜厚が厚い部分では十分な露光がなさ
れず、現像後もレジスト５１が残ってしまう場合があ
る。この状態で、上層配線形成のためのエッチング工程
を行うと、残ったレジスト５１の下の上層配線材料がエ
ッチングによって完全には除去されず、ショートが起こ
りやすくなる。
【０００４】上記の問題を防ぐために、下層配線の段差
の凹部を補うようにダミー層を挿入し、上部層の平坦化
を行う方法がある。従来、平坦化のためのダミー挿入方
法としては、例えば、特開平６−３４９７３０号公報や
特開平８−６２３１号公報に開示されている方法があ
る。
の凹部を補うようにダミー層を挿入し、上部層の平坦化
を行う方法がある。従来、平坦化のためのダミー挿入方
法としては、例えば、特開平６−３４９７３０号公報や
特開平８−６２３１号公報に開示されている方法があ
る。
【０００５】上記特開平６−３４９７３０号公報に開示
されている方法を、図１５を用いて説明する。
されている方法を、図１５を用いて説明する。
【０００６】先ず、図１５（ａ）に示すように、半導体
基板５３上に下層配線５４を形成する。図１５（ｂ）に
示すように、上記下層配線５４の上に層間絶縁膜５５を
形成する。次に、図１５（ｃ）に示すように、下層配線
５４と層間絶縁膜５５の凹凸に相当する厚みを持つダミ
ーパターン形成用絶縁膜５６を形成する。そして、図１
５（ｄ）に示すように、ダミーパターン形成用のフォト
グラフィマスクで下層配線５４と層間絶縁膜５５の凹部
をレジスト５１が覆うようにパターニングし、図１５
（ｅ）に示すように、上記ダミーパターン形成用絶縁膜
５６をエッチングをすることにより、下層配線５４と層
間絶縁膜５５の段差分の厚みを持ったダミーパターンを
段差の凹部に形成する。さらに、図１５（ｆ）および図
１５（ｇ）に示すように、レジスト５１を剥離し、更に
層間絶縁膜５５を形成して下層配線５４と層間絶縁膜５
５の凹凸を軽減し平坦化を行う。
基板５３上に下層配線５４を形成する。図１５（ｂ）に
示すように、上記下層配線５４の上に層間絶縁膜５５を
形成する。次に、図１５（ｃ）に示すように、下層配線
５４と層間絶縁膜５５の凹凸に相当する厚みを持つダミ
ーパターン形成用絶縁膜５６を形成する。そして、図１
５（ｄ）に示すように、ダミーパターン形成用のフォト
グラフィマスクで下層配線５４と層間絶縁膜５５の凹部
をレジスト５１が覆うようにパターニングし、図１５
（ｅ）に示すように、上記ダミーパターン形成用絶縁膜
５６をエッチングをすることにより、下層配線５４と層
間絶縁膜５５の段差分の厚みを持ったダミーパターンを
段差の凹部に形成する。さらに、図１５（ｆ）および図
１５（ｇ）に示すように、レジスト５１を剥離し、更に
層間絶縁膜５５を形成して下層配線５４と層間絶縁膜５
５の凹凸を軽減し平坦化を行う。
【０００７】続いて、上記特開平８−６２３１号公報に
開示されている方法を以下に説明する。
開示されている方法を以下に説明する。
【０００８】先ず、全配線パターンに対して、多層配線
層の各層の配線パターンの相互比較を行う。このとき、
上層配線パターンにおいて最接近パターンがあり、その
直下の下層配線パターンのスペースが配線ピッチの２倍
以上の間隔を有する場合に、該スペースにダミーパター
ンを発生させる。そして、上記ダミーパターンを下層配
線パターンと合成することにより、段差の下部となって
いる下層配線層のスペース部にダミーパターンが挿入さ
れたフォトリソグラフィマスクを作成する。
層の各層の配線パターンの相互比較を行う。このとき、
上層配線パターンにおいて最接近パターンがあり、その
直下の下層配線パターンのスペースが配線ピッチの２倍
以上の間隔を有する場合に、該スペースにダミーパター
ンを発生させる。そして、上記ダミーパターンを下層配
線パターンと合成することにより、段差の下部となって
いる下層配線層のスペース部にダミーパターンが挿入さ
れたフォトリソグラフィマスクを作成する。
【０００９】そして、図１６（ａ）に示すように上記フ
ォトリソグラフィマスクを使用して、下層配線５４とダ
ミーパターン５７とのパターニングを行い、図１６
（ｂ）に示すように上記下層配線５４上に層間絶縁膜５
５を形成し、図１６（ｃ）に示すようにさらにその上に
上層配線層５８を形成することにより、下層配線５４に
よる段差の影響を軽減し、平坦な層間絶縁膜５５上に上
層配線層５８を形成することができる。
ォトリソグラフィマスクを使用して、下層配線５４とダ
ミーパターン５７とのパターニングを行い、図１６
（ｂ）に示すように上記下層配線５４上に層間絶縁膜５
５を形成し、図１６（ｃ）に示すようにさらにその上に
上層配線層５８を形成することにより、下層配線５４に
よる段差の影響を軽減し、平坦な層間絶縁膜５５上に上
層配線層５８を形成することができる。
【００１０】
【発明が解決しようとする課題】ところが、上記特開平
６−３４９７３０号公報の方法では、段差は解消される
ものの、ダミーパターンを挿入するために、該ダミーパ
ターンを形成するための工程（ダミーパターン形成用絶
縁膜の形成、露光・現像、エッチング、およびレジスト
の剥離等）が増加する。また、ダミーパターン層を露光
するためのフォトリソグラフィマスクも必要となり製造
コストが増大するという問題が生じる。
６−３４９７３０号公報の方法では、段差は解消される
ものの、ダミーパターンを挿入するために、該ダミーパ
ターンを形成するための工程（ダミーパターン形成用絶
縁膜の形成、露光・現像、エッチング、およびレジスト
の剥離等）が増加する。また、ダミーパターン層を露光
するためのフォトリソグラフィマスクも必要となり製造
コストが増大するという問題が生じる。
【００１１】また、上記特開平８−６２３１号公報の方
法では、その工程数やフォトリソグラフィマスクが増加
するといった問題は生じないが、フォトリソグラフィマ
スクを設計するにあたり、多層配線層の各層の配線パタ
ーンの相互比較を行う必要があるなど、データ処理が複
雑であるといった問題が生じる。
法では、その工程数やフォトリソグラフィマスクが増加
するといった問題は生じないが、フォトリソグラフィマ
スクを設計するにあたり、多層配線層の各層の配線パタ
ーンの相互比較を行う必要があるなど、データ処理が複
雑であるといった問題が生じる。
【００１２】また、段差を解消するためのダミーパター
ンを挿入するためには、下層配線パターンのスペースが
配線ピッチの２倍以上の間隔を有する必要がある。この
ため、下層配線パターンのスペースが配線ピッチの２倍
未満の所ではダミーパターンを挿入できず、本方法の適
応範囲に制限がある。すなわち、上記特開平８−６２３
１号公報の方法では、図１７に示すように、段差の影響
を生じさせない下層配線５４間のスペースが配線ピッチ
の２倍未満の場合には、下層配線５４間のスペースが配
線ピッチの２倍未満の所（図１７（ａ）参照）におい
て、層間絶縁膜５５形成後も下層配線５４の影響による
段差が残る（図１７（ｂ）参照）。したがって、上記層
間絶縁膜５５上に形成される上層配線層５８の平坦性が
得られない（図１７（ｃ）参照）という問題が生じる。
ンを挿入するためには、下層配線パターンのスペースが
配線ピッチの２倍以上の間隔を有する必要がある。この
ため、下層配線パターンのスペースが配線ピッチの２倍
未満の所ではダミーパターンを挿入できず、本方法の適
応範囲に制限がある。すなわち、上記特開平８−６２３
１号公報の方法では、図１７に示すように、段差の影響
を生じさせない下層配線５４間のスペースが配線ピッチ
の２倍未満の場合には、下層配線５４間のスペースが配
線ピッチの２倍未満の所（図１７（ａ）参照）におい
て、層間絶縁膜５５形成後も下層配線５４の影響による
段差が残る（図１７（ｂ）参照）。したがって、上記層
間絶縁膜５５上に形成される上層配線層５８の平坦性が
得られない（図１７（ｃ）参照）という問題が生じる。
【００１３】本発明は、上記の問題点を解決するために
なされたもので、その目的は、工程数やフォトリソグラ
フィマスクを増やすことなく、また、初期下層配線パタ
ーンや製造プロセスの適応範囲に制限を受けることなく
上層配線を正常にパターニングできるだけの平坦性を得
ることができ、配線パターンの設計を効率よく行える半
導体装置の製造方法を提供することにある。
なされたもので、その目的は、工程数やフォトリソグラ
フィマスクを増やすことなく、また、初期下層配線パタ
ーンや製造プロセスの適応範囲に制限を受けることなく
上層配線を正常にパターニングできるだけの平坦性を得
ることができ、配線パターンの設計を効率よく行える半
導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、下層配線の上に層間絶縁膜を介して上層配
線が形成され、少なくとも２層以上の配線層を有する多
層配線構造の半導体装置を製造する方法であり、上記の
課題を解決するために、許容される最小スペース幅およ
び最小ライン幅を、それぞれＭｉｎＳおよびＭｉｎＬと
するとき、所定のデバイス特性を得るために設計された
初期下層配線パターンに対して、該初期下層配線パター
ンの各下層配線のサイズを全周囲にわたって、（Ｍｉｎ
Ｌ＋ＭｉｎＳ×２）／２だけ増加させる第１のステップ
と、上記第１のステップで得られる配線パターンの、デ
ータ部とデータ無し部とを反転させてダミーパターンを
得る第２のステップと、上記第２のステップで得られる
ダミーパターンのサイズを全周囲にわたって、ＭｉｎＳ
／２だけ増加させる第３のステップとを有し、上記第３
のステップで得られるダミーパターンと、初期下層配線
パターンとを合成して得られる配線パターンの露光マス
クを用いて下層配線のパターニングを行うことを特徴と
している。
製造方法は、下層配線の上に層間絶縁膜を介して上層配
線が形成され、少なくとも２層以上の配線層を有する多
層配線構造の半導体装置を製造する方法であり、上記の
課題を解決するために、許容される最小スペース幅およ
び最小ライン幅を、それぞれＭｉｎＳおよびＭｉｎＬと
するとき、所定のデバイス特性を得るために設計された
初期下層配線パターンに対して、該初期下層配線パター
ンの各下層配線のサイズを全周囲にわたって、（Ｍｉｎ
Ｌ＋ＭｉｎＳ×２）／２だけ増加させる第１のステップ
と、上記第１のステップで得られる配線パターンの、デ
ータ部とデータ無し部とを反転させてダミーパターンを
得る第２のステップと、上記第２のステップで得られる
ダミーパターンのサイズを全周囲にわたって、ＭｉｎＳ
／２だけ増加させる第３のステップとを有し、上記第３
のステップで得られるダミーパターンと、初期下層配線
パターンとを合成して得られる配線パターンの露光マス
クを用いて下層配線のパターニングを行うことを特徴と
している。
【００１５】上記の構成により、上記第１および第２ス
テップによって、初期下層配線パターンに対し、最小ラ
イン幅を有するダミーパターンを各下層配線との間に最
小スペース幅のスペースを設けて形成することが可能な
下層配線スペースにのみダミーパターンが得られる。さ
らに、第３のステップによって、上記第２のステップで
得られるダミーパターンのサイズを全周囲にわたって、
ＭｉｎＬ／２だけ増加させることにより初期下層配線と
の間にＭｉｎＳの下層配線スペースを有するダミーパタ
ーンが得られる。
テップによって、初期下層配線パターンに対し、最小ラ
イン幅を有するダミーパターンを各下層配線との間に最
小スペース幅のスペースを設けて形成することが可能な
下層配線スペースにのみダミーパターンが得られる。さ
らに、第３のステップによって、上記第２のステップで
得られるダミーパターンのサイズを全周囲にわたって、
ＭｉｎＬ／２だけ増加させることにより初期下層配線と
の間にＭｉｎＳの下層配線スペースを有するダミーパタ
ーンが得られる。
【００１６】第３のステップで得られるダミーパターン
と、初期下層配線パターンとを合成して得られる配線パ
ターンの露光マスクを用いて下層配線のパターニングを
行うことにより、下層配線とダミーパターンとのパター
ニングを同一の工程で行うことができる。したがって、
工程数や露光マスクの数を増やすことがない。
と、初期下層配線パターンとを合成して得られる配線パ
ターンの露光マスクを用いて下層配線のパターニングを
行うことにより、下層配線とダミーパターンとのパター
ニングを同一の工程で行うことができる。したがって、
工程数や露光マスクの数を増やすことがない。
【００１７】また、上記構成による半導体の製造方法で
は、下層配線のパターン設計を、上層配線と下層配線と
のパターンを比較せずに設計可能である。さらに、パタ
ーン設計時のデータ処理も、データのサイズ変更、反転
および合成など比較的簡単な処理のみで行えるため、効
率よく配線パターンの設計を行うことができる。
は、下層配線のパターン設計を、上層配線と下層配線と
のパターンを比較せずに設計可能である。さらに、パタ
ーン設計時のデータ処理も、データのサイズ変更、反転
および合成など比較的簡単な処理のみで行えるため、効
率よく配線パターンの設計を行うことができる。
【００１８】請求項２の半導体装置の製造方法は、上記
の課題を解決するために、請求項１の構成に加えて、ダ
ミーパターンを挿入しなくても上層配線のパターニング
時に不良の発生しない下層配線層の最大スペース幅をＳ
1 とし、ＭｉｎＬ＋ＭｉｎＳ×２によって与えられるダ
ミーパターンの挿入可能なスペースをＳ2 とするとき、
Ｓ1 ≧Ｓ2 の場合には、上記第３のステップで得られる
ダミーパターンと、初期下層配線パターンとを合成して
得られる配線パターンの露光マスクを用いて下層配線の
パターニングを行い、Ｓ1 ＜Ｓ2 の場合には、さらに、
初期下層配線パターンの各下層配線のサイズを、上辺お
よび下辺の何方か一方と、左辺および右辺の何方か一方
とについて、ＭｉｎＳ以上Ｓ1 以下のサイズだけ増加さ
せる第４のステップと、上記第３のステップで得られる
ダミーパターンのサイズを全周囲にわたって、ＭｉｎＳ
だけ増加させる第５のステップと、上記第４のステップ
で得られる配線パターンと、上記第５のステップで得ら
れるダミーパターンとを合成する第６のステップと、上
記第６のステップで得られるパターンの、データ部とデ
ータ無し部とを反転させる第７のステップとを行い、上
記第３のステップで得られるダミーパターンと、上記第
７のステップで得られるパターンと、初期下層配線パタ
ーンとを合成して得られる配線パターンの露光マスクを
用いて下層配線のパターニングを行うことを特徴として
いる。
の課題を解決するために、請求項１の構成に加えて、ダ
ミーパターンを挿入しなくても上層配線のパターニング
時に不良の発生しない下層配線層の最大スペース幅をＳ
1 とし、ＭｉｎＬ＋ＭｉｎＳ×２によって与えられるダ
ミーパターンの挿入可能なスペースをＳ2 とするとき、
Ｓ1 ≧Ｓ2 の場合には、上記第３のステップで得られる
ダミーパターンと、初期下層配線パターンとを合成して
得られる配線パターンの露光マスクを用いて下層配線の
パターニングを行い、Ｓ1 ＜Ｓ2 の場合には、さらに、
初期下層配線パターンの各下層配線のサイズを、上辺お
よび下辺の何方か一方と、左辺および右辺の何方か一方
とについて、ＭｉｎＳ以上Ｓ1 以下のサイズだけ増加さ
せる第４のステップと、上記第３のステップで得られる
ダミーパターンのサイズを全周囲にわたって、ＭｉｎＳ
だけ増加させる第５のステップと、上記第４のステップ
で得られる配線パターンと、上記第５のステップで得ら
れるダミーパターンとを合成する第６のステップと、上
記第６のステップで得られるパターンの、データ部とデ
ータ無し部とを反転させる第７のステップとを行い、上
記第３のステップで得られるダミーパターンと、上記第
７のステップで得られるパターンと、初期下層配線パタ
ーンとを合成して得られる配線パターンの露光マスクを
用いて下層配線のパターニングを行うことを特徴として
いる。
【００１９】上記の構成により、Ｓ1 ＜Ｓ2 の場合に
は、上記第４ステップによって、下層配線の周囲に必要
な下層配線スペースに対応する領域が設けられる。ま
た、上記第５ステップによって、ダミーパターンが挿入
可能な下層配線スペースが与えられる。したがって、上
記第６のステップにおいて、上記第４のステップで得ら
れる配線パターンと、上記第５のステップで得られるダ
ミーパターンとを合成すると、下層配線スペースとする
ことができず且つダミーパターンを挿入することもでき
ないスペースがデータ無し部として残る。上記第７のス
テップで、上記第６のステップで得られるパターンの、
データ部とデータ無し部とを反転させることにより、下
層配線を太らせる領域が得られる。
は、上記第４ステップによって、下層配線の周囲に必要
な下層配線スペースに対応する領域が設けられる。ま
た、上記第５ステップによって、ダミーパターンが挿入
可能な下層配線スペースが与えられる。したがって、上
記第６のステップにおいて、上記第４のステップで得ら
れる配線パターンと、上記第５のステップで得られるダ
ミーパターンとを合成すると、下層配線スペースとする
ことができず且つダミーパターンを挿入することもでき
ないスペースがデータ無し部として残る。上記第７のス
テップで、上記第６のステップで得られるパターンの、
データ部とデータ無し部とを反転させることにより、下
層配線を太らせる領域が得られる。
【００２０】第３のステップで得られるダミーパターン
と、第７のステップで得られるパターンと、初期下層配
線パターンとを合成して得られる配線パターンの露光マ
スクを用いて下層配線のパターニングを行うことによ
り、下層配線とダミーパターンとのパターニングを同一
の工程で行うことができる。したがって、工程数や露光
マスクの数を増やすことがない。
と、第７のステップで得られるパターンと、初期下層配
線パターンとを合成して得られる配線パターンの露光マ
スクを用いて下層配線のパターニングを行うことによ
り、下層配線とダミーパターンとのパターニングを同一
の工程で行うことができる。したがって、工程数や露光
マスクの数を増やすことがない。
【００２１】また、上記構成による半導体の製造方法で
は、下層配線のパターン設計を、上層配線と下層配線と
のパターンを比較せずに設計可能である。さらに、パタ
ーン設計時のデータ処理も、データのサイズ変更、反転
および合成など比較的簡単な処理のみで行えるため、効
率よく配線パターンの設計を行うことができる。
は、下層配線のパターン設計を、上層配線と下層配線と
のパターンを比較せずに設計可能である。さらに、パタ
ーン設計時のデータ処理も、データのサイズ変更、反転
および合成など比較的簡単な処理のみで行えるため、効
率よく配線パターンの設計を行うことができる。
【００２２】さらに、下層配線スペースの最大値Ｓ1 よ
り大きく、且つダミーパターンの挿入可能なスペースＳ
2 以下の下層配線スペースにおいては、下層配線を太ら
せることにより、該下層配線スペースをＳ1 以下にする
ことで、初期下層配線パターンや製造プロセスの適応範
囲に制限を受けることなく、上層配線を正常にパターニ
ングできるだけの平坦性を得ることができる。
り大きく、且つダミーパターンの挿入可能なスペースＳ
2 以下の下層配線スペースにおいては、下層配線を太ら
せることにより、該下層配線スペースをＳ1 以下にする
ことで、初期下層配線パターンや製造プロセスの適応範
囲に制限を受けることなく、上層配線を正常にパターニ
ングできるだけの平坦性を得ることができる。
【００２３】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図１１に基づいて説明すれば、以下の通りであ
る。
１ないし図１１に基づいて説明すれば、以下の通りであ
る。
【００２４】多層配線プロセスを用いて製造される半導
体装置では、図２に示すように、半導体基板１上にパタ
ーニングされた下層配線２の上に層間絶縁膜３が形成さ
れ、該層間絶縁膜３上に上層配線４がパターニングされ
る。さらに、上記下層配線２による段差を無くすための
ダミーパターン５が上記下層配線２と同一層に形成され
る。
体装置では、図２に示すように、半導体基板１上にパタ
ーニングされた下層配線２の上に層間絶縁膜３が形成さ
れ、該層間絶縁膜３上に上層配線４がパターニングされ
る。さらに、上記下層配線２による段差を無くすための
ダミーパターン５が上記下層配線２と同一層に形成され
る。
【００２５】本実施の形態では、層間絶縁膜３形成後の
表面の段差角が３０°以上、もしくは段差量が２５００
Å以上のとき上層配線４の正常なパターニングができな
いとする。ここで、上記段差角とは、図３に示すよう
に、半導体基板１表面を基準としたときの下層配線２の
中心点から、その配線の隣のスペースの中心点までの間
で層間絶縁膜３の表面の傾斜角度の最大値ａである。ま
た、上記段差量とは、半導体基板１表面を基準としたと
きの下層配線２の中心点から、その配線の隣のスペース
の中心点までの間で層間絶縁膜３の表面高さの差ｂであ
る。
表面の段差角が３０°以上、もしくは段差量が２５００
Å以上のとき上層配線４の正常なパターニングができな
いとする。ここで、上記段差角とは、図３に示すよう
に、半導体基板１表面を基準としたときの下層配線２の
中心点から、その配線の隣のスペースの中心点までの間
で層間絶縁膜３の表面の傾斜角度の最大値ａである。ま
た、上記段差量とは、半導体基板１表面を基準としたと
きの下層配線２の中心点から、その配線の隣のスペース
の中心点までの間で層間絶縁膜３の表面高さの差ｂであ
る。
【００２６】先ず、図４に示すプロット図より、上記段
差角が３０°となる下層配線スペース（隣合う下層配線
２・２の間の距離）と、上記段差量が２５００Åとなる
下層配線スペースを求める。このとき、上記２つの下層
配線スペースのうち小さい方の値が、ダミーパターンを
挿入しなくても上層配線のパターニング時に不良の発生
しない下層配線層の最大スペース幅（以下、最大下層配
線スペースと称する）Ｓ1 となる。図４のプロット図で
は、段差角が３０°となる下層配線スペースが１．６５
μｍであり、段差量が２５００Åとなる下層配線スペー
スが１．２μｍであるので、最大下層配線スペースＳ1
は１．２μｍである。
差角が３０°となる下層配線スペース（隣合う下層配線
２・２の間の距離）と、上記段差量が２５００Åとなる
下層配線スペースを求める。このとき、上記２つの下層
配線スペースのうち小さい方の値が、ダミーパターンを
挿入しなくても上層配線のパターニング時に不良の発生
しない下層配線層の最大スペース幅（以下、最大下層配
線スペースと称する）Ｓ1 となる。図４のプロット図で
は、段差角が３０°となる下層配線スペースが１．６５
μｍであり、段差量が２５００Åとなる下層配線スペー
スが１．２μｍであるので、最大下層配線スペースＳ1
は１．２μｍである。
【００２７】尚、下層配線スペースと、段差角および段
差量との関係は製造プロセスによって異なり、最大下層
配線スペースＳ1 も製造プロセスによって異なる。例え
ば、図５に示すプロット図では、段差角が３０°となる
下層配線スペースが３．３μｍであり、段差量が２５０
０Åとなる下層配線スペースが２．１μｍであるので、
最大下層配線スペースＳ1 は２．１μｍである。上記プ
ロット図は、該当プロセスにおいて事前の測定によって
求められる。
差量との関係は製造プロセスによって異なり、最大下層
配線スペースＳ1 も製造プロセスによって異なる。例え
ば、図５に示すプロット図では、段差角が３０°となる
下層配線スペースが３．３μｍであり、段差量が２５０
０Åとなる下層配線スペースが２．１μｍであるので、
最大下層配線スペースＳ1 は２．１μｍである。上記プ
ロット図は、該当プロセスにおいて事前の測定によって
求められる。
【００２８】下層配線の加工限界上、もしくは設計ルー
ル上許される下層配線スペースの最小スペース幅（Ｍｉ
ｎＳ）と、下層配線およびダミーパターンの最小ライン
幅（ＭｉｎＬ）とが、共に０．７μｍであるとき、以下
の手順によってダミーパターンを含んだ下層配線のパタ
ーンが設計される。
ル上許される下層配線スペースの最小スペース幅（Ｍｉ
ｎＳ）と、下層配線およびダミーパターンの最小ライン
幅（ＭｉｎＬ）とが、共に０．７μｍであるとき、以下
の手順によってダミーパターンを含んだ下層配線のパタ
ーンが設計される。
【００２９】図６に、下層配線の初期状態のパターン
（以下、初期下層配線パターンと称する）６を示す。
（以下、初期下層配線パターンと称する）６を示す。
【００３０】ここで、ＭｉｎＬ＋ＭｉｎＳ×２によって
与えられるスペース幅を、ダミーパターン挿入可能スペ
ースＳ2 とする。上記ダミーパターン挿入可能スペース
Ｓ2は、最小ライン幅ＭｉｎＬを有するダミーパターン
５を、下層配線２との間を最小スペース幅ＭｉｎＳに保
ちながら形成することができるスペースを表している。
本実施の形態では、最小ライン幅ＭｉｎＬおよび最小ス
ペース幅ＭｉｎＳが、共に０．７μｍであるので、ダミ
ーパターン挿入可能スペースＳ2 は２．１μｍである。
与えられるスペース幅を、ダミーパターン挿入可能スペ
ースＳ2 とする。上記ダミーパターン挿入可能スペース
Ｓ2は、最小ライン幅ＭｉｎＬを有するダミーパターン
５を、下層配線２との間を最小スペース幅ＭｉｎＳに保
ちながら形成することができるスペースを表している。
本実施の形態では、最小ライン幅ＭｉｎＬおよび最小ス
ペース幅ＭｉｎＳが、共に０．７μｍであるので、ダミ
ーパターン挿入可能スペースＳ2 は２．１μｍである。
【００３１】本実施の形態に係る半導体装置の製造方法
では、２．１μｍ（Ｓ2 ）より大きい下層配線スペース
においては、該下層配線スペースにダミーパターン５が
挿入される。上記ダミーパターン５の設計手順を、図１
を用いて以下に説明する。
では、２．１μｍ（Ｓ2 ）より大きい下層配線スペース
においては、該下層配線スペースにダミーパターン５が
挿入される。上記ダミーパターン５の設計手順を、図１
を用いて以下に説明する。
【００３２】最初に、図１（ａ）に示すように、初期下
層配線パターン６を２．１μｍ（Ｓ2 ）プラスリサイズ
する。すなわち、上記初期下層配線パターン６の全周囲
において、２．１／２μｍ幅の領域が形成されることに
なる。
層配線パターン６を２．１μｍ（Ｓ2 ）プラスリサイズ
する。すなわち、上記初期下層配線パターン６の全周囲
において、２．１／２μｍ幅の領域が形成されることに
なる。
【００３３】続いて、図１（ａ）に示すパターン図のデ
ータ部分（図１（ａ）の斜線部）とデータ無し部分とを
反転させることにより、図１（ｂ）に示すパターン図が
得られる。上記図１（ｂ）に示すパターン図において
は、２．１μｍ（Ｓ2 ）より大きい下層配線スペースに
のみ、ダミーパターン５（図１（ｂ）の斜線部）が設け
られている。ただし、この時の上記ダミーパターン５と
初期下層配線パターン６との間のスペースは２．１／２
μｍ（Ｓ2 ／２＝ＭｉｎＬ／２＋ＭｉｎＳ）であり、こ
のスペースを、最小スペース幅ＭｉｎＳにするために、
上記ダミーパターン５を０．７μｍ（ＭｉｎＬ）プラス
リサイズする。これにより、図１（ｃ）に示すように、
初期下層配線パターン６との間に、０．７μｍ（Ｍｉｎ
Ｓ）のスペースを有するダミーパターン５が得られる。
ータ部分（図１（ａ）の斜線部）とデータ無し部分とを
反転させることにより、図１（ｂ）に示すパターン図が
得られる。上記図１（ｂ）に示すパターン図において
は、２．１μｍ（Ｓ2 ）より大きい下層配線スペースに
のみ、ダミーパターン５（図１（ｂ）の斜線部）が設け
られている。ただし、この時の上記ダミーパターン５と
初期下層配線パターン６との間のスペースは２．１／２
μｍ（Ｓ2 ／２＝ＭｉｎＬ／２＋ＭｉｎＳ）であり、こ
のスペースを、最小スペース幅ＭｉｎＳにするために、
上記ダミーパターン５を０．７μｍ（ＭｉｎＬ）プラス
リサイズする。これにより、図１（ｃ）に示すように、
初期下層配線パターン６との間に、０．７μｍ（Ｍｉｎ
Ｓ）のスペースを有するダミーパターン５が得られる。
【００３４】上記手順で得られるダミーパターン５は、
２．１μｍ（Ｓ2 ）よりも大きい下層配線スペースにの
み設けられており、２．１μｍ（Ｓ2 ）以下の下層配線
スペースには、ダミーパターン５は存在しない。ここ
で、本製造プロセスにおいて、下層配線スペースと、段
差角および段差量との関係が、図４に示すプロット図の
ようになるとする。このとき、上述した最大下層配線ス
ペースＳ1 は１．２μｍである。
２．１μｍ（Ｓ2 ）よりも大きい下層配線スペースにの
み設けられており、２．１μｍ（Ｓ2 ）以下の下層配線
スペースには、ダミーパターン５は存在しない。ここ
で、本製造プロセスにおいて、下層配線スペースと、段
差角および段差量との関係が、図４に示すプロット図の
ようになるとする。このとき、上述した最大下層配線ス
ペースＳ1 は１．２μｍである。
【００３５】上記最大下層配線スペースＳ1 が、２．１
μｍ（Ｓ2 ）以上であれば、２．１μｍ（Ｓ2 ）より小
さい下層配線スペースによる段差の影響は生じないので
問題はない。しかしながら、この場合では、最大下層配
線スペースＳ1 が１．２μｍであり、２．１μｍ
（Ｓ2 ）よりも小さいため、１．２μｍ（Ｓ1 ）よりも
大きい下層配線スペースにおいて段差による悪影響が生
じる。このため、１．２μｍ（Ｓ1 ）よりも大きく、且
つ２．１μｍ（Ｓ2 ）以下の下層配線スペースについ
て、該下層配線スペースを１．２μｍ（Ｓ1 ）以下にす
る必要がある。
μｍ（Ｓ2 ）以上であれば、２．１μｍ（Ｓ2 ）より小
さい下層配線スペースによる段差の影響は生じないので
問題はない。しかしながら、この場合では、最大下層配
線スペースＳ1 が１．２μｍであり、２．１μｍ
（Ｓ2 ）よりも小さいため、１．２μｍ（Ｓ1 ）よりも
大きい下層配線スペースにおいて段差による悪影響が生
じる。このため、１．２μｍ（Ｓ1 ）よりも大きく、且
つ２．１μｍ（Ｓ2 ）以下の下層配線スペースについ
て、該下層配線スペースを１．２μｍ（Ｓ1 ）以下にす
る必要がある。
【００３６】このような場合は、下層配線スペースにダ
ミーパターン５を挿入するのではなく、下層配線自体を
太らせることにより、該下層配線スペースを小さくす
る。下層配線を太らせる箇所の設計手順を図７を用いて
以下に説明する。
ミーパターン５を挿入するのではなく、下層配線自体を
太らせることにより、該下層配線スペースを小さくす
る。下層配線を太らせる箇所の設計手順を図７を用いて
以下に説明する。
【００３７】先ず、図７（ａ）に示すように、初期下層
配線パターン６の下辺および左辺側において、１．２μ
ｍ（Ｓ1 ）幅の領域が形成されるように上記初期下層配
線パターン６をリサイズする。新たに形成された上記領
域は、下層配線スペースが形成される領域を示してい
る。尚、本実施の形態では、上記領域の幅は１．２μｍ
に設定したが、最小スペース幅ＭｉｎＳ以上、最大下層
配線スペースＳ1 以下であれば任意の値に設定できる。
配線パターン６の下辺および左辺側において、１．２μ
ｍ（Ｓ1 ）幅の領域が形成されるように上記初期下層配
線パターン６をリサイズする。新たに形成された上記領
域は、下層配線スペースが形成される領域を示してい
る。尚、本実施の形態では、上記領域の幅は１．２μｍ
に設定したが、最小スペース幅ＭｉｎＳ以上、最大下層
配線スペースＳ1 以下であれば任意の値に設定できる。
【００３８】また、図７（ｂ）に、図１（ｃ）に示した
ダミーパターン５をさらに１．４μｍ（ＭｉｎＳ×２）
プラスリサイズしたパターン図を示す。上記図７（ｂ）
のパターン図におけるデータ部分（図７（ｂ）の斜線
部）は、２．１μｍ（Ｓ2 ）より大きい下層配線スペー
ス、即ち、下層配線を太らせる必要のない下層配線スペ
ースを示している。
ダミーパターン５をさらに１．４μｍ（ＭｉｎＳ×２）
プラスリサイズしたパターン図を示す。上記図７（ｂ）
のパターン図におけるデータ部分（図７（ｂ）の斜線
部）は、２．１μｍ（Ｓ2 ）より大きい下層配線スペー
ス、即ち、下層配線を太らせる必要のない下層配線スペ
ースを示している。
【００３９】上記図７（ａ）のデータ部分と上記図７
（ｂ）のデータ部分の論理和を示す図７（ｃ）のパター
ン図には、下層配線を太らせる必要のない全領域が示さ
れる。したがって、上記図７（ｃ）のデータ部分とデー
タ無し部分とを反転させることにより、図７（ｄ）に示
すように、下層配線を太らせる領域のパターンが得られ
る。
（ｂ）のデータ部分の論理和を示す図７（ｃ）のパター
ン図には、下層配線を太らせる必要のない全領域が示さ
れる。したがって、上記図７（ｃ）のデータ部分とデー
タ無し部分とを反転させることにより、図７（ｄ）に示
すように、下層配線を太らせる領域のパターンが得られ
る。
【００４０】以上より、図６に示す初期下層配線パター
ン６、図１（ｃ）に示すダミーパターン５、および図７
（ｄ）に示す下層配線を太らせる領域のパターンの論理
和をとれば、図８に示すように、最終的な下層配線パタ
ーンが得られる。
ン６、図１（ｃ）に示すダミーパターン５、および図７
（ｄ）に示す下層配線を太らせる領域のパターンの論理
和をとれば、図８に示すように、最終的な下層配線パタ
ーンが得られる。
【００４１】以上のように求められた上記下層配線パタ
ーンを有するフォトリソグラフィマスク（露光マスク）
を使用して、下層配線を形成することにより、上層配線
を正常にパターニングできるだけの平坦性を得ることが
できる。
ーンを有するフォトリソグラフィマスク（露光マスク）
を使用して、下層配線を形成することにより、上層配線
を正常にパターニングできるだけの平坦性を得ることが
できる。
【００４２】上記フォトリソグラフィマスクを使用する
ことにより、図９（ａ）および図１０（ａ）に示すよう
に、半導体基板１上にダミーパターン５および下層配線
２からなる下層配線パターンが形成される。尚、上記図
９（ａ）は、隣合う下層配線２の間にダミーパターン５
が設けられている場合を示しており、上記図１０（ａ）
は、一部の下層配線２を太らせて下層配線６とした場合
を示している。どちらの場合も、下層配線スペースは、
上層配線４に対して悪影響を及ぼす段差が生じない程度
に形成される。
ことにより、図９（ａ）および図１０（ａ）に示すよう
に、半導体基板１上にダミーパターン５および下層配線
２からなる下層配線パターンが形成される。尚、上記図
９（ａ）は、隣合う下層配線２の間にダミーパターン５
が設けられている場合を示しており、上記図１０（ａ）
は、一部の下層配線２を太らせて下層配線６とした場合
を示している。どちらの場合も、下層配線スペースは、
上層配線４に対して悪影響を及ぼす段差が生じない程度
に形成される。
【００４３】そして、図９（ｂ）および図１０（ｂ）に
示すように、上記下層配線パターンの上に層間絶縁膜３
を形成すれば、上層配線４を正常にパターニングできる
だけの平坦性を有する層間絶縁膜３表面を得ることがで
きる。また、図９（ｃ）および図１０（ｃ）に示すよう
に、上記層間絶縁膜３の上に、更に層間絶縁膜３を形成
すれば、より一層の平坦性を得ることができる。
示すように、上記下層配線パターンの上に層間絶縁膜３
を形成すれば、上層配線４を正常にパターニングできる
だけの平坦性を有する層間絶縁膜３表面を得ることがで
きる。また、図９（ｃ）および図１０（ｃ）に示すよう
に、上記層間絶縁膜３の上に、更に層間絶縁膜３を形成
すれば、より一層の平坦性を得ることができる。
【００４４】また、図８に示す下層配線パターンは、上
述のように、最大下層配線スペースＳ1 が２．１μｍよ
りも小さい場合の最終的な下層配線スペースである。し
かしながら、上記最大下層配線スペースＳ1 は製造プロ
セスによって異なるため、最大下層配線スペースＳ1 が
ダミーパターン挿入可能スペースＳ2 以上となる場合が
ある。例えば、下層配線スペースと、段差角および段差
量との関係が、図５に示すプロット図のようになる製造
プロセスにおいては、最大下層配線スペースＳ1 は２．
１μｍである。
述のように、最大下層配線スペースＳ1 が２．１μｍよ
りも小さい場合の最終的な下層配線スペースである。し
かしながら、上記最大下層配線スペースＳ1 は製造プロ
セスによって異なるため、最大下層配線スペースＳ1 が
ダミーパターン挿入可能スペースＳ2 以上となる場合が
ある。例えば、下層配線スペースと、段差角および段差
量との関係が、図５に示すプロット図のようになる製造
プロセスにおいては、最大下層配線スペースＳ1 は２．
１μｍである。
【００４５】このように、最大下層配線スペースＳ1 が
２．１μｍ（Ｓ2 ）以上であれば、２．１μｍ（Ｓ2 ）
以下の下層配線スペースにおいて、下層配線を太らせる
必要が無いため、図６に示す初期下層配線パターン６、
および図１（ｃ）に示すダミーパターン５の論理和をと
れば、図１１に示すような最終的な下層配線パターンが
得られる。そして、上記下層配線パターンを有するフォ
トリソグラフィマスクを使用して、下層配線を形成する
ことにより、上層配線を正常にパターニングできるだけ
の平坦性を得ることができる。
２．１μｍ（Ｓ2 ）以上であれば、２．１μｍ（Ｓ2 ）
以下の下層配線スペースにおいて、下層配線を太らせる
必要が無いため、図６に示す初期下層配線パターン６、
および図１（ｃ）に示すダミーパターン５の論理和をと
れば、図１１に示すような最終的な下層配線パターンが
得られる。そして、上記下層配線パターンを有するフォ
トリソグラフィマスクを使用して、下層配線を形成する
ことにより、上層配線を正常にパターニングできるだけ
の平坦性を得ることができる。
【００４６】尚、製造プロセスを変更した場合や、ルー
ル上許される設計寸法を変更した場合には、図４および
図５に示す段差量、段差角のデータを改めて取得し、最
大下層配線スペースＳ1 を求め直せばよい。
ル上許される設計寸法を変更した場合には、図４および
図５に示す段差量、段差角のデータを改めて取得し、最
大下層配線スペースＳ1 を求め直せばよい。
【００４７】また、本実施の形態では、半導体装置の配
線層が２層の場合を例示しているが、３層以上の配線層
を有する半導体装置を製造する場合においても、本発明
は適用できる。
線層が２層の場合を例示しているが、３層以上の配線層
を有する半導体装置を製造する場合においても、本発明
は適用できる。
【００４８】以上のように、本実施の形態に係る半導体
装置の製造方法では、Ｓ1 ≧Ｓ2 の場合には、図１
（ｃ）に示すダミーパターン５と、初期下層配線パター
ン６とを合成して得られる配線パターンのフォトリソグ
ラフィマスクを用いて下層配線のパターニングを行い、
Ｓ1 ＜Ｓ2 の場合には、図１（ｃ）に示すダミーパター
ン５と、図７（ｄ）に示すパターンと、初期下層配線パ
ターン６とを合成して得られる配線パターンのフォトリ
ソグラフィマスクを用いて下層配線のパターニングを行
う。
装置の製造方法では、Ｓ1 ≧Ｓ2 の場合には、図１
（ｃ）に示すダミーパターン５と、初期下層配線パター
ン６とを合成して得られる配線パターンのフォトリソグ
ラフィマスクを用いて下層配線のパターニングを行い、
Ｓ1 ＜Ｓ2 の場合には、図１（ｃ）に示すダミーパター
ン５と、図７（ｄ）に示すパターンと、初期下層配線パ
ターン６とを合成して得られる配線パターンのフォトリ
ソグラフィマスクを用いて下層配線のパターニングを行
う。
【００４９】したがって、下層配線スペースの最大値Ｓ
1 より大きく、且つダミーパターン５の挿入可能なスペ
ースＳ2 以下の下層配線スペースにおいては、下層配線
を太らせることにより、該下層配線スペースをＳ1 以下
にすることで、初期下層配線パターン６や製造プロセス
の適応範囲に制限を受けることなく、上層配線を正常に
パターニングできるだけの平坦性を得ることができる。
また、下層配線とダミーパターン５とのパターニングを
同一の工程で行うことができるので、工程数やフォトリ
ソグラフィマスクの数を増やすことがない。
1 より大きく、且つダミーパターン５の挿入可能なスペ
ースＳ2 以下の下層配線スペースにおいては、下層配線
を太らせることにより、該下層配線スペースをＳ1 以下
にすることで、初期下層配線パターン６や製造プロセス
の適応範囲に制限を受けることなく、上層配線を正常に
パターニングできるだけの平坦性を得ることができる。
また、下層配線とダミーパターン５とのパターニングを
同一の工程で行うことができるので、工程数やフォトリ
ソグラフィマスクの数を増やすことがない。
【００５０】また、本実施の形態に係る半導体の製造方
法では、下層配線のパターン設計を、上層配線と下層配
線とのパターンを比較せずに設計可能である。さらに、
パターン設計時のデータ処理も、データのサイズ変更、
反転および合成など比較的簡単な処理のみで行えるた
め、効率よく配線パターンの設計を行うことができる。
法では、下層配線のパターン設計を、上層配線と下層配
線とのパターンを比較せずに設計可能である。さらに、
パターン設計時のデータ処理も、データのサイズ変更、
反転および合成など比較的簡単な処理のみで行えるた
め、効率よく配線パターンの設計を行うことができる。
【００５１】
【発明の効果】請求項１の発明の半導体装置の製造方法
は、以上のように、許容される最小スペース幅および最
小ライン幅を、それぞれＭｉｎＳおよびＭｉｎＬとする
とき、所定のデバイス特性を得るために設計された初期
下層配線パターンに対して、該初期下層配線パターンの
各下層配線のサイズを全周囲にわたって、（ＭｉｎＬ＋
ＭｉｎＳ×２）／２だけ増加させる第１のステップと、
上記第１のステップで得られる配線パターンの、データ
部とデータ無し部とを反転させてダミーパターンを得る
第２のステップと、上記第２のステップで得られるダミ
ーパターンのサイズを全周囲にわたって、ＭｉｎＳ／２
だけ増加させる第３のステップとを有し、上記第３のス
テップで得られるダミーパターンと、初期下層配線パタ
ーンとを合成して得られる配線パターンの露光マスクを
用いて下層配線のパターニングを行う構成である。
は、以上のように、許容される最小スペース幅および最
小ライン幅を、それぞれＭｉｎＳおよびＭｉｎＬとする
とき、所定のデバイス特性を得るために設計された初期
下層配線パターンに対して、該初期下層配線パターンの
各下層配線のサイズを全周囲にわたって、（ＭｉｎＬ＋
ＭｉｎＳ×２）／２だけ増加させる第１のステップと、
上記第１のステップで得られる配線パターンの、データ
部とデータ無し部とを反転させてダミーパターンを得る
第２のステップと、上記第２のステップで得られるダミ
ーパターンのサイズを全周囲にわたって、ＭｉｎＳ／２
だけ増加させる第３のステップとを有し、上記第３のス
テップで得られるダミーパターンと、初期下層配線パタ
ーンとを合成して得られる配線パターンの露光マスクを
用いて下層配線のパターニングを行う構成である。
【００５２】それゆえ、下層配線とダミーパターンとの
パターニングを同一の工程で行うことができ、工程数や
フォトリソグラフィマスクの数を増やすことがない。ま
た、パターン設計時のデータ処理も、データのサイズ変
更、反転および合成など比較的簡単な処理のみで行える
ため、効率よく配線パターンの設計を行うことができる
という効果を奏する。
パターニングを同一の工程で行うことができ、工程数や
フォトリソグラフィマスクの数を増やすことがない。ま
た、パターン設計時のデータ処理も、データのサイズ変
更、反転および合成など比較的簡単な処理のみで行える
ため、効率よく配線パターンの設計を行うことができる
という効果を奏する。
【００５３】請求項２の発明の半導体装置の製造方法
は、以上のように、請求項１の構成に加えて、ダミーパ
ターンを挿入しなくても上層配線のパターニング時に不
良の発生しない下層配線層の最大スペース幅をＳ1 と
し、ＭｉｎＬ＋ＭｉｎＳ×２によって与えられるダミー
パターンの挿入可能なスペースをＳ2 とするとき、Ｓ1
≧Ｓ2 の場合には、上記第３のステップで得られるダミ
ーパターンと、初期下層配線パターンとを合成して得ら
れる配線パターンの露光マスクを用いて下層配線のパタ
ーニングを行い、Ｓ1 ＜Ｓ2 の場合には、さらに、初期
下層配線パターンの各下層配線のサイズを、上辺および
下辺の何方か一方と、左辺および右辺の何方か一方とに
ついて、ＭｉｎＳ以上Ｓ1 以下のサイズだけ増加させる
第４のステップと、上記第３のステップで得られるダミ
ーパターンのサイズを全周囲にわたって、ＭｉｎＳだけ
増加させる第５のステップと、上記第４のステップで得
られる配線パターンと、上記第５のステップで得られる
ダミーパターンとを合成する第６のステップと、上記第
６のステップで得られるパターンの、データ部とデータ
無し部とを反転させる第７のステップとを行い、上記第
３のステップで得られるダミーパターンと、上記第７の
ステップで得られるパターンと、初期下層配線パターン
とを合成して得られる配線パターンの露光マスクを用い
て下層配線のパターニングを行う構成である。
は、以上のように、請求項１の構成に加えて、ダミーパ
ターンを挿入しなくても上層配線のパターニング時に不
良の発生しない下層配線層の最大スペース幅をＳ1 と
し、ＭｉｎＬ＋ＭｉｎＳ×２によって与えられるダミー
パターンの挿入可能なスペースをＳ2 とするとき、Ｓ1
≧Ｓ2 の場合には、上記第３のステップで得られるダミ
ーパターンと、初期下層配線パターンとを合成して得ら
れる配線パターンの露光マスクを用いて下層配線のパタ
ーニングを行い、Ｓ1 ＜Ｓ2 の場合には、さらに、初期
下層配線パターンの各下層配線のサイズを、上辺および
下辺の何方か一方と、左辺および右辺の何方か一方とに
ついて、ＭｉｎＳ以上Ｓ1 以下のサイズだけ増加させる
第４のステップと、上記第３のステップで得られるダミ
ーパターンのサイズを全周囲にわたって、ＭｉｎＳだけ
増加させる第５のステップと、上記第４のステップで得
られる配線パターンと、上記第５のステップで得られる
ダミーパターンとを合成する第６のステップと、上記第
６のステップで得られるパターンの、データ部とデータ
無し部とを反転させる第７のステップとを行い、上記第
３のステップで得られるダミーパターンと、上記第７の
ステップで得られるパターンと、初期下層配線パターン
とを合成して得られる配線パターンの露光マスクを用い
て下層配線のパターニングを行う構成である。
【００５４】それゆえ、請求項１の構成による効果に加
えて、Ｓ1 ＜Ｓ2 の場合には、Ｓ1より大きく、且つＳ
2 以下の下層配線スペースにおいては、下層配線を太ら
せることにより、該下層配線スペースをＳ1 以下にする
ことで、初期下層配線パターンや製造プロセスの適応範
囲に制限を受けることなく、上層配線を正常にパターニ
ングできるだけの平坦性を得ることができるという効果
を奏する。
えて、Ｓ1 ＜Ｓ2 の場合には、Ｓ1より大きく、且つＳ
2 以下の下層配線スペースにおいては、下層配線を太ら
せることにより、該下層配線スペースをＳ1 以下にする
ことで、初期下層配線パターンや製造プロセスの適応範
囲に制限を受けることなく、上層配線を正常にパターニ
ングできるだけの平坦性を得ることができるという効果
を奏する。
【図１】本発明の一実施形態を示すものであり、半導体
装置の下層配線パターンにおけるダミーパターンの設計
手順を示す説明図である。
装置の下層配線パターンにおけるダミーパターンの設計
手順を示す説明図である。
【図２】上記半導体装置の概略構成を示す断面図であ
る。
る。
【図３】上記半導体装置の層間絶縁膜表面に生じる段差
角および段差量を示す説明図である。
角および段差量を示す説明図である。
【図４】上記半導体装置の下層配線スペースと、上記段
差角および段差量との関係の一例を示す説明図である。
差角および段差量との関係の一例を示す説明図である。
【図５】上記半導体装置の下層配線スペースと、上記段
差角および段差量との関係の他の例を示す説明図であ
る。
差角および段差量との関係の他の例を示す説明図であ
る。
【図６】上記半導体装置の初期下層配線パターンの一例
を示す説明図である。
を示す説明図である。
【図７】上記下層配線パターンにおいて、下層配線を太
らせる領域の設計手順を示す説明図である。
らせる領域の設計手順を示す説明図である。
【図８】Ｓ1 ＜Ｓ2 の場合に、図６に示す初期下層配線
パターンから得られる最終的な下層配線パターンを示す
説明図である。
パターンから得られる最終的な下層配線パターンを示す
説明図である。
【図９】上記の最終的な下層配線パターンを有するフォ
トリソグラフィマスクを用いて半導体装置を製造する場
合の製造工程を示し、ダミーパターンが挿入されている
箇所の製造工程を示す断面図である。
トリソグラフィマスクを用いて半導体装置を製造する場
合の製造工程を示し、ダミーパターンが挿入されている
箇所の製造工程を示す断面図である。
【図１０】上記の最終的な下層配線パターンを有するフ
ォトリソグラフィマスクを用いて半導体装置を製造する
場合の製造工程を示し、下層配線が太らされている箇所
の製造工程を示す断面図である。
ォトリソグラフィマスクを用いて半導体装置を製造する
場合の製造工程を示し、下層配線が太らされている箇所
の製造工程を示す断面図である。
【図１１】Ｓ1 ≧Ｓ2 の場合に、図６に示す初期下層配
線パターンから得られる最終的な下層配線パターンを示
す説明図である。
線パターンから得られる最終的な下層配線パターンを示
す説明図である。
【図１２】下層配線による段差の影響によって生じる問
題の一例を示す断面図である。
題の一例を示す断面図である。
【図１３】下層配線による段差の影響によって生じる問
題の他の例を示す断面図である。
題の他の例を示す断面図である。
【図１４】下層配線による段差の影響によって生じる問
題の他の例を示す断面図である。
題の他の例を示す断面図である。
【図１５】従来の半導体の製造工程の一例を示す断面図
である。
である。
【図１６】従来の半導体の製造方法におけるマスク設計
方法で作成したフォトリソグラフィマスクを用いた、半
導体の製造工程を示す断面図である。
方法で作成したフォトリソグラフィマスクを用いた、半
導体の製造工程を示す断面図である。
【図１７】上記半導体の製造工程において生じる問題を
示す断面図である。
示す断面図である。
２ 下層配線 ３ 層間絶縁膜 ４ 上層配線 ５ ダミーパターン ６ 初期下層配線パターン Ｓ1 最大下層配線スペース Ｓ2 ダミーパターン挿入可能スペース ＭｉｎＳ 最小スペース幅 ＭｉｎＬ 最小ライン幅
Claims (2)
- 【請求項１】下層配線の上に層間絶縁膜を介して上層配
線が形成され、少なくとも２層以上の配線層を有する多
層配線構造の半導体装置を製造する半導体装置の製造方
法において、 許容される最小スペース幅および最小ライン幅を、それ
ぞれＭｉｎＳおよびＭｉｎＬとするとき、 所定のデバイス特性を得るために設計された初期下層配
線パターンに対して、該初期下層配線パターンの各下層
配線のサイズを全周囲にわたって、（ＭｉｎＬ＋Ｍｉｎ
Ｓ×２）／２だけ増加させる第１のステップと、 上記第１のステップで得られる配線パターンの、データ
部とデータ無し部とを反転させてダミーパターンを得る
第２のステップと、 上記第２のステップで得られるダミーパターンのサイズ
を全周囲にわたって、ＭｉｎＬ／２だけ増加させる第３
のステップとを有し、 上記第３のステップで得られるダミーパターンと、初期
下層配線パターンとを合成して得られる配線パターンの
露光マスクを用いて下層配線のパターニングを行うこと
を特徴とする半導体装置の製造方法。 - 【請求項２】ダミーパターンを挿入しなくても上層配線
のパターニング時に不良の発生しない下層配線層の最大
スペース幅をＳ1 とし、ＭｉｎＬ＋ＭｉｎＳ×２によっ
て与えられるダミーパターンの挿入可能なスペースをＳ
2 とするとき、 Ｓ1 ≧Ｓ2 の場合には、上記第３のステップで得られる
ダミーパターンと、初期下層配線パターンとを合成して
得られる配線パターンの露光マスクを用いて下層配線の
パターニングを行い、 Ｓ1 ＜Ｓ2 の場合には、さらに、 初期下層配線パターンの各下層配線のサイズを、上辺お
よび下辺の何方か一方と、左辺および右辺の何方か一方
とについて、ＭｉｎＳ以上Ｓ1 以下のサイズだけ増加さ
せる第４のステップと、 上記第３のステップで得られるダミーパターンのサイズ
を全周囲にわたって、ＭｉｎＳだけ増加させる第５のス
テップと、 上記第４のステップで得られる配線パターンと、上記第
５のステップで得られるダミーパターンとを合成する第
６のステップと、 上記第６のステップで得られるパターンの、データ部と
データ無し部とを反転させる第７のステップとを行い、 上記第３のステップで得られるダミーパターンと、上記
第７のステップで得られるパターンと、初期下層配線パ
ターンとを合成して得られる配線パターンの露光マスク
を用いて下層配線のパターニングを行うことを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267697A JP3373382B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267697A JP3373382B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242146A true JPH10242146A (ja) | 1998-09-11 |
| JP3373382B2 JP3373382B2 (ja) | 2003-02-04 |
Family
ID=12642646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4267697A Expired - Fee Related JP3373382B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3373382B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313280B1 (ko) * | 1999-10-25 | 2001-11-07 | 한신혁 | 반도체 장치의 전도배선 마스크 제조방법 |
| JP2013217969A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | マスクパターンの生成方法 |
-
1997
- 1997-02-26 JP JP4267697A patent/JP3373382B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313280B1 (ko) * | 1999-10-25 | 2001-11-07 | 한신혁 | 반도체 장치의 전도배선 마스크 제조방법 |
| US6487712B1 (en) * | 1999-10-25 | 2002-11-26 | Dongbu Electronics Co., Ltd. | Method of manufacturing mask for conductive wirings in semiconductor device |
| JP2013217969A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | マスクパターンの生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3373382B2 (ja) | 2003-02-04 |
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