JP2001174975A - 半導体装置の伝導配線マスクの製造方法 - Google Patents
半導体装置の伝導配線マスクの製造方法Info
- Publication number
- JP2001174975A JP2001174975A JP2000325797A JP2000325797A JP2001174975A JP 2001174975 A JP2001174975 A JP 2001174975A JP 2000325797 A JP2000325797 A JP 2000325797A JP 2000325797 A JP2000325797 A JP 2000325797A JP 2001174975 A JP2001174975 A JP 2001174975A
- Authority
- JP
- Japan
- Prior art keywords
- conductive wiring
- data
- mask
- pattern
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010408 film Substances 0.000 description 36
- 239000011229 interlayer Substances 0.000 description 31
- 239000010410 layer Substances 0.000 description 12
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ダミー配線用パターンを形成するための
工程を簡素化し、ダミー配線用パターンのためのマスク
の製造費用と労働力を節減することができる半導体装置
の伝導配線マスクの製造方法を提供することである。 【解決手段】 伝導配線を形成しようとする半導体基板
の全領域に関する寸法・位置に関するデータを算出し、
伝導配線に対する伝導配線パターンの寸法、形状及び位
置を読み取って伝導配線データを生成し、これを記憶保
存し、伝導配線データを所定寸法拡張して拡張伝導配線
データを生成し、全データと拡張伝導配線データとの差
分データを算出してダミー用伝導配線パターンデータを
生成し、ダミー用伝導配線パターンデータに伝導配線デ
ータを加算し、加算されたデータに対応する寸法及び位
置で形成されるパターンにより、クリアフィールド法を
用いてマスクを形成する。
工程を簡素化し、ダミー配線用パターンのためのマスク
の製造費用と労働力を節減することができる半導体装置
の伝導配線マスクの製造方法を提供することである。 【解決手段】 伝導配線を形成しようとする半導体基板
の全領域に関する寸法・位置に関するデータを算出し、
伝導配線に対する伝導配線パターンの寸法、形状及び位
置を読み取って伝導配線データを生成し、これを記憶保
存し、伝導配線データを所定寸法拡張して拡張伝導配線
データを生成し、全データと拡張伝導配線データとの差
分データを算出してダミー用伝導配線パターンデータを
生成し、ダミー用伝導配線パターンデータに伝導配線デ
ータを加算し、加算されたデータに対応する寸法及び位
置で形成されるパターンにより、クリアフィールド法を
用いてマスクを形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の伝導配
線のためのマスクの製造方法に関するもので、特に、半
導体基板上に形成されたそれぞれの素子を相互連結する
伝導配線上部の層間絶縁膜に対する平坦化工程をより容
易に行えるようにするに適した半導体装置の伝導配線マ
スクの製造方法に関するものである。
線のためのマスクの製造方法に関するもので、特に、半
導体基板上に形成されたそれぞれの素子を相互連結する
伝導配線上部の層間絶縁膜に対する平坦化工程をより容
易に行えるようにするに適した半導体装置の伝導配線マ
スクの製造方法に関するものである。
【０００２】
【従来の技術】最近、半導体装置が大容量化及び高集積
化するにつれて、半導体装置の面積は漸進的に縮小して
おり、それにより、半導体装置内の金属配線及びその配
線幅が減少し、よって多層になった伝導配線が要求され
ている。
化するにつれて、半導体装置の面積は漸進的に縮小して
おり、それにより、半導体装置内の金属配線及びその配
線幅が減少し、よって多層になった伝導配線が要求され
ている。
【０００３】このような伝導配線を多層に構成するとと
もに、その大きさを最小化するためには、下部伝導配線
の上部に形成される層間絶縁膜に対する平坦化が必然的
に要求される。これは、上部伝導配線をパターニングす
るための感光膜の写真現像工程において焦点深度を改善
するものであり、コンタクト（contact）を埋めるタン
グステンプラグの形成時、タングステンを蒸着し、ＣＭ
Ｐ（Chemical Mechanical Polishing）工程をうまく遂
行するための必須条件となる。
もに、その大きさを最小化するためには、下部伝導配線
の上部に形成される層間絶縁膜に対する平坦化が必然的
に要求される。これは、上部伝導配線をパターニングす
るための感光膜の写真現像工程において焦点深度を改善
するものであり、コンタクト（contact）を埋めるタン
グステンプラグの形成時、タングステンを蒸着し、ＣＭ
Ｐ（Chemical Mechanical Polishing）工程をうまく遂
行するための必須条件となる。
【０００４】一方、本発明に関連し、一般の半導体装置
に対するマスクの製作過程について説明すると次のよう
である。まず、形成しようとする回路のレイアウトを設
計するにあって、回路のレイアウトは、回路の形成によ
る電気的パラメータを発生する物理的な素子の諸元を算
出することである。このレイアウト工程において、縦方
向の寸法はＣＶＤとドーピングの厚さを決定し、横方向
の寸法はウェーハのパターンサイズを決定し、複合図面
と呼ばれる最終回路の縮小図面の基礎となる。
に対するマスクの製作過程について説明すると次のよう
である。まず、形成しようとする回路のレイアウトを設
計するにあって、回路のレイアウトは、回路の形成によ
る電気的パラメータを発生する物理的な素子の諸元を算
出することである。このレイアウト工程において、縦方
向の寸法はＣＶＤとドーピングの厚さを決定し、横方向
の寸法はウェーハのパターンサイズを決定し、複合図面
と呼ばれる最終回路の縮小図面の基礎となる。
【０００５】そして、レイアウトが完了された後には、
半導体回路として描かれた図面を基にマスクを形成する
べくデジタイジング（Digitizing）を行うことになる。
すなわち、図面がコンピュータに連結されたＸ‐Ｙボー
ドに載置され、カーソルが図面の各パターンの寸法、形
状及び位置を読み取ってコンピュータに記憶させること
になり、この情報はレチクルの製作又はE-beam駆動シス
テムに使用される。
半導体回路として描かれた図面を基にマスクを形成する
べくデジタイジング（Digitizing）を行うことになる。
すなわち、図面がコンピュータに連結されたＸ‐Ｙボー
ドに載置され、カーソルが図面の各パターンの寸法、形
状及び位置を読み取ってコンピュータに記憶させること
になり、この情報はレチクルの製作又はE-beam駆動シス
テムに使用される。
【０００６】このようなデジタイジング過程が完了する
と、マスクを形成するために、パターンをレチクルに正
確に複写することになる。このレチクルはパターン形成
器（Pattern Generator）の光が選択的に露出されたエ
マルション板又はクロム薄膜である。そして、このパタ
ーン形成器は光源とコンピュータにより調節される高速
シャッターから構成され、パターンは、写真現像のよう
に、レチクルの表面に透明地域と不透明地域として現像
される。そして、このようなレチクルのパターンは、光
源により、均一な薄膜に形成されたフォトレジストを施
してあるマスクに転写される。
と、マスクを形成するために、パターンをレチクルに正
確に複写することになる。このレチクルはパターン形成
器（Pattern Generator）の光が選択的に露出されたエ
マルション板又はクロム薄膜である。そして、このパタ
ーン形成器は光源とコンピュータにより調節される高速
シャッターから構成され、パターンは、写真現像のよう
に、レチクルの表面に透明地域と不透明地域として現像
される。そして、このようなレチクルのパターンは、光
源により、均一な薄膜に形成されたフォトレジストを施
してあるマスクに転写される。
【０００７】そして、前述したような過程を経て製作さ
れたマスクを使用して半導体装置の伝導配線を形成する
ことになるが、多層の伝導配線を形成するために、形成
された伝導配線の上に更にほかの上部伝導配線を形成し
ようとする場合には、まず、上部伝導配線に先立ち、形
成された伝導配線上に層間絶縁膜を形成した後、平坦化
工程を遂行することになる。
れたマスクを使用して半導体装置の伝導配線を形成する
ことになるが、多層の伝導配線を形成するために、形成
された伝導配線の上に更にほかの上部伝導配線を形成し
ようとする場合には、まず、上部伝導配線に先立ち、形
成された伝導配線上に層間絶縁膜を形成した後、平坦化
工程を遂行することになる。
【０００８】一方、このような平坦化工程を行う際に、
同一層内に形成された各配線間の間隔によって、平坦化
工程の遂行可否を決定する。これについて、図４を参照
して詳細に説明すると次のようである。
同一層内に形成された各配線間の間隔によって、平坦化
工程の遂行可否を決定する。これについて、図４を参照
して詳細に説明すると次のようである。
【０００９】図４は従来の一般的な半導体装置における
伝導配線を形成するために使用するマスクの一例を示す
もので、従来の一般的な伝導配線用マスク４０には、ガ
ラス基板４１上に形成しようとする伝導配線の形態によ
って、各伝導配線パターン（クロームパターン）４３が
形成されており、このマスク４０を用いてパターニング
を行うことにより、半導体基板に伝導配線を形成するこ
とになる。
伝導配線を形成するために使用するマスクの一例を示す
もので、従来の一般的な伝導配線用マスク４０には、ガ
ラス基板４１上に形成しようとする伝導配線の形態によ
って、各伝導配線パターン（クロームパターン）４３が
形成されており、このマスク４０を用いてパターニング
を行うことにより、半導体基板に伝導配線を形成するこ
とになる。
【００１０】図５（ａ）は、図４に示すマスクを用いて
伝導配線を形成した後、上部伝導配線を形成するため、
再び層間絶縁膜を形成した半導体装置の断面を示す図面
である。つまり、半導体基板５１の上部に第１層間絶縁
膜５２を形成した後、図４に示したマスク４０を用いて
各伝導配線５３−１、５３−２、５３−３を第１層間絶
縁膜５２の上に形成し、その上に第２層間絶縁膜５４を
形成することにより、図５（ａ）に示すような形態を有
する構造体が完成される。
伝導配線を形成した後、上部伝導配線を形成するため、
再び層間絶縁膜を形成した半導体装置の断面を示す図面
である。つまり、半導体基板５１の上部に第１層間絶縁
膜５２を形成した後、図４に示したマスク４０を用いて
各伝導配線５３−１、５３−２、５３−３を第１層間絶
縁膜５２の上に形成し、その上に第２層間絶縁膜５４を
形成することにより、図５（ａ）に示すような形態を有
する構造体が完成される。
【００１１】このような過程が完了した状態で、第２層
間絶縁膜５４の上にさらに上部伝導配線を形成するため
には、必ず第２層間絶縁膜５４に対する平坦化工程を遂
行する必要がある。図５（ｂ）は、同図（ａ）に示す構
造体に対して平坦化のためのＣＭＰ工程を行って、第２
層間絶縁膜５４を洗浄した状態を示す図面である。
間絶縁膜５４の上にさらに上部伝導配線を形成するため
には、必ず第２層間絶縁膜５４に対する平坦化工程を遂
行する必要がある。図５（ｂ）は、同図（ａ）に示す構
造体に対して平坦化のためのＣＭＰ工程を行って、第２
層間絶縁膜５４を洗浄した状態を示す図面である。
【００１２】図５（ａ）に示すように、従来の半導体装
置に対する平坦化工程の前では、各伝導配線のなかで、
最小間隔で離隔された伝導配線５３−１と、伝導配線５
３−２との間、及び伝導配線５３−２と、伝導配線５３
−３との間に夫々位置する領域の上部に位置した第２層
間絶縁膜５４の部分は、ディッシング（dishing）が発
生して、正常に平坦化がなされていない。
置に対する平坦化工程の前では、各伝導配線のなかで、
最小間隔で離隔された伝導配線５３−１と、伝導配線５
３−２との間、及び伝導配線５３−２と、伝導配線５３
−３との間に夫々位置する領域の上部に位置した第２層
間絶縁膜５４の部分は、ディッシング（dishing）が発
生して、正常に平坦化がなされていない。
【００１３】また、平坦化工程の後にも、図５（ｂ）に
示すように、伝導配線５３−１と伝導配線５３−２との
間では、ディッシングが平坦化工程で解消されているに
対し、伝導配線５３−２、５３−３のように、伝導配線
の間隔が大きい部分での層間絶縁膜５４は最上部の表面
では段差が大きく、ＣＭＰ装備のパッドが接触しないの
で、この領域では層間絶縁膜５４の段差が残っている。
このように、半導体チップ（半導体装置）内の伝導配線
の密度と配列形態によって、層間絶縁膜を完全に平坦化
することが非常に難しいという問題点があった。
示すように、伝導配線５３−１と伝導配線５３−２との
間では、ディッシングが平坦化工程で解消されているに
対し、伝導配線５３−２、５３−３のように、伝導配線
の間隔が大きい部分での層間絶縁膜５４は最上部の表面
では段差が大きく、ＣＭＰ装備のパッドが接触しないの
で、この領域では層間絶縁膜５４の段差が残っている。
このように、半導体チップ（半導体装置）内の伝導配線
の密度と配列形態によって、層間絶縁膜を完全に平坦化
することが非常に難しいという問題点があった。
【００１４】一方、図６は、上述の方法とは異なる段差
補償層を用いて半導体装置の平坦化を行う従来の更にほ
かの平坦化過程を説明するための図であり、前述したよ
うな従来の問題点を解決しようとするものである。
補償層を用いて半導体装置の平坦化を行う従来の更にほ
かの平坦化過程を説明するための図であり、前述したよ
うな従来の問題点を解決しようとするものである。
【００１５】まず、図６（ａ）に示すように、半導体基
板６１上に第１層間絶縁膜６２を形成した後、図４に示
したようなマスクを用いて各伝導配線６３−１、６３−
２、６３−３を形成し、その上に上部伝導配線を形成す
るために、それに先立ち、第２層間絶縁膜６４を形成す
る。 そして、第２層間絶縁膜６４の形成を完了した
後、平坦化工程を遂行する前に、第２層間絶縁膜６４の
段差を補償するため、図６（ａ）に示した段差部に、第
２層間絶縁膜６４に重ねて段差補償層６５を形成する。
板６１上に第１層間絶縁膜６２を形成した後、図４に示
したようなマスクを用いて各伝導配線６３−１、６３−
２、６３−３を形成し、その上に上部伝導配線を形成す
るために、それに先立ち、第２層間絶縁膜６４を形成す
る。 そして、第２層間絶縁膜６４の形成を完了した
後、平坦化工程を遂行する前に、第２層間絶縁膜６４の
段差を補償するため、図６（ａ）に示した段差部に、第
２層間絶縁膜６４に重ねて段差補償層６５を形成する。
【００１６】すなわち、第２層間絶縁膜６４は、前記の
ように伝導配線６３−２、６３−３の間の大きな離隔距
離により段差が発生するという、図５（ｂ）に示したよ
うな平坦化の不良を防止するため、図６（ａ）に示した
例では、伝導配線６３−１、６３−２、６３−３のう
ち、相対的に遠く離隔された伝導配線６３−２、６３−
３間の第２層間絶縁膜６４の部分に、別途の工程によ
り、段差補償層６５を更に形成する。
ように伝導配線６３−２、６３−３の間の大きな離隔距
離により段差が発生するという、図５（ｂ）に示したよ
うな平坦化の不良を防止するため、図６（ａ）に示した
例では、伝導配線６３−１、６３−２、６３−３のう
ち、相対的に遠く離隔された伝導配線６３−２、６３−
３間の第２層間絶縁膜６４の部分に、別途の工程によ
り、段差補償層６５を更に形成する。
【００１７】この際に、第２層間絶縁膜６４の上部に形
成された段差補償層６５は、通常、平坦化工程を効率化
するため、第２層間絶縁膜６４を形成する物質と同一材
料の物質で形成する。
成された段差補償層６５は、通常、平坦化工程を効率化
するため、第２層間絶縁膜６４を形成する物質と同一材
料の物質で形成する。
【００１８】一方、前記のような過程により、図６
（ａ）に示すような構造を有する構造体が形成される
と、第２層間絶縁膜６４上に上部伝導配線を形成するた
めの平坦化工程を遂行することになる。図６（ｂ）は、
同図（ａ）に示した構造体に対する平坦化工程が完了し
た状態の構造体を示すものである。
（ａ）に示すような構造を有する構造体が形成される
と、第２層間絶縁膜６４上に上部伝導配線を形成するた
めの平坦化工程を遂行することになる。図６（ｂ）は、
同図（ａ）に示した構造体に対する平坦化工程が完了し
た状態の構造体を示すものである。
【００１９】すなわち、図５に示した場合とは異なり、
第２層間絶縁膜６４の段差を、段差補償層６５を用いて
補償した後に平坦化を行うと、図６（ｂ）に示すよう
に、ディッシングを防止することができ、第２層間絶縁
膜６４は、正常に平坦化される。
第２層間絶縁膜６４の段差を、段差補償層６５を用いて
補償した後に平坦化を行うと、図６（ｂ）に示すよう
に、ディッシングを防止することができ、第２層間絶縁
膜６４は、正常に平坦化される。
【００２０】そして、更にほかの従来の方法として、図
６に示した方法とは異なり、最初のマスクの製作時、ダ
ミーパターンまで一度に形成し、このマスクを用いた半
導体装置の伝導配線及びダミー配線を一つの工程で形成
する方法がある。
６に示した方法とは異なり、最初のマスクの製作時、ダ
ミーパターンまで一度に形成し、このマスクを用いた半
導体装置の伝導配線及びダミー配線を一つの工程で形成
する方法がある。
【００２１】しかし、前記のような従来の各伝導配線の
形成方法を用いる場合、図５に示したような平坦化にお
ける欠陥を補償することはできるが、さらに追加される
段差補償層６５を形成する工程、つまり、段差補償層６
５を形成するためのマスク工程及びパターニング工程が
付け加わることにより、半導体装置の生産性の低下を招
くという問題点があった。
形成方法を用いる場合、図５に示したような平坦化にお
ける欠陥を補償することはできるが、さらに追加される
段差補償層６５を形成する工程、つまり、段差補償層６
５を形成するためのマスク工程及びパターニング工程が
付け加わることにより、半導体装置の生産性の低下を招
くという問題点があった。
【００２２】言い換えれば、前記のように、伝導配線の
ほかに、ダミー用配線を形成するため、レチクルの製作
のための図面にダミー用配線のためのダミーパターンを
更に描いて入れる作業が必要となり、かつ、伝導配線の
形成のためのマスクにもダミーパターンを更に形成しな
ければならないため、マスクの製造費用及び労働力の損
失が発生するという問題点があった。
ほかに、ダミー用配線を形成するため、レチクルの製作
のための図面にダミー用配線のためのダミーパターンを
更に描いて入れる作業が必要となり、かつ、伝導配線の
形成のためのマスクにもダミーパターンを更に形成しな
ければならないため、マスクの製造費用及び労働力の損
失が発生するという問題点があった。
【００２３】
【発明が解決しようとする課題】本発明は前記問題点を
解消するためになされたもので、半導体装置のマスクの
製造工程で、離隔距離が大きい伝導配線のパターン間に
ダミー配線用パターンを形成する際に、実際のマスクに
ダミー配線用パターンを形成しないで、伝導配線に対す
るデータを用いてダミー配線用パターンを形成してマス
クを製作することができる半導体装置の伝導配線マスク
の製造方法を提供することにその目的がある。
解消するためになされたもので、半導体装置のマスクの
製造工程で、離隔距離が大きい伝導配線のパターン間に
ダミー配線用パターンを形成する際に、実際のマスクに
ダミー配線用パターンを形成しないで、伝導配線に対す
るデータを用いてダミー配線用パターンを形成してマス
クを製作することができる半導体装置の伝導配線マスク
の製造方法を提供することにその目的がある。
【００２４】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体装置の伝導配線マスクの製造方法は、
半導体基板上に伝導配線を形成するための伝導配線マス
クの製造方法において、伝導配線を形成しようとする半
導体基板の全領域に関する寸法・位置に関するデータを
算出する第１段階と、前記伝導配線に対する伝導配線パ
ターンの寸法、形状及び位置を読み取って伝導配線デー
タを生成し、これを記憶保存する第２段階と、前記伝導
配線データを所定寸法拡張して拡張伝導配線データを生
成する第３段階と、前記全データと前記拡張伝導配線デ
ータとの差分データを算出してダミー用伝導配線パター
ンデータを生成する第４段階と、前記ダミー用伝導配線
パターンデータに前記伝導配線データを加算し、前記加
算されたデータに対応する寸法及び位置で形成されるパ
ターンにより、クリアフィールド法を用いてマスクを形
成する第５段階とを含む。
の本発明の半導体装置の伝導配線マスクの製造方法は、
半導体基板上に伝導配線を形成するための伝導配線マス
クの製造方法において、伝導配線を形成しようとする半
導体基板の全領域に関する寸法・位置に関するデータを
算出する第１段階と、前記伝導配線に対する伝導配線パ
ターンの寸法、形状及び位置を読み取って伝導配線デー
タを生成し、これを記憶保存する第２段階と、前記伝導
配線データを所定寸法拡張して拡張伝導配線データを生
成する第３段階と、前記全データと前記拡張伝導配線デ
ータとの差分データを算出してダミー用伝導配線パター
ンデータを生成する第４段階と、前記ダミー用伝導配線
パターンデータに前記伝導配線データを加算し、前記加
算されたデータに対応する寸法及び位置で形成されるパ
ターンにより、クリアフィールド法を用いてマスクを形
成する第５段階とを含む。
【００２５】前記目的を達成するための本発明のほかの
実施例による半導体装置の伝導配線マスクの製造方法
は、半導体基板上に伝導配線を形成するための伝導配線
マスクの製造方法において、前記半導体基板上に形成し
ようとする伝導配線に対する伝導配線パターンの寸法、
形状及び位置を判読して伝導配線データを生成し、これ
を記憶保存する第１段階と、前記伝導配線データを所定
寸法拡張して拡張伝導配線データを生成する第２段階
と、前記拡張伝導配線データから前記伝導配線データに
対する差分データを算出し、前記差分データに対応する
寸法及び位置で形成されるパターンにより、ダークフィ
ールド法を用いてマスクを形成する第３段階とを含む。
実施例による半導体装置の伝導配線マスクの製造方法
は、半導体基板上に伝導配線を形成するための伝導配線
マスクの製造方法において、前記半導体基板上に形成し
ようとする伝導配線に対する伝導配線パターンの寸法、
形状及び位置を判読して伝導配線データを生成し、これ
を記憶保存する第１段階と、前記伝導配線データを所定
寸法拡張して拡張伝導配線データを生成する第２段階
と、前記拡張伝導配線データから前記伝導配線データに
対する差分データを算出し、前記差分データに対応する
寸法及び位置で形成されるパターンにより、ダークフィ
ールド法を用いてマスクを形成する第３段階とを含む。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、好ましい実施例を基に、図面を参照しながら詳細に
説明する。
て、好ましい実施例を基に、図面を参照しながら詳細に
説明する。
【００２７】本発明は、マスクの製造工程において、別
途の付加工程なしに伝導配線に対するパターンを形成す
る際に、離隔距離の大きい各伝導配線のパターン間にダ
ミー用パターンを共に形成し、このマスクを用いて伝導
配線を形成することにより、半導体装置に対する平坦化
工程を容易に行えるようにしたものである。
途の付加工程なしに伝導配線に対するパターンを形成す
る際に、離隔距離の大きい各伝導配線のパターン間にダ
ミー用パターンを共に形成し、このマスクを用いて伝導
配線を形成することにより、半導体装置に対する平坦化
工程を容易に行えるようにしたものである。
【００２８】図１は本発明が適用される伝導配線の一例
を示す図面であり、同図を参照して本発明による半導体
装置の伝導配線マスクの製造方法について詳細に説明す
る。
を示す図面であり、同図を参照して本発明による半導体
装置の伝導配線マスクの製造方法について詳細に説明す
る。
【００２９】図１（ａ）に示すような形態の伝導配線パ
ターンを形成しようとする場合は、図１（ａ）に示した
ような形態のマスクが必要になる。このマスクを製作す
るため、まず、形成しようとする回路のレイアウトを構
成し、このレイアウトを示す図面を用いてデジタイジン
グを行い、図１（ａ）に示した各伝導配線パターン１１
−１、１１−２、１１−３の寸法、形状及び位置を把握
することになる。
ターンを形成しようとする場合は、図１（ａ）に示した
ような形態のマスクが必要になる。このマスクを製作す
るため、まず、形成しようとする回路のレイアウトを構
成し、このレイアウトを示す図面を用いてデジタイジン
グを行い、図１（ａ）に示した各伝導配線パターン１１
−１、１１−２、１１−３の寸法、形状及び位置を把握
することになる。
【００３０】こうして把握された各伝導配線パターン１
１−１、１１−２、１１−３の寸法及び位置に関する領
域データをＡと仮定し、半導体装置（シリコン基板）の
全領域に関する領域データをＣと呼ぶことにする。
１−１、１１−２、１１−３の寸法及び位置に関する領
域データをＡと仮定し、半導体装置（シリコン基板）の
全領域に関する領域データをＣと呼ぶことにする。
【００３１】一方、前記のような過程により、マスクに
形成しようとする各伝導配線パターン１１−１、１１−
２、１１−３に対する寸法及び位置に関する領域データ
Ａが算出されると、本発明によるダミー用パターンを形
成するため、まず、各伝導配線パターン１１−１、１１
−２、１１−３に対するデータＡを所定寸法拡張させた
後、図１ｂに示すような寸法及び形態で形成されるそれ
ぞれの拡張伝導配線パターン２１−１、２１−２、２１
−３を形成する。
形成しようとする各伝導配線パターン１１−１、１１−
２、１１−３に対する寸法及び位置に関する領域データ
Ａが算出されると、本発明によるダミー用パターンを形
成するため、まず、各伝導配線パターン１１−１、１１
−２、１１−３に対するデータＡを所定寸法拡張させた
後、図１ｂに示すような寸法及び形態で形成されるそれ
ぞれの拡張伝導配線パターン２１−１、２１−２、２１
−３を形成する。
【００３２】すなわち、図１（ｂ）は、同図（ａ）に示
した各伝導配線パターン１１−１、１１−２、１１−３
を所定寸法拡張して形成した拡張伝導配線パターン２１
−１、２１−２、２１−３を示すもので、ここでは、各
拡張伝導配線パターン２１−１、２１−２、２１−３の
寸法及び位置に関する領域データをＢと呼ぶことにす
る。
した各伝導配線パターン１１−１、１１−２、１１−３
を所定寸法拡張して形成した拡張伝導配線パターン２１
−１、２１−２、２１−３を示すもので、ここでは、各
拡張伝導配線パターン２１−１、２１−２、２１−３の
寸法及び位置に関する領域データをＢと呼ぶことにす
る。
【００３３】このような過程により、形成しようとする
伝導配線パターン１１−１、１１−２、１１−３の寸法
及び位置に関する領域データＡと拡張配線パターン２１
−１、２１−２、２１−３の寸法及び位置に関する領域
データＢ、そして、半導体装置の全領域に関する領域デ
ータＣが算出されると、算出されたそれぞれの領域デー
タＡ、Ｂ、Ｃに基づいて、マスクを製作するためのパタ
ーンの形成工程（Pattern Generation Process）、つま
りレチクルを製作することになる。
伝導配線パターン１１−１、１１−２、１１−３の寸法
及び位置に関する領域データＡと拡張配線パターン２１
−１、２１−２、２１−３の寸法及び位置に関する領域
データＢ、そして、半導体装置の全領域に関する領域デ
ータＣが算出されると、算出されたそれぞれの領域デー
タＡ、Ｂ、Ｃに基づいて、マスクを製作するためのパタ
ーンの形成工程（Pattern Generation Process）、つま
りレチクルを製作することになる。
【００３４】より詳細に説明すると、前記のように、本
発明によるマスクの製造工程を行ってそれぞれの伝導配
線とダミー用配線が共に形成されるようにするため、ま
ず、パターンの形成工程を行うコンピュータの内部プロ
グラム上で各領域データに関する（Ｃ−Ｂ）＋Ａに対す
る演算を行う。
発明によるマスクの製造工程を行ってそれぞれの伝導配
線とダミー用配線が共に形成されるようにするため、ま
ず、パターンの形成工程を行うコンピュータの内部プロ
グラム上で各領域データに関する（Ｃ−Ｂ）＋Ａに対す
る演算を行う。
【００３５】つまり、半導体装置の全領域に関する領域
データＣから各拡張伝導配線パターン２１−１、２１−
２、２１−３に関する領域データＢを減算し、ダミー用
パターンに関する領域データＤを算出した後、それに、
各伝導配線に対する領域データＡを加えることになる。
データＣから各拡張伝導配線パターン２１−１、２１−
２、２１−３に関する領域データＢを減算し、ダミー用
パターンに関する領域データＤを算出した後、それに、
各伝導配線に対する領域データＡを加えることになる。
【００３６】したがって、前記（Ｃ−Ｂ）＋Ａに対する
演算から得られるデータは、図２（ａ）に示すような形
態の領域を表すデータ、つまり各伝導配線パターン１１
−１、１１−２、１１−３に対する寸法及び位置を示す
領域データＡとダミー用パターンに関する領域データＤ
が加算されて組み合わせられた形態の領域データとな
る。
演算から得られるデータは、図２（ａ）に示すような形
態の領域を表すデータ、つまり各伝導配線パターン１１
−１、１１−２、１１−３に対する寸法及び位置を示す
領域データＡとダミー用パターンに関する領域データＤ
が加算されて組み合わせられた形態の領域データとな
る。
【００３７】ここで、前記ダミー用パターンに関する領
域データＤは、図２（ａ）に示すように、半導体装置の
全領域に関する領域データＣから拡張伝導配線パターン
に関する領域データＢを除いた残りの全データから構成
することもでき、これとは異なり、図２（ｂ）に示すよ
うに、平坦化工程で正常の平坦化の遂行に影響を及ぼさ
ない程度の寸法及び形状を有する複数の部分領域データ
を組み合わせて構成することもできる。
域データＤは、図２（ａ）に示すように、半導体装置の
全領域に関する領域データＣから拡張伝導配線パターン
に関する領域データＢを除いた残りの全データから構成
することもでき、これとは異なり、図２（ｂ）に示すよ
うに、平坦化工程で正常の平坦化の遂行に影響を及ぼさ
ない程度の寸法及び形状を有する複数の部分領域データ
を組み合わせて構成することもできる。
【００３８】次いで、図２（ａ）又は図２（ｂ）に示す
ような領域に相当する領域データ（Ａ＋Ｄ）に基づいて
レチクルを製作し、そのうえ、このレチクルを用いて伝
導配線マスクを製作すると、図２（ａ）又は図２（ｂ）
に示す形態と同一のマスク、つまり、それぞれの伝導配
線パターンとダミー用パターンが同時に形成されたマス
クが製作され、この際に、マスクの極性をクリアフィー
ルド（clear field）、つまりマスクの製作過程で光を
遮断するクロムがデータの存在領域に形成されるように
する方法を用いる。
ような領域に相当する領域データ（Ａ＋Ｄ）に基づいて
レチクルを製作し、そのうえ、このレチクルを用いて伝
導配線マスクを製作すると、図２（ａ）又は図２（ｂ）
に示す形態と同一のマスク、つまり、それぞれの伝導配
線パターンとダミー用パターンが同時に形成されたマス
クが製作され、この際に、マスクの極性をクリアフィー
ルド（clear field）、つまりマスクの製作過程で光を
遮断するクロムがデータの存在領域に形成されるように
する方法を用いる。
【００３９】また、これとは反対に、マスクの極性をダ
ークフィールド（dark field）として各伝導配線に対す
るパターン及びダミー用パターンを形成しようとする場
合、つまりマスクの製作過程で光を遮断するクロムがデ
ータの不在領域に形成されるようにしようとする場合に
は、拡張伝導配線パターンに関する領域データＢから各
伝導配線に関する領域データＡを除いた領域に関する領
域データを算出してマスクを製作することになる。
ークフィールド（dark field）として各伝導配線に対す
るパターン及びダミー用パターンを形成しようとする場
合、つまりマスクの製作過程で光を遮断するクロムがデ
ータの不在領域に形成されるようにしようとする場合に
は、拡張伝導配線パターンに関する領域データＢから各
伝導配線に関する領域データＡを除いた領域に関する領
域データを算出してマスクを製作することになる。
【００４０】一方、前記各方法は、半導体装置の製造過
程で使用される感光膜が陽性である場合に対するもので
あり、仮に、感光膜が陰性である場合は、マスクの極性
がそれぞれの方法で反対となる。
程で使用される感光膜が陽性である場合に対するもので
あり、仮に、感光膜が陰性である場合は、マスクの極性
がそれぞれの方法で反対となる。
【００４１】このような過程によりマスクの製作が完了
されると、製作されたマスクを用いてシリコンの基板上
に伝導配線を形成することになる。図３（ａ）は、図２
（ａ）に示したような形態を有するマスクを使用して形
成した伝導配線及びダミー配線を含む半導体構造物の断
面図で、半導体基板３１、第１層間絶縁膜３２、第１、
第２及び第３伝導配線３３−１、３３−２、３３−３、
ダミー配線３４を含む。
されると、製作されたマスクを用いてシリコンの基板上
に伝導配線を形成することになる。図３（ａ）は、図２
（ａ）に示したような形態を有するマスクを使用して形
成した伝導配線及びダミー配線を含む半導体構造物の断
面図で、半導体基板３１、第１層間絶縁膜３２、第１、
第２及び第３伝導配線３３−１、３３−２、３３−３、
ダミー配線３４を含む。
【００４２】次いで、図３（ａ）に示したような各伝導
配線３３−１、３３−２、３３−３とダミー配線３４に
対する形成過程（パターニング工程）が完了した後に
は、上部電極を形成するため、まず層間絶縁膜を形成す
ることになる。図３（ｂ）は、同図（ａ）に示す伝導配
線３３−１、３３−２、３３−３とダミー配線３４上に
第２層間絶縁膜３５が形成された状態での半導体構造物
の断面図である。
配線３３−１、３３−２、３３−３とダミー配線３４に
対する形成過程（パターニング工程）が完了した後に
は、上部電極を形成するため、まず層間絶縁膜を形成す
ることになる。図３（ｂ）は、同図（ａ）に示す伝導配
線３３−１、３３−２、３３−３とダミー配線３４上に
第２層間絶縁膜３５が形成された状態での半導体構造物
の断面図である。
【００４３】同図に示すように、伝導配線３３−１、３
３−２、３３−３とダミー配線３４層上に形成された第
２層間絶縁膜３５は、従来の方法による図５（ａ）と比
較すると、第２層間絶縁膜３５の段差が殆ど発生しなく
なる。
３−２、３３−３とダミー配線３４層上に形成された第
２層間絶縁膜３５は、従来の方法による図５（ａ）と比
較すると、第２層間絶縁膜３５の段差が殆ど発生しなく
なる。
【００４４】したがって、図３（ｂ）に示したような形
態を有する半導体構造物に対して平坦化工程を行うと、
同図（ｃ）に示すように、正常に平坦化がなされた半導
体構造物が形成される。
態を有する半導体構造物に対して平坦化工程を行うと、
同図（ｃ）に示すように、正常に平坦化がなされた半導
体構造物が形成される。
【００４５】
【発明の効果】以上説明したように、本発明は、半導体
装置のマスク製造工程中、離隔距離の大きい伝導配線間
にダミー配線用パターンを形成する際に、実際マスクに
ダミー配線用パターンを形成することなく、伝導配線に
関するパターンデータを用いてダミー配線用パターンを
形成することにより、ダミー配線用パターンを形成する
ための工程を簡素化することができ、ダミー配線用パタ
ーンのためのマスクの製造費用と労働力を節減し得る効
果がある。
装置のマスク製造工程中、離隔距離の大きい伝導配線間
にダミー配線用パターンを形成する際に、実際マスクに
ダミー配線用パターンを形成することなく、伝導配線に
関するパターンデータを用いてダミー配線用パターンを
形成することにより、ダミー配線用パターンを形成する
ための工程を簡素化することができ、ダミー配線用パタ
ーンのためのマスクの製造費用と労働力を節減し得る効
果がある。
【図１】本発明に係る半導体装置の伝導配線マスクの製
造方法が適用される伝導配線の一例を示す平面図
造方法が適用される伝導配線の一例を示す平面図
【図２】本発明に係る半導体装置の伝導配線マスクの製
造方法の工程説明用平面図
造方法の工程説明用平面図
【図３】本発明に係る伝導配線マスクを用いた半導体構
造物の形成工程説明用縦断面図
造物の形成工程説明用縦断面図
【図４】従来の半導体装置の製造に使用されるパターン
マスクの一例を示す構成説明図
マスクの一例を示す構成説明図
【図５】従来の半導体装置の平坦化工程につき一例を説
明する縦断面図
明する縦断面図
【図６】従来の半導体装置の平坦化工程につき他の例を
説明する縦断面図
説明する縦断面図
１１−１、１１−２、１１−３ 伝導配線パターン １２−１、２１−２、２１−３ 拡張伝導配線パターン ３１ 半導体基板 ３２ 第１層間絶縁膜 ３３−１ 第１伝導配線 ３３−２ 第２伝導配線 ３３−３ 第３伝導配線 ３４ ダミー配線 ３５ 第２層間絶縁膜 ４０ マスク ４１ ガラス基板 ４３ 伝導配線パターン ５１ 半導体基板 ５２ 第１層間絶縁膜 ５３−１、５３−２、５３−３ 伝導配線 ５４ 第２層間絶縁膜 ６１ 半導体基板 ６２ 第１層間絶縁膜 ６３−１、６３−２、６３−３ 伝導配線 ６４ 第２層間絶縁膜 ６５ 段差補償層
Claims (4)
- 【請求項１】 半導体基板上に伝導配線を形成するため
の伝導配線マスクの製造方法において、 伝導配線を形成しようとする半導体基板の全領域に関す
る寸法・位置に関するデータを算出する第１段階と、 前記伝導配線に対する伝導配線パターンの寸法、形状及
び位置を読み取って伝導配線データを生成し、これを記
憶保存する第２段階と、 前記伝導配線データを所定寸法拡張して拡張伝導配線デ
ータを生成する第３段階と、 前記全データと前記拡張伝導配線データとの差分データ
を算出してダミー用伝導配線パターンデータを生成する
第４段階と、 前記ダミー用伝導配線パターンデータに前記伝導配線デ
ータを加算し、前記加算されたデータに対応する寸法及
び位置で形成されるパターンにより、クリアフィールド
法を用いてマスクを形成する第５段階と、を含むことを
特徴とする半導体装置の伝導配線マスクの製造方法。 - 【請求項２】 前記第４段階は、前記全データと前記拡
張伝導配線データとの差分データを算出し、前記算出さ
れた差分データから所定の寸法領域に分割されて、所定
の間隔で離隔された領域に配列されるように構成された
複数のダミー用伝導配線パターンデータを生成し、前記
第５段階は、前記複数のダミー用伝導配線パターンデー
タ及び前記伝導配線データを加算し、前記加算されたデ
ータに対応する寸法及び位置で形成されるパターンによ
り、クリアフィールド法を用いてマスクを形成すること
を特徴とする請求項１記載の半導体装置の伝導配線マス
クの製造方法。 - 【請求項３】 半導体基板上に伝導配線を形成するため
の伝導配線マスクの製造方法において、 前記半導体基板上に形成しようとする伝導配線に対する
伝導配線パターンの寸法、形状及び位置を判読して伝導
配線データを生成し、これを記憶保存する第１段階と、 前記伝導配線データを所定寸法拡張して拡張伝導配線デ
ータを生成する第２段階と、 前記拡張伝導配線データから前記伝導配線データに対す
る差分データを算出し、前記差分データに対応する寸法
及び位置で形成されるパターンにより、ダークフィール
ド法を用いてマスクを形成する第３段階とを含むことを
特徴とする半導体装置の伝導配線マスクの製造方法。 - 【請求項４】 前記第３段階は、前記拡張伝導配線デー
タから前記伝導配線データに対する差分データを算出
し、前記差分データを所定の寸法を有する複数の差分デ
ータに分割し、前記複数の差分データを所定の間隔で離
隔された領域に配列するように構成されたパターンによ
り、ダークフィールド法を用いてマスクを形成すること
を特徴とする請求項３記載の半導体装置の伝導配線マス
クの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046436A KR100313280B1 (ko) | 1999-10-25 | 1999-10-25 | 반도체 장치의 전도배선 마스크 제조방법 |
| KR1999-46436 | 1999-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001174975A true JP2001174975A (ja) | 2001-06-29 |
| JP4319342B2 JP4319342B2 (ja) | 2009-08-26 |
Family
ID=19616829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000325797A Expired - Fee Related JP4319342B2 (ja) | 1999-10-25 | 2000-10-25 | 半導体装置の伝導配線マスクの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6487712B1 (ja) |
| JP (1) | JP4319342B2 (ja) |
| KR (1) | KR100313280B1 (ja) |
| TW (1) | TW464934B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113867043A (zh) * | 2020-06-30 | 2021-12-31 | 京东方科技集团股份有限公司 | 发光基板及其制备方法、显示装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3479052B2 (ja) * | 2001-04-23 | 2003-12-15 | 沖電気工業株式会社 | 半導体装置のダミー配置判定方法 |
| US7087350B2 (en) * | 2003-11-24 | 2006-08-08 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for combining via patterns into a single mask |
| KR100899359B1 (ko) * | 2005-04-12 | 2009-05-27 | 에이에스엠엘 마스크툴즈 비.브이. | 이중 노광 리소그래피를 수행하는 장치, 프로그램물 및방법 |
| KR100731110B1 (ko) * | 2005-12-30 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 허상 패턴을 갖는 마스크 |
| US20070178389A1 (en) * | 2006-02-01 | 2007-08-02 | Yoo Chue S | Universal photomask |
| JP2007335850A (ja) * | 2006-05-16 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置 |
| KR100801742B1 (ko) * | 2006-06-29 | 2008-02-11 | 주식회사 하이닉스반도체 | 포토 마스크 형성 방법 |
| TWM314378U (en) | 2006-11-27 | 2007-06-21 | Behavior Tech Computer Corp | Switch for computer keyboard |
| KR100889558B1 (ko) * | 2007-09-05 | 2009-03-23 | 주식회사 동부하이텍 | 반도체소자의 층간절연막 형성방법 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0650196A2 (en) | 1988-04-22 | 1995-04-26 | Fujitsu Limited | Semiconductor integrated circuit device and method of producing the same using master slice approach |
| KR950011563B1 (ko) | 1990-11-27 | 1995-10-06 | 가부시끼가이샤 도시바 | 반도체장치의 제조방법 |
| US5379233A (en) * | 1991-07-19 | 1995-01-03 | Lsi Logic Corporation | Method and structure for improving patterning design for processing |
| JP2530080B2 (ja) * | 1992-03-14 | 1996-09-04 | 株式会社東芝 | 半導体製造装置の評価装置およびその評価方法 |
| JPH06326106A (ja) * | 1993-03-18 | 1994-11-25 | Sony Corp | ダミーパターンの形成方法 |
| JP2727909B2 (ja) | 1993-03-26 | 1998-03-18 | 松下電器産業株式会社 | 金属配線の形成方法 |
| JP3336416B2 (ja) * | 1993-04-23 | 2002-10-21 | 日本テキサス・インスツルメンツ株式会社 | 半導体集積回路設計における配線方法 |
| US6001685A (en) | 1993-12-21 | 1999-12-14 | Hyundai Electronics Industries Co., Ltd. | Method of making a semiconductor device |
| US5537648A (en) * | 1994-08-15 | 1996-07-16 | International Business Machines Corporation | Geometric autogeneration of "hard" phase-shift designs for VLSI |
| JP3249317B2 (ja) * | 1994-12-12 | 2002-01-21 | 富士通株式会社 | パターン作成方法 |
| US5557534A (en) * | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
| US5597668A (en) * | 1995-07-19 | 1997-01-28 | Vlsi Technology, Inc. | Patterned filled photo mask generation for integrated circuit manufacturing |
| US5798298A (en) * | 1996-02-09 | 1998-08-25 | United Microelectronics Corporation | Method of automatically generating dummy metals for multilevel interconnection |
| TW341721B (en) * | 1996-03-14 | 1998-10-01 | Matsushita Electric Ind Co Ltd | Formation of flat pattern, flat pattern forming apparatus, and semiconductor integrated circuit device |
| US5895942A (en) | 1996-06-18 | 1999-04-20 | Kabushiki Kaisha Toshiba | Fuse selectable modules |
| KR100225946B1 (ko) | 1996-06-27 | 1999-10-15 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| JP3311244B2 (ja) * | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
| US5790417A (en) * | 1996-09-25 | 1998-08-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of automatic dummy layout generation |
| JP3743120B2 (ja) * | 1997-02-21 | 2006-02-08 | ソニー株式会社 | 露光用マスクのマスクパターン設計方法、並びに半導体集積回路の作製方法 |
| JP3373382B2 (ja) * | 1997-02-26 | 2003-02-04 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3085259B2 (ja) * | 1997-09-17 | 2000-09-04 | 日本電気株式会社 | 露光パターン及びその発生方法 |
| JP3488606B2 (ja) * | 1997-10-22 | 2004-01-19 | 株式会社東芝 | 半導体装置の設計方法 |
| US6044007A (en) * | 1999-03-24 | 2000-03-28 | Advanced Micro Devices, Inc. | Modification of mask layout data to improve writeability of OPC |
| US6379868B1 (en) * | 1999-04-01 | 2002-04-30 | Agere Systems Guardian Corp. | Lithographic process for device fabrication using dark-field illumination |
| US6225013B1 (en) * | 1999-05-20 | 2001-05-01 | Tower Semiconductor Ltd. | Stitching design rules for forming interconnect layers |
| US6194105B1 (en) * | 1999-05-20 | 2001-02-27 | Tower Semiconductor Ltd. | Method of forming reticle from larger size reticle information |
-
1999
- 1999-10-25 KR KR1019990046436A patent/KR100313280B1/ko not_active IP Right Cessation
-
2000
- 2000-10-24 US US09/695,153 patent/US6487712B1/en not_active Expired - Fee Related
- 2000-10-25 TW TW089122490A patent/TW464934B/zh active
- 2000-10-25 JP JP2000325797A patent/JP4319342B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113867043A (zh) * | 2020-06-30 | 2021-12-31 | 京东方科技集团股份有限公司 | 发光基板及其制备方法、显示装置 |
| CN113867043B (zh) * | 2020-06-30 | 2023-01-10 | 京东方科技集团股份有限公司 | 发光基板及其制备方法、显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100313280B1 (ko) | 2001-11-07 |
| TW464934B (en) | 2001-11-21 |
| KR20010038464A (ko) | 2001-05-15 |
| JP4319342B2 (ja) | 2009-08-26 |
| US6487712B1 (en) | 2002-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6180512B1 (en) | Single-mask dual damascene processes by using phase-shifting mask | |
| KR20000035011A (ko) | 배선과 자기 정렬되는 서브임계 콘택 형성 방법 | |
| JPH08213396A (ja) | 集積回路でマルチレベル金属化層を作成する方法 | |
| JP2001174975A (ja) | 半導体装置の伝導配線マスクの製造方法 | |
| KR20090070103A (ko) | 반도체 소자의 패턴 형성 방법 | |
| CN103066070B (zh) | 采用三重图案化的集成电路方法 | |
| JP2002203905A (ja) | レイアウト設計装置、レイアウト設計方法および半導体装置 | |
| JPH0844038A (ja) | マスターマスク作成装置及び半導体装置の製造方法 | |
| JPH09321043A (ja) | 半導体装置の製造方法 | |
| JP3408746B2 (ja) | 半導体装置の製造方法 | |
| JP3841345B2 (ja) | 半導体素子の微細パターンの形成方法 | |
| US6094812A (en) | Dishing avoidance in wide soft metal wires | |
| KR100877096B1 (ko) | 더미 패턴을 갖는 반도체 소자 및 그 형성방법 | |
| KR20030066999A (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2001298081A (ja) | 半導体装置及びその製造方法 | |
| KR100642485B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100226726B1 (ko) | 반도체소자의 배선형성 방법 | |
| JPH0927491A (ja) | 半導体装置 | |
| US7687324B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100470390B1 (ko) | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 | |
| JP2000068277A (ja) | 幅広の軟質金属配線におけるディッシングの回避方法 | |
| JP2001044272A (ja) | 半導体装置の製造方法 | |
| JP2014229756A (ja) | 平坦化方法 | |
| KR20060024100A (ko) | 반도체 소자의 제조 방법 | |
| CN116417361A (zh) | 膜厚量测区域的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071004 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080731 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081024 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090514 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090528 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130605 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |