KR20060024100A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인을 먼저 형성한 후 반도체 기판을 뒤집어 소자 분리막 형성 공정 및 이후 공정을 진행하는 DRAM 제조 방법에서 비트라인을 형성할 때 정렬키 형성 영역을 확정한 후 정렬키 형성 영역의 반도체 기판을 소정 깊이로 식각하여 절연막을 형성하고, 반도체 기판을 뒤집어 소자 분리막을 형성할 때 정렬키를 이용함으로써 이후 공정을 진행할 수 있는 반도체 소자의 제조 방법이 제시된다.
DRAM, 정렬키, 웨이퍼 접합, 소자 분리막
Description
도 1은 일반적인 DRAM 소자의 레이아웃.
도 2(a) 내지 도 2(d)는 종래의 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 도 1의 A-A' 라인을 따라 절취한 상태의 단면도.
도 3(a) 내지 도 3(d)는 종래의 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 도 1의 B-B' 라인을 따라 절취한 상태의 단면도.
도 4(a) 내지 도 4(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 셀 영역 200 : 스크라이브 레인
300 : 정렬키 형성 영역 400 : 정렬키
21 : 제 1 반도체 기판 22 : 제 1 절연막
23 : 제 1 도전층 24 : 제 2 절연막
25 : 제 2 반도체 기판 26 : 제 3 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인을 먼저 형성한 후 웨이퍼를 뒤집어 소자 분리막 형성 공정 및 이후 공정을 진행하는 DRAM 제조 방법에서 소자 분리막 형성 공정시 반도체 기판의 정렬을 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.
통상적으로 DRAM의 제조 과정은 소자 분리 공정, 게이트 라인 형성 공정, 비트라인 형성 공정, 캐패시터 형성 공정, 그리고 금속 배선 형성 공정의 순서로 진행된다. 이러한 DRAM의 제조 과정은 소자 분리 공정 이후에 게이트 라인과 비트라인, 그리고 캐패시터를 형성해야 한다. 따라서, 플러그 형성 공정이 추가되는 등 DRAM 제조 공정에 많은 제약을 가져온다.
도 1은 일반적인 DRAM의 레이아웃으로서, 도시된 바와 같이 게이트 라인(10)과 비트라인(20)은 서로 직교하고, 비트라인 콘택(30)은 비트라인을 액티브 영역의 소오스 영역(40)과 연결해야 하므로 액티브 영역의 중앙에 위치하는 것이 이상적이다. 그러나, 소자 분리 공정 이후에 게이트 라인과 비트라인, 그리고 캐패시터를 형성하는 일반적인 DRAM 제조 과정은 캐패시터를 형성해야 하는 액티브 영역의 드레인 상부로 비트라인이 지나가게 되어 이상적인 배치가 불가능하다.
따라서, 비트라인을 먼저 형성한 후 웨이퍼를 뒤집어 소자 분리 공정 및 이 후 공정을 진행하여 DRAM을 제조하는데, 도 2(a) 내지 도 2(d)와 도 3(a) 내지 도 3(d)를 이용하여 설명하면 다음과 같다. 여기서, 도 2(a) 내지 도 2(d)는 도 1의 A-A' 라인을 따라 절취한 상태의 단면도이고, 도 3(a) 내지 도 3(d)는 도 1의 B-B' 라인을 따라 절취한 상태의 단면도이다.
도 2(a) 및 도 3(a)를 참조하면, 제 1 반도체 기판(11) 상부에 제 1 절연막(12)을 형성한 후 제 1 절연막(12)의 소정 영역을 식각하여 비트라인을 콘택을 형성한다. 전체 구조 상부에 제 1 도전층(13)을 형성한 후 패터닝하여 비트라인을 형성하고, 제 2 절연막(14)을 형성한다.
도 2(b) 및 도 3(b)를 참조하면, 제 2 반도체 기판(15) 상부에 제 3 절연막(16)을 형성한다. 그리고, 제 1 반도체 기판(11)의 제 2 절연막(14)과 제 2 반도체 기판(15)의 제 3 절연막(16)을 접합한다. 이후 제 1 반도체 기판(11) 및 제 2 반도체 기판(15)을 뒤집는다.
도 2(c) 및 도 3(c)를 참조하면, 제 1 반도체 기판(11)을 연마하는데, 제 1 반도체 기판(11)의 두께가 DRAM 소자의 구동에 가장 적절한 두께가 될 때까지 연마한다. 연마된 제 1 반도체 기판(11) 상에 소자 분리막(17)을 형성하여 소자 분리 영역 및 액티브 영역을 확정한다.
도 2(d) 및 도 3(d)를 참조하면, 제 1 반도체 기판(11) 상부에 제 2 도전층(18)을 형성한 후 패터닝하여 게이트를 형성한다. 그리고, 전체 구조 상부에 제 4 절연막(19)을 형성한다.
그런데, 상기와 같은 공정을 DRAM 소자를 제조할 경우 제 1 및 제 2 반도체 기판을 뒤집어 제 1 반도체 기판을 연마하고, 제 1 반도체 기판상에 소자 분리막을 형성하는 과정에서 제 1 반도체 기판 및 제 2 반도체 기판을 접합하는 공정으로 인하여 기존에 형성된 정렬키(alignemnt key)를 제 1 반도체 기판의 뒷면에서는 인식할 수 없기 때문에 정렬키를 이용하여 소자 분리막 형성 공정을 진행할 수 없는 문제가 발생한다. 따라서, 이후 공정을 진행할 수 없는 문제가 발생한다.
본 발명의 목적은 반도체 기판 상부에 비트라인을 가장 먼저 형성한 후 반도체 기판을 뒤집어 소자 분리막 및 이후 공정을 진행할 때 소자 분리막 형성 공정을 정렬키를 이용하여 실시할 수 있도록 하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 반도체 기판 상부에 비트라인을 형성할 때 스크라이브 레인에 정렬키가 형성될 부분을 확정한 후 반도체 기판을 뒤집어 소자 분리막을 형성할 때 정렬키를 이용함으로써 이후 공정을 진행할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역 및 스크레이브 레인을 포함하는 제 1 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 셀 영역의 상기 제 1 반도체 기판상에 비트라인을 콘택을 형성하는 동시에 상기 스크레이브 레인의 소정 영역에 정렬키 형성 영역을 확정하는 단계와, 전체 구조 상부에 제 1 도전층을 형성한 후 패터닝하여 상기 셀 영역의 반도체 기판 상부에 비트라인을 형성하고, 상기 스크라이브 레인의 정렬키 형성 영역에 상기 제 1 도전층을 잔류시키는 단계와, 상기 스크라이브 레인의 정렬키 형성 영역의 상기 제 1 도전층을 마스크로 상기 제 1 반도체 기판을 소정 깊이로 식각한 후 전체 구조 상부에 제 2 절연막을 형성하는 단계와, 제 2 반도체 기판 상부에 제 3 절연막을 형성하는 단계와, 상기 제 1 반도체 기판의 제 2 절연막과 상기 제 2 반도체 기판의 제 3 절연막을 접합하는 단계와, 상기 제 1 반도체 기판 및 제 2 반도체 기판을 뒤집은 후 상기 제 1 반도체 기판을 연마하여 상기 제 2 절연막을 노출시켜 정렬키를 형성하는 단계와, 상기 정렬키를 이용하여 상기 제 1 반도체 기판 상에 소자 분리막을 형성하고, 전체 구조 상부에 상부에 제 2 도전층을 형성한 후 패터닝하여 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4(a) 내지 도 4(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4(a)를 참조하면, 셀 영역(100) 및 스크레이브 레인(200)을 포함한 제 1 반도체 기판(21) 상부에 제 1 절연막(22)을 형성한다. 그리고, 제 1 절연막(22)의 소정 영역을 식각하여 비트라인을 콘택을 형성하는 동시에 스크레이브 레인(B)에 정렬키 형성 영역(300)을 확정한다. 즉, 셀 영역(100)의 제 1 절연막(22)의 소정 영역을 식각하여 제 1 반도체 기판(21)을 노출시키는 비트라인 콘택을 형성하고, 스크라이브 레인(200)의 소정 영역에는 비트라인 콘택과 동일 형상으로 제 1 절연막(22)을 잔류시키며, 스크라이브 레인(200)의 또다른 소정 영역에는 제 1 절연막(22)을 제거하여 정렬키 형성 영역(300)을 확정한다. 전체 구조 상부에 제 1 도전층(23)을 형성하고 패터닝하여 셀 영역(100)에 비트라인을 형성하고, 스크라이브 레인(200)의 정렬키 형성 영역(300)의 제 1 도전층(23)을 패터닝한다. 제 1 도전층(23)은 예를들어 텅스텐 실리사이드막을 이용하여 형성한다.
도 4(b)를 참조하면, 스크라이브 레인(200)의 정렬키 형성 영역(300)에 형성된 제 1 도전층(23)을 마스크로 제 1 반도체 기판(21)을 소정 깊이로 식각한다. 이때, 제 1 반도체 기판(21)은 이후 제 1 반도체 기판(21)을 뒤집어 연마할 때 정렬키가 형성될 정도의 깊이로 식각한다. 그리고, 전체 구조 상부에 제 2 절연막(24)을 형성한다.
도 4(c)를 참조하면, 제 2 반도체 기판(25) 상부에 제 3 절연막(26)을 형성한 후 제 1 반도체 기판(21)의 제 2 절연막(24)과 제 2 반도체 기판(25)의 제 3 절연막(26)을 접합한다.
도 4(d)를 참조하면, 제 1 반도체 기판(21) 및 제 2 반도체 기판(25)을 뒤집은 후 제 1 반도체 기판(21)을 연마하여 제 2 절연막(24)을 노출시킨다. 이에 의해 노광 장비가 인식할 수 있는 정렬키(400)가 형성된다. 이후, 제 1 반도체 기판(21) 상에 소자 분리막(도시안됨)을 정렬키(400)를 이용하여 형성하고, 전체 구조 상부에 상부에 제 2 도전층(도시안됨)을 형성한 후 패터닝하여 게이트를 형성하며, 제 4 절연막(도시안됨)을 형성한다.
상술한 바와 같이 본 발명에 의하면 비트라인을 형성할 때 정렬키 형성 영역을 확정한 후 정렬키 형성 영역의 반도체 기판을 소정 깊이로 식각하여 절연막을 형성하고, 반도체 기판을 뒤집어 소자 분리막을 형성할 때 정렬키를 이용함으로써 이후 공정을 진행할 수 있다.
Claims (1)
- 셀 영역 및 스크레이브 레인을 포함하는 제 1 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 셀 영역의 상기 제 1 반도체 기판상에 비트라인을 콘택을 형성하는 동시에 상기 스크레이브 레인의 소정 영역에 정렬키 형성 영역을 확정하는 단계;전체 구조 상부에 제 1 도전층을 형성한 후 패터닝하여 상기 셀 영역의 반도체 기판 상부에 비트라인을 형성하고, 상기 스크라이브 레인의 정렬키 형성 영역에 상기 제 1 도전층을 잔류시키는 단계;상기 스크라이브 레인의 정렬키 형성 영역의 상기 제 1 도전층을 마스크로 상기 제 1 반도체 기판을 소정 깊이로 식각한 후 전체 구조 상부에 제 2 절연막을 형성하는 단계;제 2 반도체 기판 상부에 제 3 절연막을 형성하는 단계;상기 제 1 반도체 기판의 제 2 절연막과 상기 제 2 반도체 기판의 제 3 절연막을 접합하는 단계;상기 제 1 반도체 기판 및 제 2 반도체 기판을 뒤집은 후 상기 제 1 반도체 기판을 연마하여 상기 제 2 절연막을 노출시켜 정렬키를 형성하는 단계; 및상기 정렬키를 이용하여 상기 제 1 반도체 기판 상에 소자 분리막을 형성하고, 전체 구조 상부에 상부에 제 2 도전층을 형성한 후 패터닝하여 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816195B1 (ko) * | 2006-08-24 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 정렬 마크를 가지는 반도체 장치 |
| KR101129919B1 (ko) * | 2010-04-15 | 2012-03-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
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2004
- 2004-09-13 KR KR1020040072971A patent/KR20060024100A/ko not_active Application Discontinuation
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