KR100319883B1

KR100319883B1 - 패드 주위에 더미 패턴을 구비한 반도체소자

Info

Publication number: KR100319883B1
Application number: KR1019990008765A
Authority: KR
Inventors: 신헌종
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2002-01-10
Also published as: US6384464B1; KR20000060452A

Abstract

본 발명의 반도체 소자는 반도체 기판 상에 형성된 실 패턴 및 패드를 포함한다. 상기 패드 및 실 패턴과 이격되어 있고 상기 반도체 기판의 전면에 형성된 제1 더미 패턴을 구비한다. 그리고, 상기 패드와 제1 더미 패턴 사이에서 상기 패드와 이격되고 상기 패드를 둘러싸도록 위치하고, 상기 제1 더미 패턴과 전기적으로 절연되어 상기 패드와 제1 더미 패턴간에 브릿지에 의한 쇼트를 방지할 수 있는 제2 더미 패턴을 포함한다. 상기 제2 더미 패턴은 링, 원 또는 다각형 형태로 구성할 수 있으며, 상기 제2 더미 패턴은 복수개로 구성할 수도 있다. 이에 따라, 본 발명의 반도체 소자는 평탄도를 향상시키도록 제1 더미 패턴을 형성하면서도 제1 더미 패턴과 전기적으로 절연되는 제2 더미 패턴을 형성하여 패드와 제1 더미 패턴간의 브릿지에 의한 쇼트를 방지할 수 있다.

Description

패드 주위에 더미 패턴을 구비한 반도체 소자{Semiconductor device having dummy pattern around pad}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 패드 주위에 더미 패턴을 갖는 반도체 소자에 관한 것이다.

반도체 소자의 고집적화에 따라 다층 배선의 반도체 소자를 이용하기 때문에 도전막 사이에 위치하는 층간 절연막을 평탄화하는 방법이 매우 중요하게 되었다.상기 층간 절연막의 평탄화 방법으로는 열적 플로우(thermal flow) 방법 및 화학기계적연마(chemical mechanical polishing) 방법 등이 이용되고 있다. 상기 층간 절연막의 평탄화는 도전막의 사진식각공정을 원활하게 수행하기 위하여 층간절연막을 동일 높이로 하는 것이다. 만약 층간 절연막이 서로 다른 높이로 불균일하게 형성되면 도전막을 패터닝하기 위한 사진공정시 촛점심도가 달라지게 되므로 임계치수(CD) 차이가 발생하거나, 심한 경우는 도전막 패턴이 형성되지 않거나 주위 도전막 패턴과의 브릿지(bridge)를 발생시킨다. 또한, 도전막의 패터닝을 위한 식각공정시 과도 식각 양을 늘려야 하는 문제가 있고, 과도 식각 양을 늘리면 패턴이 가늘게 되어 심한 경우는 끊어지는 문제가 발생한다.

특히, 상술한 평탄화 방법은 하지막의 패턴 밀도에 따라서 평탄도가 많은 영향을 받게 된다. 따라서, 패턴 밀도를 균일하게 하기 위하여 실 패턴(real pattern) 사이에 더미 패턴(dummy pattern)을 삽입한다. 여기서, 더미 패턴을 이용하는 종래의 반도체 소자를 설명한다.

도 1은 종래 기술에 따라 실 패턴 및 패드 사이에 더미 패턴이 형성된 반도체 소자를 도시한 평면도이고, 도 2는 도 1의 II-II에 따른 단면도이고, 도 3은 도 1의 종래의 반도체 소자의 전기 테스트시 브릿지가 발생한 상태를 도시한 도면이다.

구체적으로, 하부 구조물(미도시) 및 층간 절연막(미도시)이 형성된 반도체 기판 상의 중앙부에 도전막, 예컨대 금속막으로 실 패턴(1)이 형성되어 있고, 상기 반도체 기판의 주변부에 도전막, 예컨대 금속막으로 패드(3)가 형성되어 있다. 그리고, 상기 패드(3) 사이 및 실 패턴(1) 사이에는 패턴 균일도를 향상시키기 위하여 더미 패턴(5)이 삽입되어 있다. 그리고, 더미 패턴(5) 내에서는 스트레스 완화를 위한 제1 홈 패턴(7)이 형성되어 있고, 실 패턴(1)과 더미 패턴(5) 사이와 패드(3)와 더미 패턴(5) 사이에는 브릿지를 방지하기 위한 제2 홈 패턴(9)이 형성되어 있다.

그런데, 실 패턴(1) 및 패드(3)를 형성한 후에 전기 테스트(electrical test)시 도 3과 같이 패드(3)와 더미 패턴 (5)간에 브릿지(11)에 의하여 패드(3)와 패드(3') 간에 쇼트(short)가 발생한다. 이것을 해결하려면, 패드(3)와 더미 패턴(5) 사이의 간격, 즉 제2 홈 패턴(9)의 크기를 크게 하여야 하는데, 이러한 경우에 더미 패턴(5)이 평탄도를 향상시키는 역할을 충분히 하지 못하게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 평탄도 향상에 충분히 기여하면서도 더미 패턴과 패드 간의 쇼트를 방지할 있는 반도체 소자를 제공하는 데 있다.

도 1은 종래 기술에 따라 실 패턴 및 패드 사이에 더미 패턴이 형성된 반도체 소자를 도시한 평면도이고,

도 2는 도 1의 II-II에 따른 단면도이고,

도 3은 도 1의 종래의 반도체 소자의 전기 테스트시 브릿지가 발생한 상태를 도시한 도면이고,

도 4는 본 발명에 의하여 패드 주변에 더미 패턴을 갖는 반도체 소자를 도시한 평면도이고,

도 5는 도 4의 V-V에 따른 단면도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 반도체 기판 상에 형성된 실 패턴 및 패드를 포함한다. 상기 패드 및 실 패턴과 이격되어 있고 상기 반도체 기판의 전면에 형성된 제1 더미 패턴을 구비한다. 그리고, 상기 패드와 제1 더미 패턴 사이에서 상기 패드와 이격되고 상기 패드를 둘러싸도록 위치하고, 상기 제1 더미 패턴과 전기적으로 절연되어 상기 패드와 제1 더미 패턴간에 브릿지에 의한 쇼트를 방지할 수 있는 제2 더미 패턴을 포함한다.

상기 실 패턴과 제1 더미 패턴간의 간격은 0.5∼10㎛으로 구성할 수 있다. 상기 패드와 제2 더미 패턴간의 간격도 0.5∼10㎛으로 구성할 수 있다. 상기 제1 더미 패턴과 제2 더미 패턴간의 간격도 0.5∼10㎛으로 구성할 수 있다. 상기 제2 더미 패턴은 링, 원 또는 다각형 형태로 구성할 수 있으며, 상기 제2 더미 패턴은 복수개로 구성할 수도 있다. 상기 제1 더미 패턴 내에는 스트레스 완화를 위한 홈 패턴이 형성되어 있을 수 있다.

상술한 바와 같이 본 발명의 반도체 소자는 평탄도를 향상시키도록 제1 더미 패턴을 형성하면서도 제1 더미 패턴과 전기적으로 절연되는 제2 더미 패턴을 형성하여 패드와 제1 더미 패턴간의 브릿지에 의한 쇼트를 방지할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 4는 본 발명에 의하여 패드 주변에 더미 패턴을 갖는 반도체 소자를 도시한 평면도이고, 도 5는 도 4의 V-V에 따른 단면도이다.

구체적으로, 본 발명의 하부 구조물(미도시) 및 층간 절연막(미도시)이 형성된 반도체 기판 상의 중앙부에 도전막, 예컨대 금속막으로 실 패턴(21)이 다양한 모양으로 형성되어 있고, 상기 반도체 기판의 주변부에 도전막, 예컨대 금속막으로 복수개의 패드(23)가 형성되어 있다. 그리고, 실 패턴(21) 및 패드(23)를 제외한 부분은 전체적으로 제1 더미 패턴(25) 및 제2 더미 패턴(27)이 형성되어 있다.

상기 제2 더미 패턴(27)은 상기 패드(23) 주위로 둘러싸도록 위치하고 제1 홈 패턴(29)에 의하여 소정 거리, 예컨대 0.5∼10㎛ 이격되어 형성된다. 상기 제1 홈 패턴(29)은 패드(23)와 제2 더미 패턴(27)간의 브릿지를 방지하기 위하여 형성된다. 상기 제2 더미 패턴(27)은 본 실시예에서는 사각형으로 형성하였으나, 링, 원 또는 다각형 형태로 다양하게 형성할 수도 있다. 또 본 실시예에서는 제2 더미 패턴(27)을 하나 형성하였으나, 복수개 형성할 수 도 있다.

그리고, 상기 제1 더미 패턴(25)은 상기 제2 더미 패턴(27)으로부터 제2 홈 패턴(31)에 의하여 소정 거리, 예컨대 0.5∼10㎛ 이격되어 형성되어 있다. 그리고, 상기 제1 더미 패턴(25)은 상기 실 패턴(21)과도 소정거리, 예컨대 0.5∼10㎛ 이격되어 있으면서 상기 실 패턴을 제외한 부분에도 형성되어 있다. 상기 제2 홈 패턴(31)은 실 패턴(21)과 제1 더미 패턴(25) 및 제1 더미 패턴(25)과 제2 더미 패턴(27) 간의 브릿지를 방지하기 위하여 형성된다. 또한, 상기 제1 더미 패턴(25)에는 스트레스 완화를 위한 제3 홈 패턴(33)이 형성되어 있다.

특히, 본 발명의 반도체 소자는 패드(23)와 제1 더미 패턴(25) 간의 브릿지에 의한 쇼트 문제를 해결하기 위하여 패드(23) 주위에 제1 홈 패턴(29) 및 제2 홈 패턴(31)에 의해 전기적으로 절연되는 제2 더미 패턴(27)이 형성되어 있다. 따라서, 패드(23)와 제2 더미 패턴(27) 간의 브릿지에 의한 쇼트가 발생하더라도 제2 홈 패턴(31)에 의하여 제1 더미 패턴(25)이 패드(23)와 격리되어 있으므로 반도체 소자는 전기 테스트시 전혀 영향을 받지 않는다. 결과적으로, 본 발명의 반도체 소자는 실 패턴(21)과 패드(23) 사이에 평탄도를 향상시키도록 제1 더미 패턴(25) 및 제2 더미 패턴(27)을 형성하면서도 상기 제1 더미 패턴(25)과 패드(23)간을 절연시켜 브릿지에 의한 쇼트를 방지할 수 있다.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

상술한 바와 같이 본 발명의 반도체 소자는 실 패턴(21)과 패드(23) 사이에 평탄도를 향상시키도록 제1 더미 패턴(25)을 형성하면서도 패드(23) 주위에 제2 더미 패턴(27) 및 제2 홈 패턴(31)을 형성하여 패드(23)와 제1 더미 패턴(25)간의 브릿지에 의한 쇼트를 방지할 수 있다.

Claims

반도체 기판 상에 형성된 실 패턴 및 패드;

상기 패드 및 실 패턴과 이격되어 있고 상기 반도체 기판의 전면에 형성된 제1 더미 패턴; 및

상기 패드와 제1 더미 패턴 사이에서 상기 패드와 이격되고 상기 패드를 둘러싸도록 위치하고, 상기 제1 더미 패턴과 전기적으로 절연되어 상기 패드와 제1 더미 패턴간에 브릿지에 의한 쇼트를 방지할 수 있는 제2 더미 패턴을 구비하는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 실 패턴과 제1 더미 패턴간의 간격은 0.5∼10㎛인 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 패드와 제2 더미 패턴간의 간격은 0.5∼10㎛인 것을특징으로 하는 반도체 소자.
제1항에 있어서, 상기 제1 더미 패턴과 제2 더미 패턴간의 간격은 0.5∼10㎛인 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 제2 더미 패턴은 링, 원 또는 다각형 형태로 되어 있는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 제2 더미 패턴은 복수개 형성되어 있는 것을 특징으로 하는 반도체 소자.
제1항에 있어서, 상기 제1 더미 패턴 내에는 스트레스 완화를 위한 홈 패턴이 형성되어 있는 것을 특징으로 하는 반도체 소자.