KR100967202B1 - 반도체소자의 금속패드 - Google Patents

Abstract

본 발명은 반도체소자의 금속패드에 관한 것으로서, 반도체소자의 제조공정시 금속층별로 칩내의 패턴밀도에 따라 금속패드의 밀도를 조절하여 형성함으로써 층간산화막의 평탄화시 층간산화막 두께를 균일하게 형성할 수 있을 뿐만 아니라 층간산화막의 두께가 균일하게 형성됨으로써 후속 포토공정에서 포커스 마진을 확보하여 포토공정의 정밀도를 향상시킬 수 있는 이점이 있다.

반도체소자, 금속패드, 패턴밀도, 포토공정, 정밀도

Description

반도체소자의 금속패드{SEMICONDUCTOR DEVICE OF METAL PAD}

도 1은 일반적인 반도체소자의 금속패드를 나타내 도면이다.

도 2는 본 발명에 의한 반도체소자의 금속패드를 나타낸 도면이다.

도 3은 본 발명에 의한 반도체소자의 금속패드의 적층상태를 나타낸 도면이다.

- 도면의 주요부분에 대한 부호의 설명 -

10, 30 : 금속패드 20 : 빈공간

31 : 제 1금속층 32 : 제 2금속층

본 발명은 반도체소자의 금속패드에 관한 것으로서, 보다 상세하게는 반도체소자의 제조공정시 금속층별로 칩내의 패턴밀도에 따라 금속패드의 밀도를 조절하여 형성함으로써 층간산화막의 평탄화시 층간산화막 두께를 균일하게 형성할 수 있 으며 후속 포토공정의 정밀도를 향상시킬 수 있도록 한 반도체소자의 금속패드에 관한 것이다.

일반적인 반도체소자 설계에서 전기적인 데이터를 위한 프로빙 테스트와 와이어링을 위한 금속패드를 도 1에 도시된 바와 같이 80∼70㎛ 크기의 정사각형 형태로 형성되는데 칩 하부의 금속층으로부터 시작하여 순차적으로 스택 형식으로 적층되어 형성된다.

그런데, 금속패드(10)들은 칩내의 다른 패턴들에 비해 패턴 밀도가 높게 된다. 예를 들어 금속패드가 형성되는 금속층의 패턴밀도가 대략 30% 정도로 보았을 때 금속패드(10)의 밀도는 100%인 80×80㎛의 패턴이 존재하게 된다. 이러한 패턴 밀도의 차이는 층간산화막(미도시) 증착과 CMP(Chemical Mechanical Polishing) 공정에서 칩내 단차를 유발하게 된다. 즉, 층간산화막의 증착시 패턴밀도가 낮은 쪽에 비해 패턴밀도가 높은 쪽이 더욱 높게 증착되어 단차가 발생하게 되는데 단차가 심하지 않는 경우에는 다음 공정인 포토공정에 문제가 없으나 단차가 심할 경우 칩내의 위치에 따라 초점이 흐려지는 현상이 발생하여 이상 패턴이 생길 수 있는 문제점이 있다.

특히 제품이 아닌 공정 셋업과 단위 공정 테스트를 위한 레티클에서는 금속패드의 수가 많아 단차가 심하게 발생하여 이러한 포토공정에서의 문제점은 더욱 커진다. 또한, 제품과 공정테스트를 위한 패턴이 동시에 있는 레티클의 경우 제품쪽의 금속패턴 밀도는 낮은 반면 공정 테스트를 위한 지역은 금속패드에 의해 패턴밀도가 증가하여 층간산화막의 두께가 달라져 단차가 발생하게 되고, 이러한 경향 은 금속층이 높아질수록 그 정도가 심해진다.

이러한 단차는 심한 경우 웨이퍼 표면의 한 칩내에서 절대 단차가 4000Å 이상되는 경우도 있다. 현재 진행되는 일반적인 포토공정에서의 포커스 마진은 대략 0.4㎛ 정도여서 칩내에서 2000Å 이상의 단차가 발생할 경우 동일 칩내에 정확하게 패턴이 정의되는 지역이 있는 반면 이상 패턴으로 정의되는 지역도 발생하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체소자의 제조공정시 금속층별로 칩내의 패턴밀도에 따라 금속패드의 밀도를 조절하여 형성함으로써 층간산화막의 평탄화시 층간산화막 두께를 균일하게 형성할 수 있으며 후속 포토공정의 정밀도를 향상시킬 수 있도록 한 반도체소자의 금속패드를 제공함에 있다.

상기와 같은 목적을 실현하기 위한 본 발명은 프로빙 테스트나 와이어링을 위해 금속패드가 형성된 반도체소자의 금속패드에 있어서, 상기 금속패드 내에 빈공간이 형성된 것을 특징으로 한다.

위에서 빈공간의 밀도는 상기 금속패드가 형성되는 동일 금속층의 패턴밀도와 동일하게 조절되는 것을 특징으로 한다.

또한, 상기 빈공간은 적층되는 금속패드에서 서로 중첩되지 않도록 형성하는 것을 특징으로 한다.

또한, 상기 빈공간은 최상층의 금속패드에는 형성되지 않는 것을 특징으로 한다.

위와 같이 이루어진 본 발명은 금속패드의 밀도를 조절하기 위해 금속패드 내에 빈공간을 형성하고 빈공간의 밀도를 금속패드가 형성되는 금속층의 패턴밀도와 동일하게 조절함으로써 층간산화막의 단차를 줄여 층간산화막의 평탄화시 층간산화막 두께를 균일하게 형성할 수 있을 뿐만 아니라 후속 포토공정의 오류를 방지할 수 있게 된다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2는 본 발명에 의한 반도체소자의 금속패드를 나타낸 도면이다.

여기에 도시된 바와 같이 금속패드(30)의 안쪽에 빈공간(20)을 슬릿 모양으로 형성하여 금속패드(30)의 밀도를 낮게 조절하였다.

이와 같이 빈공간(20)의 형태는 어떠한 형태로 형성해도 무관하며 칩내에서 금속패드(30)가 형성되는 금속층의 평균 패턴밀도를 시뮬레이션 툴 등을 이용하여 추출한 후 추출된 패턴밀도와 동일하게 금속패드의 내부에 빈공간(20)을 형성하여 금속패드(30)의 밀도는 낮게 형성하게 된다.

여기에 도시된 금속패드(30)의 밀도는 약 50% 정도로 금속과 빈공간의 비율을 비슷하게 형성하였다.

또한, 도 3과 도시된 바와 같이 금속층을 다층으로 형성할 경우 하부의 금속층에 형성되는 제 1금속패드(31)와 상부의 금속층에 형성되는 제 2금속패드(32)가 중첩될 경우 금속패드의 밀도 조절을 위해 형성한 빈공간(20)이 하부의 제 1금속패드(31)와 상부의 제 2금속패드(32)가 서로 중첩되지 않도록 빈공간(20)의 형태를 조절함으로써 층간절연막(미도시)의 증착시 단차를 효과적으로 줄일 수 있게 된다.

따라서, 층간산화막의 증착 및 CMP 공정에 의한 평탄화도를 높일 수 있으며, 후속 포토공정의 정밀도를 향상시킬 수 있어 정확한 패터닝이 가능하게 된다.

한편, 프로빙 테스트나 와이어링을 위해 직접 접촉되는 금속패드의 경우에는 빈공간을 형성하지 않고 100%의 밀도의 금속패드를 형성하여 접촉성을 높였다.

상기한 바와 같이 본 발명은 반도체소자의 제조공정시 금속층별로 칩내의 패턴밀도에 따라 금속패드의 밀도를 조절하여 형성함으로써 층간산화막의 평탄화시 층간산화막 두께를 균일하게 형성할 수 있는 이점이 있다.

또한, 층간산화막의 두께가 균일하게 형성됨으로써 후속 포토공정에서 포커스 마진을 확보하여 포토공정의 정밀도를 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 프로빙 테스트나 와이어링을 위해 금속패드가 형성된 반도체소자의 금속패드에 있어서,

   상기 금속패드 내에 상기 금속패드를 관통하는 빈공간이 형성된 것을 특징으로 하는 반도체소자의 금속패드.
2. 제 1항에 있어서, 상기 빈공간의 밀도는 상기 금속패드가 형성되는 동일 금속층의 패턴밀도와 동일하게 조절되는 것을 특징으로 하는 반도체소자의 금속패드.
3. 제 1항에 있어서, 상기 빈공간은 적층되는 금속패드에서 서로 중첩되지 않도록 형성하는 것을 특징으로 하는 반도체소자의 금속패드.
4. 제 1항에 있어서, 상기 빈공간은 최상층의 금속패드에는 형성되지 않는 것을 특징으로 하는 반도체소자의 금속패드.

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