KR100369020B1 - 조정 마크의 제조 방법 - Google Patents

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토르스텐 베르네케
요헨 하네벡
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인피니언 테크놀로지스 아게
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Abstract

본 발명은 집적 회로를 가진 구조물에 조정 마크를 제조하기 위한 방법에 관한 것이다. 절연체층(2) 내에 콘택홀(4) 및 조정 트렌치(5)가 에칭되며, 상기 콘택홀 및 조정 트렌치의 하부면은 제 1 금속층(3)에 이른다. 조정 트렌치(5) 및 콘택홀(4) 내로 금속(6)이 디포짓된다. 후속하는 화학적-기계적 폴리싱에 의해 조정 트렌치(5)의 영역에 있는 금속 표면이 함몰되어, 절연체층(2) 상에 디포짓되는 제 2 금속층(9)에서 조정 마크에 대한 프로파일을 형성한다.

Description

조정 마크의 제조 방법 {PROCESS FOR PRODUCING ADJUSTING MARKS}
본 발명은 집적 회로를 가진 구조물에 조정 마크를 제조하기 위한 방법에 관한 것이다.
이러한 집적 회로를 가진 구조물은 특히 웨이퍼로 형성된 반도체 기판 내에 형성된 DRAM 셀 장치로 형성될 수 있다.
반도체 기판 상에 특히 집적 회로의 와이어링을 위해 층층이 놓인 다수의 층이 제공된다. 상기 층에는 금속 스트립 도체 시스템이 연장된다. 특히 산화물층으로 형성된 절연체층이 직접 또는 부가층의 삽입 하에 반도체 기판 상에 제공된다. 스트립 도체들의 접속을 위해, 상기 절연체층 내에 콘택홀이 에칭된다. 이렇게 제조된 콘택홀은 금속, 예컨대 텅스텐으로 채워진다. CMP(화학적-기계적 폴리싱) 공정에 의해 산화물층의 표면이 특히 콘택홀의 상부 에지 위로 돌출한 금속이 평평하게 폴리싱된다. 그리고 나서, 상기 산화물층 상에 금속층이 제공된다. 그 다음에, 상기 금속층의 구조화를 위해 레지스트 마스크가 제공된다.
여기서 상기 레지스트 마스크가 금속층 상에 정확히 정렬되어야 한다는 문제점이 있다. 특히, 레지스트 마스크는 산화물층 내의 스트립 도체의 구조 상에 정렬되어야 한다. 그러나, 금속층이 불투명하기 때문에, 산화물층 내의 구조물이 직접 광학적으로 검출될 수 없다. 따라서, 조정 마크가 국부적 홈으로서 금속층 내에 배치된다. 상기 홈은 예컨대 레이저 간섭계와 같은 광학 측정 장치에 의해 검출될 수 있다.
이러한 방식의 조정 마크를 제조하기 위해, 산화물층의 정해진 장소에 조정 트렌치가 에칭된다. 상기 조정 트렌치는 콘택홀과 함께 산화물층 내에 에칭된다. 그리고 나서, 콘택홀과 함께 조정 트렌치가 금속으로 채워진 다음, CMP 공정에 의한 표면 가공이 이루진다.
조정 트렌치의 폭은 콘택홀의 폭 보다 현저히 크다. 통상적으로 콘택홀의 폭은 약 0.3 ㎛인 한편, 조정 트렌치의 폭은 약 2 ㎛이다.
이것은 CMP 공정 동안 금속층의 상부면에 대한 압력에 의해 조정 트렌치 내의 금속층의 표면이 함몰되지만, 콘택홀 내의 금속층의 표면은 함몰되지 않는 결과를 초래한다. 그 이유는 특히 텅스텐의 사용시 금속층이 산화물층 보다 부드럽기 때문이다. 콘택홀의 폭이 작은 경우, 콘택홀의 전체 표면에 걸쳐 연장된 산화물층은 폴리싱 공정 동안 지지 작용을 수행한다. 조정 트렌치의 폭이 콘택홀의 폭 보다 현저히 크기 때문에, 산화물층의 지지 작용은 조정 트렌치의 에지 영역에서만 야기되므로, CMP 공정 동안 조정 트렌치의 중심에서는 금속 표면의 함몰부가 형성된다.
상기 함몰부는 조정 마크의 프로파일을 형성한다. 조정 마크는 금속층의 디포짓 후 조정 트렌치 상부에 놓인다. 조정 마크는 이전에 형성된 프로파일에 상응하는 홈으로 형성된다.
조정 마크가 광학 측정 장치에 의해 검출될 수 있도록 하기 위해, 평평한 금속 표면이 조정 마크를 형성하는 홈으로 천이되는 부분이 에지 영역으로 가급적 급하강 해야한다. 또한, 조정 마크가 측정 장치에 의해 확실하게 검출될 수 있기 위해서는, 조정 마크가 재현 가능하게 제조될 수 있어야 한다. 공지된 조정 마크에서는 이러한 요구가 충분히 충족되지 않는 것으로 나타났다.
이러한 조정 마크의 제조시 중요한 문제점은 금속 표면의 함몰부가 CMP 공정에서 재현 가능하게 제조될 수 없다는 것이다. 따라서, 상이한 제조 로트(lot)에서 조정 마크를 형성하는 홈의 프로파일이 변동되기 때문에, 그 측정이 어렵거나 또는 에러를 갖는다. 또다른 문제점은 CMP 공정 동안 폴리싱제 잔류물이 조정 트렌치의 금속층의 함몰부 내에 쌓인다는 것이다. 함몰부의 형성시 재현성의 부족으로 인해 그 표면이 불규칙한 부분을 갖고, 상기 부분에 폴리싱제 잔류물이 쌓이므로 폴리싱제 잔류물이 제거될 수 없다. 폴리싱제 잔류물은 특히 함몰부의 에지 영역에 쌓인다. 이것은 함몰부의 프로파일이 에지 영역에서 필요한 경사도를 갖지 않게 하므로, 평평하게 하강하는 에지를 가진 조정 마크가 얻어진다. 따라서, 조정 마크가 측정 장치에 의해 확실하게 검출될 수 없다.
미국 특허 제 5,869,383호에는 반도체 기판에 레이저를 정렬하기 위해 사용되는 조정 마크의 제조 방법이 공지되어 있다. 반도체 기판은 실리콘 웨이퍼로 이루어지고, 예컨대 DRAM 셀 장치를 형성하는 집적 회로 장치를 포함한다. 이러한 DRAM 셀 장치의 제조시 생기는 에러를 가진 회로가 전체 DRAM 셀 장치의 기능 저하를 일으키지 않도록 하기 위해, 회로의 적어도 일부가 리던던트하게 형성된다. 2중으로 제공되는 회로 중 하나가 에러를 가지면, 에러를 가진 회로는 비활성화되고, 상응하는 회로가 활성화된다.
특정 회로의 비활성화는 레이저에 의해, 반도체 기판 상에 제공되는 용융 가능한 층 세그먼트가 용융됨으로써 이루어진다. 바람직하게는, 상기 층 세그먼트가 폴리실리콘으로 이루어진다. 폴리실리콘 층 세그먼트는 절연체층의 삽입 하에 반도체 기판 상에 제공된다. 상기 폴리실리콘 층 세그먼트 및 반도체 기판 상에 다수의 유전 중간층이 제공된다.
상기 유전 중간층 상에 실리콘 산화물 또는 실리콘 질화물로 이루어진 패시베이션층이 제공된다. 상기 패시베이션층의 두께는 200 nm 내지 1000 nm 이다.
상기 패시베이션층 상에 레지스트 마스크를 형성하기 위한 레지스트 층이 제공된다. 포토리소그래피 공정에 의해 홀 패턴이 레지스트 층에 형성된다. 에칭공정, 바람직하게는 RIE(reactive-ion-etching) 공정을 이용해서 레지스트 마스크의 상기 홀을 통해 리세스가 유전 중간층에 형성된다. 상기 리세스는 폴리실리콘 층 세그먼트 상부에 배치된다. 상기 리세스의 깊이는 리세스의 바닥이 폴리실리콘 층 세그먼트의 상부에 밀접하게 놓이도록 선택된다. 집적 회로의 비활성화를 위해, 레이저로부터 방출된 레이저 빔이 각각의 리세스 내로 안내되고, 그로 인해 그 아래 놓인 폴리실리콘 층 세그먼트가 용융된다.
레이저의 정렬은 조정 마크에 의해 이루어진다. 조정 마크의 제조를 위해, 최상단 유전 중간층의 표면의 정해진 장소에 금속층이 제공된다. 상기 금속층 상에는 무반사층(antireflection layer)이 제공된다. 그 다음에, 패시베이션층이 전체 기판 상에 제공된다. 상기 패시베이션층은 최상단 유전 중간층의 노출된 부분 및 금속층 및 그 위에 놓인 무반사층을 커버한다.
상기 무반사층 상에는 레지스트 층이 제공된다. 홀 패턴을 형성하기 위한 포토리소그래피 공정에서 레지스트 층에 홀 패턴이 형성된다. 상기 홀 패턴에 의해 후속하는 에칭 공정에서 폴리실리콘 층 세그먼트 상부의 유전 중간층 내에 리세스가 형성될 뿐만 아니라, 패시베이션층 및 금속층 상부의 무반사층 내에도 리세스가 형성된다. 상기 리세스는 금속층의 표면까지 에칭되며 조정 마크를 형성한다.
미국 특허 제 5,270,255호에는 조정 마크를 형성하기 위한 또다른 방법이 공지되어 있다. 거기서는 집적 회로를 가진 반도체 기판상에 절연체 층이 제공된다. 상기 절연체 층 내에는 반도체 기판에서 집적 회로의 와이어링을 위한 스트립 도체를 형성하기 위한 콘택홀이 에칭된다. 콘택홀에 부가해서, 조정 트렌치가 조정 마크를 형성하기 위해 절연체 층에 에칭된다.
그리고 나서, 제 1 스퍼터링 공정에서 TiN 층이 절연체 층 상에 제공된다. 상기 층의 두께는 약 100 nm 내지 500 nm 이므로, 상기 층의 제공 후에도 조정 트렌치 및 콘택홀의 프로파일이 주어진다.
제 2 스퍼터링 공정에서는 약 150 nm 내지 200 nm의 두께를 가진 금속층이 제공되므로, 상기 층의 제공 후에도 콘택홀 및 조정 트렌치의 프로파일이 주어진다.
그리고 나서, 제 3 스퍼터링 공정에서 200 nm 내지 400 nm 범위의 두께를 가진 부가의 금속층이 제공된다. 상기 층 두께는 조정 트렌치 보다 작은 폭을 가진 콘택홀이 금속으로 거의 완전하게 채워지도록 선택된다. 그러나, 조정 트렌치가 부분적으로만 금속으로 채워지므로, 그 영역에서 표면에 용기형 홈이 생긴다.
마지막 금속층의 제공은 스퍼터링 공정의 적합한 선택에 의해, 조정 트렌치 상부의 홈이 명확한 프로파일을 갖도록, 특히 에지 영역에서 명확하게 형성된 에지를 갖도록 이루어진다.
최상단 금속층 내의 상기 홈은 예컨대 금속층 상에서 레지스트 마스크를 정렬시키는 조정 마크를 형성한다.
미국 특허 제 5 663 099호에는 조정 마크의 제조 방법이 공지되어 있다. 이 방법에서는 절연체층이 반도체 기판 상에 제공된다. 콘택홀 및 조정 트렌치가 상기 절연체층 내에 에칭되며, 상기 콘택홀 및 조정 트렌치의 하부면은 반도체 기판에 이른다. 콘택홀 및 조정 트렌치는 금속으로 채워진다. 후속해서, 절연체층의표면이 처리된다. 제 2 금속층이 절연체층 상에 디포짓되고, 조정 트렌치의 영역에서 금속층의 상부면에 국부적 홈이 형성된다. 상기 홈은 조정 마크를 형성한다.
미국 특허 제 5 786 260호에는 조정 마크의 제조시 화학적-기계적 폴리싱의 사용이 공지되어 있다.
본 발명의 목적은 적은 비용으로 제조될 수 있고 동시에 측정 장치에 의해 확실하게 검출될 수 있는 조정 마크의 제조 방법을 제공하는 것이다.
도 1 내지 4는 집적 회로를 가진 구조물에 조정 마크를 제조하기 위한 개별 단계를 나타낸 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 2: 절연체층
3, 9: 금속층 4: 콘택홀
5: 조정 트렌치 6: 금속
8: 홈
상기 목적은 청구항 제 1항의 특징에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 방법에서는 반도체 기판에서 집적 회로의 와이어링을 위한 스트립 도체의 제조와 함께 조정 마크의 제조가 이루어진다.
제 1 단계에서, 제 1 금속층이 집적 회로를 가진 반도체 기판에 제공된다.
그리고 나서, 상기 제 1 금속층에 절연체층이 제공된다.
그 다음에, 상기 절연체 층 내에 콘택홀 및 조정 트렌치가 에칭된다. 이때, 콘택홀 및 조정 트렌치의 하부면이 상기 금속층에 이른다. 콘택홀은 집적 회로의 와이어링을 위한 스트립 도체의 접속을 위해 사용된다.
그 다음에, 금속이 조정 트렌치 및 콘택홀 내에 투입되고, 후속해서 절연체층의 표면이 화학적-기계적 폴리싱(CMP)에 의해 처리된다. 조정 트렌치의 영역에서 금속 표면이 함몰되어 조정 마크의 프로파일을 형성한다.
끝으로, 제 2 금속층이 절연체층 상에 디포짓된다. 조정 트렌치의 영역에 있는 금속층은 각각의 프로파일에 따라 국부적 홈을 갖는다. 상기 홈이 조정 마크를 형성한다.
본 발명에 따른 방법의 중요한 장점은 조정 마크의 제조가 반도체 기판에서 집적 회로의 와이어링을 위한 스트립 도체의 접속과 함께 이루어진다는 것이다. 즉, 조정 마크의 제조를 위한 부가의 단계가 필요치 않다. 또한, 조정 마크가 부가층의 삽입 없이 콘택홀과 함께 절연체층 상부의 금속층 내에 형성된다. 따라서, 조정 마크가 최소 비용으로 제조될 수 있다.
낮은 제조 비용에도 불구하고, 조정 마크는 광학 측정 장치에 의해 확실하게 검출될 수 있도록 형성된다. 그것에 대한 중요한 이유는 본 발명에 따른 방법에 의해 조정 마크가 높은 재현성으로 제조될 수 있기 때문이다. 이러한 높은 재현성은 특히 절연체층 내의 조정 트렌치 하부에 금속층이 제공됨으로써 얻어진다. 상기 금속층은 조정 트렌치의 에칭시 에칭 스톱으로 사용되므로, 상기 금속층의 상부면이 조정 트렌치의 재현 가능한 평평한 바닥을 형성한다.
조정 트렌치 내로 금속을 투입한 후 화학적-기계적 폴리싱에 의해 조정 트렌치의 영역에 있는 금속 표면의 규칙적이고 재현 가능한 함몰부가 얻어진다. 따라서, 화학적-기계적 폴리싱 동안 함몰부의 프로파일에 바람직하지 않은 영향을 주는 폴리싱제 잔류물이 상기 함몰부에 남지 않는다. 특히, 폴리싱제 잔류물이 함몰부의 에지에 쌓이는 것이 피해진다. 따라서, 화학적-기계적 폴리싱에 의해 조정 트렌치의 영역에서 금속의 함몰부가 얻어지고, 상기 함몰부의 에지는 절연체층의 평평한 표면으로의 급경사 천이부를 형성한다.
조정 트렌치의 폭이 콘택홀의 폭 보다 현저히 큰 것이 바람직하다. 콘택홀의 폭은 콘택홀 내의 금속 표면의 화학적-기계적 폴리싱 동안 콘택홀의 전체 표면에 걸쳐 연장된 경질의 절연체층이 콘택홀 내의 연질 금속에 대한 지지 작용을 할 정도로 작게 선택된다. 그 결과, 화학적-기계적 폴리싱 동안 콘택홀 내의 금속 표면이 함몰되지 않거나 또는 약간만 함몰된다.
이에 반해, 조정 트렌치의 폭은 조정 트렌치의 에지 영역에서만 절연체층의 지지 작용이 이루어질 정도로 크게 선택된다. 따라서, 조정 트렌치 내의 금속 표면이 함몰된다. 상기 함몰의 정도는 화학적-기계적 폴리싱의 프로세스 파라미터 및 조정 트렌치의 폭에 의해 미리 정해질 수 있다.
특히 바람직한 실시예에서, 화학적-기계적 폴리싱은 에칭 프로세스를 포함한다. 상기 에칭 프로세스에서 절연체층의 얇은 표면층이 제거된다. 이로 인해, 콘택홀의 영역에 있는 금속 표면이 절연체층의 표면 위로 약간 돌출한다. 그러나, 조정 트렌치의 영역에 있는 금속 표면의 함몰부는 에칭 프로세스에 의해 거의 영향을 받지 않을 정도로 큰 깊이를 갖는다.
화학적-기계적 폴리싱 후에, 금속층이 절연체층 상에 제공된다. 조정 트렌치의 영역에 있는 함몰부의 프로파일에 따라 금속층의 상부에 상응하는 홈이 얻어진다. 조정 마크를 형성하는 홈은 규칙적인 그리고 특히 에지 영역에서 급경사 프로파일을 갖기 때문에, 광학 측정 장치에 의해 확실하게 검출될 수 있다. 상기 홈을 형성하기 위해 금속층이 조정 트렌치 내의 금속의 함몰부 상에 직접 제공되기때문에, 높은 재현성의 함몰부를 가진 홈이 제조될 수 있다.
이렇게 제조된 조정 마크에 의해 특히 금속층 상에 제공되는 레지스트 마스크가 상기 금속층에 대해 조정될 수 있다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도 1 내지 4에는 조정 마크를 제조하기 위한 본 발명에 따른 방법의 실시예가 개략적으로 도시된다.
도 1에는 도시되지 않은 집적 회로 장치를 포함하는 반도체 기판(1)의 단면도가 도시된다. 반도체 기판(1)은 바람직하게는 실리콘 웨이퍼로 형성된다. 본 실시예에서 집적 회로는 DRAM 셀 장치이다.
집적 회로는 스트립 도체 시스템을 통해 와이어링된다. 상기 스트립 도체들 사이의 접속을 위해, 반도체 기판(1)의 상부에 절연체층(2)이 제공된다. 절연체층(2)은 바람직하게는 산화물층으로 형성된다. 산화물로는 예컨대 SiO2사용된다. 본 실시예에서, 산화물층의 두께는 약 500 nm이다.
다수의 절연체층(2)이 제공될 수 있으며, 상기 절연체층 사이에는 경우에 따라 부가의 층이 제공된다.
본 발명에 따라 반도체 기판(1)과 절연체층(2) 사이에는 제 1 금속층(3)이 제공된다. 금속층(3)은 바람직하게는 텅스텐 또는 AlCu로 이루어진다. 상기 금속층(3)의 두께는 절연체층(2)의 두께 보다 현저히 더 작다. 이 경우, 금속층(3)이 재현 가능하게 제조되는 평평한 표면을 갖는다는 것이 중요하다.
개별 스트립 도체 사이의 접속을 위해 콘택홀(4)이 절연체층(2) 내에 에칭된다. 상기 콘택홀(4)은 산화물층을 완전히 관통하므로, 그 하부면이 금속층(3)의 상부면에서 끝난다.
콘택홀(44)의 에칭에 의해 동시에 조정 트렌치(5)가 절연체층(2)내에 에칭된다. 조정 트렌치(5)는 조정 마크를 형성하기 위해 사용된다. 조정 트렌치(5)가 절연체층(2)을 완전히 관통하므로, 조정 트렌치(5)의 하부면이 제 1 금속층(3)의 상부면에서 끝난다.
도 2에는 조정 트렌치(5) 및 콘택홀(4)이 개략적으로 도시된다. 상기 도면은 척도에 맞지 않기 때문에, 조정 트렌치(5)가 콘택홀(4) 바로 옆에 배치되지 않는다. 콘택홀(4)은 집적 회로의 와이어링을 위해 웨이퍼의 유효 영역에 배치되는 반면, 조정 트렌치(5)는 웨이퍼의 가공 후 단자에 속하는 웨이퍼의 프레임 영역에 배치된다.
콘택홀(4)은 조정 트렌치(5)와 마찬가지로 금속층(3)의 상부면에서 끝나기 때문에, 동일한 깊이를 갖는다. 이에 반해, 조정 트렌치(5)의 폭은 콘택홀(4)의 폭 보다 훨씬 더 크다. 통상적으로 콘택홀(4)의 폭은 약 0.3 ㎛ 인 한편, 조정 트렌치(5)의 폭은 약 2 ㎛이다.
에칭 공정 후에, 개별 조정 트렌치(5) 및 콘택홀(4)에 금속(6)이 디포짓된다. 이 경우, 금속(6)으로는 텅스텐이 사용된다. 상기 공정에서는 통상적으로 금속(6)의 적은 잔류물이 조정 트렌치(5) 및 콘택홀(4)의 상부 에지 위로 돌출하고 절연체층(2)의 상부면을 커버한다.
따라서, 후속해서 화학적-기계적 폴리싱에 의해 절연체층(2)의 상부면, 특히 금속(6)으로 채워진 조정 트렌치(5)의 상부면이 폴리싱된다. 도 3은 절연체층(2)의 가공된 상부면을 도시한다.
도 3에 나타나는 바와 같이, 콘택홀(4)내에 채워진 금속(6)의 상부면은 절연체층(2)의 상부면 위로 약간 돌출한다. 이에 반해, 조정 트렌치(5)내에 채워진 금속(6)의 상부면은 화학적-기계적 폴리싱에 의해 함몰부(7)를 갖는다.
상기 구조는 화학적-기계적 폴리싱의 프로세스를 적합하게 설계함으로써 얻어진다. 먼저, 절연체층(2)의 표면 및, 콘택홀(4) 및 조정 트렌치(5)에 디포짓된 금속(6)의 표면이 기계적으로 폴리싱된다. 조정 트렌치(5) 및 콘택홀(4)내의 금속이 절연체층(2) 보다 현저히 부드럽기 때문에, 금속은 폴리싱의 압력에 의해 휘어지지만, 절연체층(2)은 휘어지지 않는다. 이로 인해, 금속 표면이 절연체층(2)의 표면에 비해 함몰된다.
콘택홀(4)의 폭은 콘택홀(4)의 전체 폭 위의 절연체층(2)이 금속(6)에 대한 지지 작용을 하도록 선택되므로, 금속 표면의 함몰이 완전히 또는 거의 완전히 피해진다.
이에 반해, 조정 트렌치(5)의 폭이 현저히 더 크기 때문에, 이 경우에는 금속(6)의 에지 영역에 대한 지지 작용이 제한된다. 그러나, 조정 트렌치(5)의 중앙에서는 금속(6)이 폴리싱 공정에 의해 강력히 함몰된다. 도 3에 나타나는 바와 같이, 함몰부(7)의 프로파일은 에지 영역에서 금속 표면의 급하강이 이루어지도록 형성된다. 함몰부(7)의 중앙은 평평한 용기의 형태로 형성된다. 함몰부(7)의 깊이는 폴리싱 동안 가해지는 압력에 의해 결정된다.
그리고 나서, 후속 단계에서 절연체층(2)의 상부면이 화학적으로 처리된다. 이로 인해, 절연체층(2)의 얇은 표면층이 에칭된다. 절연체층(2)의 상부면 제거는 콘택홀(4)의 영역에서 금속면이 도 3에 도시된 바와 같이 절연체층(2)의 상부면 위로 약간 돌출하도록 이루어진다. 그러나, 조정 트렌치(5)내의 금속층(3)의 함몰부(7)는 거의 접촉하지 않는다.
조정 트렌치(5)의 바닥이 금속층(3)의 평평한 상부면으로 형성되기 때문에, 조정 트렌치(5)가 일정한 깊이를 갖는다. 이 경우, 조정 트렌치(5)의 깊이가 높은 재현성을 가진 금속층(3)의 사용에 의해 형성되는 것이 특히 바람직하다.
조정 트렌치(5)가 높은 재현성을 가진 금속(6)으로 채워질 수 있으므로, 함몰부(7)가 충전 상부면에 규칙적인 그리고 재현 가능한 표면 프로파일을 형성한다. 따라서, 화학적-기계적 폴리싱 동안 함몰부(7)상에 폴리싱제 잔류물이 남지 않는다. 상기 잔류물은 함몰부(7)의 표면 프로파일에 국부적인 장애를 일으킬 것이다.
도 4에 나타나는 바와 같이, 후속 단계에서 절연체층(2) 상에 바람직하게는 텡스텐으로 이루어진 제 2 금속층(9)이 제공된다. 상기 제 2 금속층(9)의 두께는 약 300 nm인 것이 바람직하다.
상기 금속층(9)의 상부면은 절연체층(2)의 영역에서 금속층(9)의 상부면에 대해 평행한 수평 평면으로 연장된다. 콘택홀(4)의 영역에서 금속층(9)의 상부면은 약간 상승되어 연장되며, 상기 상승은 콘택홀(4) 내의 절연체층(2) 위로금속(6) 상부면의 돌출에 대략 상응한다. 조정 트렌치(5)의 영역에서 상기 금속층(9)이 함몰부(7) 상에 제공되므로, 거기서 금속층(9)의 상부면에 홈(8)이 형성된다.
상기 홈(8)은 조정 마크를 형성한다. 높은 일치를 갖는 상기 홈의 표면 프로파일은 조정 트렌치(5)의 상부에 있는 함몰부(7)의 표면 프로파일에 상응한다. 선행 가공 단계에 따라 홈(8)이 높은 재현성으로 제조될 수 있다. 홈(8)의 에지 영역에서 함몰부(7)에 따라 급하강이 이루어지는 것이 중요하다. 이로 인해, 조정 마크가 예컨대 레이저 간섭계와 같은 광학 측정장치에 의해 확실하게 검출될 수 있다.
조정 마크는 소위 얼라인먼트 마크 또는 소위 오버레이 마크로 형성될 수 있다. 얼라인먼트 마크는 여러 층 평면을 서로 조정하기 위해 사용된다. 오버레이 마크는 층 평면에서 위치 에러를 검출하기 위해 사용된다. 예컨대, 오버레이 마크에 의해 콘택홀(4)을 가진 절연체층(2)에 대한 위치 에러가 검출될 수 있다.
본 실시예에서 조정 마크는 금속층(9)에 제공된 레지스트 마스크를 상기 금속층(9)에 대해 조정하기 위해 사용된다.
이러한 레지스트 마스크는 포토리소그래피 방법에 의해 홀 패턴이 형성된 레지스트 층을 포함한다. 이것을 위해, 반도체 기판(1)이 스테퍼를 이용한 레지스터 구조물의 정해진 장소의 노출을 위해 적합한 방식으로 노출 소오스에 대해 위치 설정된다. 상기 위치 설정은 본 발명에 따른 조정 마크에 의해 수행된다.
본 발명에 따른 조정 마크는 적은 비용으로 제조될 수 있고 동시에 측정 장치에 의해 확실하게 검출될 수 있다.

Claims (17)

  1. 집적 회로를 가진 구조물에 조정 마크를 제조하기 위한 방법에 있어서,
    표면을 가진 제 1 금속층(3)을 집적 회로를 가진 반도체 기판(1) 위에 제공하는 단계;
    절연체층(2)을 금속층(3) 상에 제공하는 단계를 포함하는데, 상기 금속층(3)의 두께는 절연체층(2)의 두께 보다 현저히 작고;
    상기 절연체층(2) 내에 콘택홀(4) 및 조정 트렌치(5)를 에칭하는 단계를 포함하는데, 상기 콘택홀(4) 및 조정 트렌치(5)의 하부면이 금속층(3)에 이르고, 상기 조정 트렌치(5)의 폭이 상기 콘택홀(4)의 폭 보다 현저히 크고;
    상기 조정 트렌치(5) 및 콘택홀(4) 내로 금속을 투입하고 후속해서 상기 절연체층(2)의 표면을 화학적-기계적 폴리싱(CMP)에 의해 처리하는 단계를 포함하는데, 상기 조정 트렌치(5)의 영역에 있는 금속 표면이 함몰되어 조정 마크용 프로파일을 형성하고;
    제 2 금속층(9)을 상기 절연체층(2) 상에 디포짓하는 단계를 포함하며, 상기 조정 트렌치(5)의 영역에 있는 금속층(9)의 상부면에 각각의 프로파일에 따라 국부적 홈(8)이 생기며, 상기 홈이 조정 마크를 형성하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 화학적-기계적 폴리싱이 에칭 공정을 포함하며, 상기 에칭 공정에서 절연체층(2)의 얇은 표면층이 제거됨으로써, 콘택홀(4)의 영역에 있는 금속 표면이 절연체층(2)의 상부면 위로 약간 돌출하는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서,
    상기 제 1 금속층(3)이 텅스텐 또는 AlCu 로 이루어지는 것을 특징으로 하는 방법.
  4. 제 1항 또는 2항에 있어서,
    상기 조정 트렌치(5) 및 콘택홀(4)이 텅스텐으로 채워지는 것을 특징으로 하는 방법.
  5. 제 1항 또는 2항에 있어서,
    상기 제 2 금속층(9)이 텅스텐으로 이루어지는 것을 특징으로 하는 방법.
  6. 제 1항 또는 2항에 있어서,
    상기 절연체층(2)이 산화물층으로 이루어지는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 산화물층이 SiO2로 이루어지는 것을 특징으로 하는 방법.
  8. 제 1항 또는 2항에 있어서,
    상기 금속층(9)이 약 300 nm의 층 두께를 갖는 것을 특징으로 하는 방법.
  9. 제 1항 또는 2항에 있어서,
    상기 절연체층(2)이 약 500 nm의 층 두께를 갖는 것을 특징으로 하는 방법.
  10. 제 1항 또는 2항에 있어서,
    상기 콘택홀(4)의 폭이 조정 트렌치(5)의 폭 보다 현저히 작은 것을 특징으로 하는 방법.
  11. 제 10항에 있어서,
    상기 조정 트렌치(5)의 폭이 약 2 ㎛인 것을 특징으로 하는 방법.
  12. 제 10항에 있어서,
    상기 콘택홀(4)의 폭이 약 0.3 ㎛인 것을 특징으로 하는 방법.
  13. 제 1항 또는 2항에 있어서,
    상기 조정 마크가 얼라인먼트 마크 또는 오버레이 마크로 형성되는 것을 특징으로 하는 방법.
  14. 제 1항 또는 2항에 있어서,
    상기 조정 마크가 반도체 기판(1)을 형성하는 웨이퍼의 프레임 내에 배치되는 것을 특징으로 하는 방법.
  15. 제 14항에 있어서,
    상기 조정 마크에 의해 제 2 금속층(9)에 대한 레지스트 마스크의 조정이 이루어지는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    상기 조정 마크에 의해 콘택홀(4)을 가진 평면에 대한 위치 에러가 검출되는 것을 특징으로 하는 방법.
  17. 제 1항 또는 2항에 있어서,
    상기 집적 회로가 반도체 기판(1) 내에 DRAM 셀 장치로 형성되는 것을 특징으로 하는 방법.
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