KR100709477B1 - 반도체 소자의 오버레이 버니어 및 그의 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 오버레이 버니어(overlay vernier) 및 그의 형성방법에 관한 것으로, 이후 증착되는 도전막에 의해 오버레이 버니어 패턴이 완전히 매립될 수 있도록 오버레이 버니어 패턴을 다수개로 세분화시키어 오버레이 버니어를 형성하는 기술이다.
이와 같은 본 발명을 이용하면, 하부층이 갖는 단차로 인한 오버레이 리딩(overlay reading) 오류를 방지할 수 있는 효과가 있다.
오버레이 버니어, 단차, 오버레이 리딩 오류
Description
도 1은 종래 기술에 따른 오버레이 버니어의 평면도
도 2는 도 1을 A-A선에 따라 절단한 단면도
도 3은 하부층이 단차를 갖지 않는 경우의 SEM 사진
도 4는 하부층이 단차를 갖는 경우의 SEM 사진
도 5는 본 발명의 실시예에 따른 오버레이 버니어의 평면도
도 6은 도 5를 B-B선에 따라 절단한 단면도
도 7a 내지 도 7c는 본 발명의 실시예에 따른 오버레이 버니어의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
31 : 하부층 32 : 제 1 절연막
33 : 오버레이 버니어 패턴 34 : 텅스텐막
35 : 오버레이 버니어 36 : 제 2 절연막
본 발명은 반도체 소자의 오버레이 버니어(overlay vernier) 및 그의 형성방법에 관한 것으로, 특히 오버레이 리딩(overlay reading) 오류를 방지하기 위한 반도체 소자의 오버레이 버니어 및 그의 형성방법에 관한 것이다.
주지된 바와 같이, 적층 구조의 반도체 소자를 제조함에 있어서 전(前) 공정에서 형성된 레이어(layer)와 현(現) 공정을 통해 형성하는 레이어간의 정렬이 매우 중요하다.
이에 따라, 통상의 반도체 제조 공정에서는 각 레이어에 상, 하부 레이어들간의 정렬 상태를 파악 및 보정하기 위해 다이(Die)와 다이 사이를 분할하는 스크라이브 라인(scribe line)내에 오버레이 버니어(overlay vernier)를 형성하고 있다.
도 1은 종래 기술에 따른 오버레이 버니어의 평면도이고, 도 2는 도 1을 A-A선에 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 종래 기술에 따른 오버레이 버니어(25)는 소정의 구조물이 형성된 하부층(21)과, 상기 하부층(21) 위에 형성되며 오버레이 버니어 패턴을 갖는 제 1 절연막(22)과, 상기 오버레이 버니어 패턴 내부 표면상에 형성되는 텅스텐막(23)과, 상기 텅스텐막(23)을 포함한 제 1 절연막(22)상에 형성되는 제 2 절연막(24)으로 구성되며, 상기 텅스텐막(23)이 형성된 오버레이 버니어(25)에 의한 오버레이 신호를 이용하여 오버레이를 측정하고 있다.
한편, 메인 칩 영역과 오버레이 버니어가 형성되는 영역간의 패턴 밀도 차이로 인한 CMP(Chemical Mechanical Polishing) 공정시 오버레이 버니어(25)가 어택(attack)되는 현상을 방지하기 위하여 더미 버니어(dummy vernier)(230)를 추가로 구성한다.
그러나, 전술한 종래 기술에 따른 오버레이 버니어는 다음과 같은 문제점을 갖는다.
종래 기술에서는 메인 칩 영역에 콘택홀을 형성하면서 오버레이 버니어가 형성될 영역에 메인 칩 영역의 콘택홀보다 훨씬 큰 폭을 갖는 오버레이 버니어 패턴을 형성하고, 메인 칩 영역의 콘택홀이 완전히 매립되도록 전면에 텅스텐막을 증착한 다음, 메인 칩 영역의 콘택홀 외부의 텅스텐막을 제거하기 위한 CMP(Chemical Mechanical Polishing) 공정시 오버레이 버니어 패턴 외부의 텅스텐막도 같이 제거한다.
메인 칩 영역의 콘택홀은 텅스텐막에 의해 완전히 매립되나, 메인 칩 영역의 콘택홀을 매립하기 위한 텅스텐막 두께로 폭이 넓은 오버레이 버니어 패턴을 매립시킬 수 없어, 텅스텐막은 오버레이 버니어 패턴의 내부 표면을 따라서 형성되게 된다.
따라서, 하부층이 단차를 갖는 경우 상기 텅스텐막에도 단차가 발생되게 된다.
도 3은 하부층이 단차를 갖지 않는 경우의 SEM 사진이고, 도 4는 하부층이 단차를 갖는 경우의 SEM 사진이다.
도 4에 나타난 바와 같이 텅스텐막의 단차(B)는 상부층에 단차(A)를 유발시키며 이러한 비이상적인 단차는 오버레이 신호를 변형시켜 오버레이 리딩(overlay reading) 오류를 유발시키어 레이어간 정렬 상태를 불량하게 만들고, 소자의 수율(yield)을 떨어뜨린다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 오버레이 리딩 오류를 방지할 수 있는 반도체 소자의 오버레이 버니어의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 오버레이 리딩 오류를 방지하여 레이어간 정렬 상태를 개선시키는데 있다.
본 발명의 또 다른 목적은 레이어간 정렬 상태를 개선하여 소자 수율을 향상시키는데 있다.
본 발명에 따른 반도체 소자의 오버레이 버니어는 소정의 구조물이 형성된 하부층, 하부층상에 형성되며 다수개로 세분화된 제1 오버레이 버니어 패턴 및 제1 오버레이 버니어 패턴과 수직 방향의 제2 오버레이 버니어 패턴을 갖는 제 1 절연막 및 제1 및 제2 오버레이 버니어 패턴을 매립하는 도전막을 포함하는 반도체 소자의 오버레이 버니어를 포함한다.
본 발명에 따른 반도체 소자의 오버레이 버니어 형성방법은 소정의 구조물이 형성된 하부층상에 제 1 절연막을 형성하는 단계와, 제 1 절연막에 다수개의 세분화된 제1 오버레이 버니어 패턴 및 제1 오버레이 버니어 패턴과 수직 방향의 제2 오버레이 버니어 패턴을 형성하는 단계와, 오버레이 버니어 패턴이 매립되도록 전체 구조물상에 도전막을 형성하는 단계와, 제 1 절연막이 노출되도록 상기 도전막을 평탄 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 5는 본 발명의 실시예에 따른 오버레이 버니어의 평면도이고, 도 6은 도 5를 B-B선에 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 오버레이 버니어는 소정의 구조물이 형성된 하부층(31)과, 상기 하부층(31) 위에 형성되며 다수개로 세분화된 오버레이 버니어 패턴들(33)을 갖는 제 1 절연막(32)과, 상기 오버레이 버니어 패턴들(33)을 매립하는 텅스텐막(34)과, 상기 텅스텐막(34) 및 제 1 절연막(32)상에 형성되는 제 2 절연막(미도시)으로 구성되며, 상기 텅스텐막(34)이 매립된 오버레이 버니어(35)에 의한 오버레이 신호를 이용하여 오버레이를 측정한다.
상기 제 1 절연막(32)은 고밀도 플라즈마(High Density Plasma : HDP) 산화막으로 구성하고, 상기 제 2 절연막(미도시)은 플라즈마 유도(plasma Enhanced) TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 구성한다.
한편, 메인 칩 영역과 오버레이 버니어가 형성되는 영역간의 패턴 밀도 차이로 인한 CMP(Chemical Mechanical Polishing) 공정시 오버레이 버니어(35)가 어택(attack)되는 현상을 방지하기 위하여 더미 버니어(350)를 추가로 구성한다.
상기 실시예에서는 텅스텐을 이용하여 오버레이 버니어 패턴을 매립하여 오버레이 버니어를 구성하였으나, 텅스텐 대신에 폴리실리콘, 알루미늄 등과 같이 도전성을 갖는 다른 물질로 구성하여도 무방하다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 오버레이 버니어 형성 공정 단면도이다.
먼저, 도 7a에 도시하는 바와 같이 소정 구조물이 형성된 하부층(31)상에 제 1 절연막(32)을 형성한다.
상기 제 1 절연막(32)은 고밀도플라즈마(High Density Plasma : HDP) 산화막을 5000~10000Å의 두께로 증착하여 형성한다.
그런 다음, 사진 식각 공정으로 상기 제 1 절연막(32)을 식각하여 메인 칩 영역에 콘택홀을 형성하면서 오버레이 버니어가 형성되는 영역에 다수개로 세분화된 오버레이 버니어 패턴(33)들을 형성한다.
종래 기술에서는 오버레이 버니어 패턴이 메인 칩 영역의 콘택홀에 비해 월등히 큰 폭을 가짐에 따라 하부층의의 단차가 텅스텐막에 그대로 전사되어 오버레이 리딩 오류가 발생되는 바, 본 발명에서는 오버레이 버니어 패턴(33)을 다수개로 세분화시키어 전술한 문제점들을 해결하고자 한다.
이어, 도 7b에 도시하는 바와 같이 메인 칩 영역의 콘택홀을 매립하기 위하 여 전면에 화학기상증착(Chemical Mechanical Vapor : CVD)법으로 텅스텐막(34)을 증착하여 오버레이 버니어 패턴(33)들을 완전히 매립시킨다.
종래 기술에서는 메인 칩 영역의 콘택홀을 매립하기 위한 텅스텐막 두께로는 폭이 넓은 오버레이 버니어 패턴을 매립시킬 수 없어 오버레이 버니어 패턴의 표면을 따라서 텅스텐막이 증착되었으나, 본 발명에서는 오버레이 버니어 패턴을 다수개로 세분화하였으므로 메인 칩 영역의 콘택홀을 매립시키는 정도의 두께를 갖는 텅스텐막(34)으로 오버레이 버니어 패턴(33)들을 완전히 매립시킬 수 있다.
그런 다음, 도 7c에 도시하는 바와 같이 상기 제 1 절연막(32)이 노출되도록 상기 텅스텐막(34)을 평탄 제거하여 셀 영역의 콘택홀 내부에 콘택을 형성하고, 텅스텐막(34)이 매립된 오버레이 버니어(35)를 형성한다.
따라서, 상기 오버레이 버니어(35)는 하부층(31)이 갖는 단차의 영향을 거의 받지 않게 된다.
이후, 상기 오버레이 버니어(35)를 포함하는 제 1 절연막(32)상에 HDP 산화막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate) 산화막을 1000~5000Å의 두께로 증착하여 제 2 절연막(36)을 형성한다.
이로써, 본 발명의 실시예에 따른 오버레이 버니어를 완성한다.
한편, 상기 실시예에서는 텅스텐이 매립된 오버레이 버니어를 형성하였으나, 텅스텐 대신에 폴리실리콘, 알루미늄 등과 같이 도전성을 갖는 다른 물질을 사용하여도 무방하다.
본 발명에서는 오버레이 버니어 패턴을 다수개로 세분화하여 텅스텐막이 오 버레이 패턴 내부를 완전히 매립하게 구성하므로 하부층이 단차를 갖더라도 텅스텐막에는 단차가 발생되지 않는다. 따라서, 오버레이 버니어의 상부층에도 단차가 발생되지 않으므로 오버레이 버니어 상부에 폴리실리콘막 잔류물이 형성되지 않는다.
따라서, 오버레이 버니어에 의한 오버레이 신호가 변형되지 않아 오버레이 리딩(overlay reading) 오류가 발생되지 않는다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 오버레이 버니어 패턴을 다수개로 세분화시키어 이후 텅스텐 증착시 오버레이 버니어 패턴을 완전히 매립시킬 수 있다. 따라서, 하부층이 갖는 단차에 의한 영향을 거의 받지 않는 오버레이 버니어를 형성할 수 있으므로 오버레이 리딩 오류를 방지할 수 있다.
둘째, 오버레이 리딩 오류를 방지할 수 있으므로 레이어간 정렬 상태를 개선시킬 수 있다.
셋째, 레이어간 정렬 상태가 개선되므로 소자 수율을 향상시킬 수 있다.
Claims (8)
- 소정의 구조물이 형성된 하부층;상기 하부층상에 형성되며 다수개로 세분화된 제1 오버레이 버니어 패턴 및 상기 제1 오버레이 버니어 패턴과 수직 방향의 제2 오버레이 버니어 패턴을 갖는 제 1 절연막; 및상기 제1 및 제2 오버레이 버니어 패턴을 매립하는 도전막을 포함하는 반도체 소자의 오버레이 버니어.
- 제 1항에 있어서,상기 도전막을 포함한 제 1 절연막상에 형성되는 제 2 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
- 소정의 구조물이 형성된 하부층상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막에 다수개의 세분화된 제1 오버레이 버니어 패턴 및 상기 제1 오버레이 버니어 패턴과 수직 방향의 제2 오버레이 버니어 패턴을 형성하는 단계;상기 제1 및 제2 오버레이 버니어 패턴이 매립되도록 상기 전체 구조물상에 도전막을 형성하는 단계; 및상기 제 1 절연막이 노출되도록 상기 도전막을 평탄 제거하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법.
- 제 3항에 있어서,상기 도전막을 평탄 제거한 이후에 상기 도전막을 포함한 제 1 절연막상에 제 2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성방법.
- 제 3항에 있어서,상기 제 1 절연막은 고밀도 플라즈마 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성방법.
- 제 3항에 있어서,상기 제 1 절연막은 500~10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성방법.
- 제 4항에 있어서,상기 제 2 절연막은 고밀도 플라즈마 산화막 또는 PE-TEOS 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성방법.
- 제 4항에 있어서,상기 제 2 절연막은 1000~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성방법.
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| KR20010070511A (ko) * | 2000-01-11 | 2001-07-25 | 추후제출 | 조정 마크의 제조 방법 |
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