JP3916462B2 - 集積回路の位相シフトおよびトリム・マスクを決定する方法および装置 - Google Patents
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Description
【０００１】
（発明の分野）
本発明は集積回路処理に関する。詳細には、本発明は、ディープ・サブミクロン（＜０．２５μｍ）集積回路処理のための光学修正に関する。
【０００２】
（発明の背景）
集積回路（ＩＣ）が高密度になると、線および構成要素の幅ならびに線間の隔離距離はますます小さくなる。現在は、ディープ・サブミクロン（＜０．２５μｍ）処理が行われている。ただし、ディープ・サブミクロン処理では、レチクル／マスクのパターンの忠実度や光近接効果、レジストおよびエッチング処理中の拡散およびローディングといったいくつかの要因により、シリコンの歩留りが影響を受ける。代表的な問題としては、局所的なパターン密度およびトポロジならびに線端引き戻しによる線幅の変動がある。
【０００３】
図１ａは、ディープ・サブミクロンの設計レイアウト例である。図１ａは、所期のレイアウトを表現しているが、ディープ・サブミクロン処理の物理的特性により、その結果として生じる回路はこの設計レイアウトとは異なる。図１ｂに、図１ａの設計に基づく構造の修正前の状態を示す。
【０００４】
図１ｂの構造では、トポロジおよび密度によって線幅が異なり、これが動作の速度および確度に悪影響を及ぼす恐れがある。また、線の縁部も短くかつ丸められており、これにより接続が断たれたり回路が故障したりする恐れがある。Ｗａｎｇ他に発行された米国特許第５８５８５８０号（「５８０号特許」）には、ゲート幅を、元のサイズからサブミクロン・レベルにすることができる縮小サイズまで縮小する方法および装置が開示されている。
【０００５】
’５８０号特許では、第１の実現可能な最小寸法を持つ第１の製造処理から第２の実現可能な最小寸法を持つ第２の製造処理までの間でゲート・サイズを縮小する。第２の実現可能な最小寸法は第１の実現可能な最小寸法より小さい。しかし、’５８０号特許では、第１の処理について集積回路のレイアウトを作成し、その後、これを第２の処理で使用するために縮小する必要がある。元の回路レイアウトに手を加えることができるように改善したディープ・サブミクロン処理が必要とされている。
【０００６】
（発明の要旨）
集積回路を製造するための位相シフトマスクおよびトリム・マスクを生成する方法および装置について述べる。集積回路の第１の層に第１の領域を区画する第１のマスクを生成する。第１の領域は、少なくとも部分的には、集積回路の第２の層中の領域に基づいている。集積回路の第１の層に第２の領域を区画する第２のマスクを生成する。第２の領域も、少なくとも部分的には、集積回路の第２の層中の領域に基づいている。第２のマスクは、第１のマスクによって発生したアーチファクトも除去する。
【０００７】
同じ要素を同じ参照番号で示す添付の図面の各図に、限定ではなく例示を目的として本発明を図示する。
【０００８】
（詳細な説明）
集積回路を製造するための位相シフトマスクおよびトリム・マスクを生成する方法および装置について述べる。以下の記述には、説明を目的として、本発明が完全に理解されるように多数の特定の詳細が記載してある。ただし、こうした特定の詳細を用いずに本発明を実施することができることは、当業者には明らかであろう。その他、本発明が曖昧にならないように、構造および装置はブロック図の形態で示した。
【０００９】
本明細書における「一実施形態」または「ある実施形態」という記述は、その実施形態と関連づけて説明される特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれる、ということを意味する。また、本明細書中の様々な箇所に「一実施形態では」という文句が出てくるが、これらは全てが必ずしも同一の実施形態を指しているわけではない。
【００１０】
ディープ・サブミクロン・レイアウトを最適化する方法および装置について述べる。集積回路（ＩＣ）設計の構成要素（例えばゲート）を位相シフト処理を使用して識別および製造し、位相シフト処理を使用せずに製造した回路に比べて回路の密度および／または性能を改善することができる。一実施形態では、位相シフト処理を使用して製造される構成要素を含む第１のマスク（例えば位相シフトマスク）を生成する。また、第１のマスクを使用して作製した構造をさらに処理するための第２のマスク（例えばトリム・マスク）も生成する。これらのマスクはともに、集積回路レイアウトの、位相シフト処理で作製している構造（例えばゲート）とは異なる層中の領域（例えば拡散領域）に基づいて決められる。
【００１１】
図２は、集積回路処理装備の一実施形態を示している。図２の装備は本発明で使用するのに適しており、以下で述べるように、これを使用して構成要素のサイズを縮小することができる。図２の各構成要素の一般的な用途は当技術分野では既知である。以下では、修正形態についてより詳細に述べる。例えば、レチクルおよび／またはマスクの特定の構成および修正形態を図２の残りの構成要素とともに使用することができる。
【００１２】
光源２００は、ウェハ２３０に向かう光を供給する。マスク／レチクル２１０は、ウェハ２３０の所定部分に対して光を遮断する。ステッパ・スキャナ２２０は、ウェハ２３０上で現像中の複数の集積回路の１つにマスク／レチクル２１０のパターンを向ける。
【００１３】
図３は、拡散領域の上に２つのゲートを有する設計レイアウトを示している。本明細書では、図３のレイアウトを使用して本発明を説明する。ただし、本発明は、図３の設計に限定されることなく使用することができる。
【００１４】
例えば、トランジスタのコレクタおよびエミッタを形成するために、拡散領域３１０を使用する。拡散領域３１０は、当技術分野で既知の任意の方法で形成することができる。例えば、イオン注入によって拡散領域３１０を形成することができる。
【００１５】
金属（またはポリシリコン）領域３００は、各構成要素間の電気的接続をもたらす。例えば、金属領域３００は、拡散領域３１０を横切る２つのゲート、およびこれら２つのゲートの別のデバイス（図３には図示せず）へ接続部する。金属領域３００は、例えばアルミニウムや銅などで構成することができる。
【００１６】
図４は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクの生成に使用される線分指示を備えた図３の設計レイアウトを示している。一実施形態では、線分を使用して位相シフトマスクの領域を区画する。代替実施形態では、線分からのずれを使用して位相シフトマスクを区画する。
【００１７】
線分４０５、４４５は、拡散領域３１０の両端の外側にある。線分４００、４３０は、金属領域３００の各ゲートの中心に対応する。線分４１５、４１０、４３５、４４０は、各末端線分（すなわち４０５、４４５）とゲート線分（すなわち４００、４３０）とを接続している。線分４２０、４２５は、ゲート線分どうしを接続している。代替実施形態では、ゲート線分は、金属領域３００の各ゲートの中心にはない。
【００１８】
一実施形態では、図４の線分は、拡散領域３１０の境界から所定量だけずれている。一実施形態では、このずれは、０．２５λ／ＮＡより大きい。ただし、λは使用する光の波長、ＮＡは使用する開口数である。したがって、ずれはゲートの幅より大きい。以下でより詳細に述べるように、図４の線分は、拡散領域３１０の上に製造された位相シフト領域の寸法を示す。拡散領域３１０に基づいて位相シフト領域を形成することにより、位相シフト技術を使用して生成されるゲートその他の領域に基づいて形成する場合より容易に位相シフトマスクを形成することができる。
【００１９】
図５は、本発明の一実施形態による、図３のレイアウトの場合の位相シフトマスクを示している。図５に関連して述べる実施形態では、図４に関連して述べた線分を使用して位相シフトマスクを形成し、本発明によるゲートを生成する。
【００２０】
線分４００、４０５、４１０、４１５は、位相シフトマスクの第１の露光領域を区画する。線分４３０、４３５、４４０、４４５は、位相シフトマスクの第２の露光領域を区画する。代替実施形態では、図５の線分からのずれを使用して第１および第２の露光領域を区画する。
【００２１】
線分４００、４０５、４１０、４１５、ならびに線分４３０、４３５、４４０、４４５は、位相シフトマスク内の位相シフト領域を決める。一実施形態では、これらの線分が光を１８０度位相シフトさせる領域を区画し、隣接する領域は光をシフトさせない。別法として、これらの線分の外部領域を１８０度位相シフト領域とし、内部領域をゼロ度位相シフト領域とすることもできる。
【００２２】
その他の位相シフト領域および非位相シフト領域を、位相シフトマスクに含めることもできる。代替実施形態では、ゼロ度および１８０度以外の位相シフトを使用することもできる。位相シフトマスクを使用して、位相シフト技術を使用して作製されるゲートその他の領域以外に、この金属層に付加的な構造を設けることもできる。
【００２３】
図６は、本発明の一実施形態による、図３のレイアウトの場合のトリム・マスクを示している。このトリミング領域は、位相シフトマスクによって発生した、製造するトランジスタのゲートの一部ではないアーチファクトを除去する。
【００２４】
位相シフトマスクの位相シフト領域に対応するトリミング領域は、線分５００、５０５、５１０、５１５ならびに線分５３０、５３５、５４０、５４５によって形成される。一実施形態では、トリミング領域を区画する線分は、位相シフト領域を区画する対応する線分から所定量だけずれている。その他の構造領域（図６には図示せず）をトリミング・マスクに含めることもできる。
【００２５】
図７は、図３のレイアウトに基づく、結果として生じる回路を示している。拡散領域３１０は、図３のレイアウトと同じサイズである。一実施形態では、拡散領域３１０の上の２つのトランジスタ・ゲートの寸法が、図３の元の回路レイアウトに比べて小さくなっている。一実施形態では、ゲート間の接続部の寸法が小さくなっている。したがって、金属またはポリシリコンの領域７００の一部または全体の寸法が、図３の回路レイアウトに比べて小さくなっている。
【００２６】
図８は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクを生成する流れ図である。ステップ８１０で、設計レイアウトを生成し、かつ／またはこれにアクセスする。例えば、設計レイアウトは、製造しようとする回路のＧＤＳ−II記述にすることができる。その他のレイアウト・フォーマットもサポートすることができる。
【００２７】
ステップ８１０で、設計レイアウトにアクセスする。一実施形態では、設計レイアウトは、ＧＤＳ−IIフォーマットの回路記述であるが、その他のフォーマットを使用することもできる。設計レイアウトは、その設計レイアウトが記述する回路を実現するようにマスクおよび／またはレチクルを設計する際の元になる回路設計を記述したものである。
【００２８】
ステップ８２０で、設計レイアウトに基づいて、位相割当てを行う。一実施形態では、位相割当ては、使用する集積回路製造処理で実現可能な最小寸法より小さな寸法を有するゲート構造を作製するために行う。
【００２９】
上述のように、位相割当ては、位相シフト処理を適用する層以外の回路層中の回路構造に基づいて行う。例えば、位相シフトを使用してゲート構造を作製する場合には、ゲート構造に対する位相割当ては、ゲート構造をその上に製造する拡散領域に基づいて行う。位相シフトマスクは位相割当てに基づいて生成する。
【００３０】
ステップ８３０で、トリム・マスクを生成する。トリム・マスクは、位相シフトマスクによって生じたアーチファクトを除去する働きをする。一実施形態では、トリム・マスクは、位相シフトマスクと同じ回路構造に基づいている。トリム・マスクは、本明細書に記載の２マスク位相シフト処理を使用して作製される構造以外の構造を形成することもできる。例えば、トリム・マスクは、位相シフトマスクおよびトリム・マスクを使用して作製されるゲート領域の間に、金属その他の接続構造を形成することができる。
【００３１】
ステップ８４０で、設計検証を実行する。一実施形態では、設計検証は、位相割当てを行った後で実行する。通常、設計検証は、設計規則検査および／または電気的連続性検査を含み、レイアウト対スキーマチック（ＬＶＳ）検査(layout versus schematic checking)と呼ばれる。一実施形態では、位相シフトマスクのレイアウトによって生成された物理ゲート幅では従来の設計検証が失敗する恐れがあるので、人工ゲート幅を設計検証に使用する。必要なら、設計検証に基づいて設計に修正を加え、従来のＬＶＳ検査を実行することができる元のレイアウト・トポロジと一致するようにする。ステップ８５０で、集積回路を製作するために使用する複数のマスクを製作する。
【００３２】
図９は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクを生成する流れ図である。図９の実施形態では、位相割当ての前に設計検証を実行する。この実施形態では、縮小したゲート幅が設計検証の失敗を引き起こすことはない。
【００３３】
ステップ９１０で、設計レイアウトにアクセスする。上述のように、このレイアウトは、ＧＤＳ−IIフォーマットにすることも、その他任意の適当なフォーマットにすることもできる。ステップ９２０で、設計レイアウトを使用して設計検証を行う。元の設計レイアウトについて設計検証を実行するので、上述のデュアル・マスク位相シフト作製によって生じる縮小寸法により設計検証が失敗することはない。
【００３４】
ステップ９３０で、位相割当てを行う。一実施形態では、位相割当ては、位相シフトマスクを適用する層とは異なる回路層中の回路構造に基づいて実行する。ステップ９４０で、上述の位相割当てに対応する回路層についてトリム・マスクを生成する。ステップ９５０で、適切なマスクを作製する。
【００３５】
図１０は、一実施形態による、本発明のシミュレーション・ツールと一体化されたＥＤＡツールを示す図である。図示のように、ＥＤＡツール・スーツ１０００は、前述のように本発明の教示に組み込まれるシミュレーション・ツール１００２を含む。さらに、ＥＤＡツール・スーツ１０００は、その他のツール・モジュール１００４を含む。これらのその他のツール・モジュール１００２の例としては、合成モジュールやレイアウト検証モジュールなどがあるが、これらに限定されない。
【００３６】
図１１は、本発明の実施に使用するのに適したコンピュータ・システムの一実施形態を示す図である。図示のように、コンピュータ・システム１１００は、システム・バス１１０６を介して互いに結合されたプロセッサ１１０２およびメモリ１１０４を含む。システム・バス１１０６には、ハード・ディスクやフロッピィ・ディスクなどの不揮発性大容量記憶装置１１０８、キーボードやディスプレイなどの入出力デバイス１１１０、およびＬＡＮインタフェースなどの通信インタフェース１１１２も結合される。これらの要素はそれぞれ、当技術分野で既知の従来通りの機能を実行する。
【００３７】
特に、システム・メモリ１１０４および不揮発性大容量記憶装置１１０８は、上述した本発明の教示を実施するプログラム命令の作業コピーおよび永久コピーを格納するために利用される。システム・メモリ１１０４および不揮発性大容量記憶装置１１０６は、ＩＣ設計を格納するために利用することもできる。本発明を実施するためのプログラム命令の永久コピーは、配布元／媒体１１１４および任意選択で通信インタフェース１１１２を使用して、工場でも現場でも不揮発性大容量記憶装置にロードすることができる。配布媒体１１１４の例としては、テープやＣＤ−ＲＯＭ、ＤＶＤなどの記録可能媒体がある。一実施形態では、プログラム命令は、図１０のＥＤＡツール１０００を実装するプログラム命令の集合の一部である。要素１１０２から１１１４の構成は周知であるので、これ以上の説明はしない。
【００３８】
前述の明細書では、特定の実施形態を参照して本発明について述べた。しかし、本発明のより広範な主旨および範囲を逸脱することなく、本発明に様々な修正および変更を加えることができることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、例示的なものとして解釈すべきものである。
【図面の簡単な説明】
【図１ａ】 図１ａは、ディープ・サブミクロン設計レイアウト例を示す図である。
【図１ｂ】 図１ｂは、図１ａの設計に基づく構造の修正前の状態を示す図である。
【図２】 図２は、集積回路処理装備の一実施形態を示す図である。
【図３】 図３は、拡散領域の上に２つのゲートを有する設計レイアウトを示す図である。
【図４】 図４は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクの生成に使用される線分指示を備えた図３の設計レイアウトを示している。
【図５】 図５は、本発明の一実施形態による、図３のレイアウトの場合の位相シフトマスクを示す図である。
【図６】 図６は、本発明の一実施形態による、図３のレイアウトの場合のトリム・マスクを示す図である。
【図７】 図７は、図３のレイアウトに基づく、結果として生じる回路を示す図である。
【図８】 図８は、本発明の一実施形態による位相シフトマスクおよびトリム・マスクを生成する流れ図である。
【図９】 図９は、本発明の一実施形態による位相シフトマスクおよびトリム・マスクを生成する流れ図である。
【図１０】 図１０は、一実施形態による、本発明のシミュレーション・ツールと一体化されたＥＤＡツールを示す図である。
【図１１】 図１１は、本発明の実施に使用するのに適したコンピュータ・システムの一実施形態を示す図である。
（発明の分野）
本発明は集積回路処理に関する。詳細には、本発明は、ディープ・サブミクロン（＜０．２５μｍ）集積回路処理のための光学修正に関する。
【０００２】
（発明の背景）
集積回路（ＩＣ）が高密度になると、線および構成要素の幅ならびに線間の隔離距離はますます小さくなる。現在は、ディープ・サブミクロン（＜０．２５μｍ）処理が行われている。ただし、ディープ・サブミクロン処理では、レチクル／マスクのパターンの忠実度や光近接効果、レジストおよびエッチング処理中の拡散およびローディングといったいくつかの要因により、シリコンの歩留りが影響を受ける。代表的な問題としては、局所的なパターン密度およびトポロジならびに線端引き戻しによる線幅の変動がある。
【０００３】
図１ａは、ディープ・サブミクロンの設計レイアウト例である。図１ａは、所期のレイアウトを表現しているが、ディープ・サブミクロン処理の物理的特性により、その結果として生じる回路はこの設計レイアウトとは異なる。図１ｂに、図１ａの設計に基づく構造の修正前の状態を示す。
【０００４】
図１ｂの構造では、トポロジおよび密度によって線幅が異なり、これが動作の速度および確度に悪影響を及ぼす恐れがある。また、線の縁部も短くかつ丸められており、これにより接続が断たれたり回路が故障したりする恐れがある。Ｗａｎｇ他に発行された米国特許第５８５８５８０号（「５８０号特許」）には、ゲート幅を、元のサイズからサブミクロン・レベルにすることができる縮小サイズまで縮小する方法および装置が開示されている。
【０００５】
’５８０号特許では、第１の実現可能な最小寸法を持つ第１の製造処理から第２の実現可能な最小寸法を持つ第２の製造処理までの間でゲート・サイズを縮小する。第２の実現可能な最小寸法は第１の実現可能な最小寸法より小さい。しかし、’５８０号特許では、第１の処理について集積回路のレイアウトを作成し、その後、これを第２の処理で使用するために縮小する必要がある。元の回路レイアウトに手を加えることができるように改善したディープ・サブミクロン処理が必要とされている。
【０００６】
（発明の要旨）
集積回路を製造するための位相シフトマスクおよびトリム・マスクを生成する方法および装置について述べる。集積回路の第１の層に第１の領域を区画する第１のマスクを生成する。第１の領域は、少なくとも部分的には、集積回路の第２の層中の領域に基づいている。集積回路の第１の層に第２の領域を区画する第２のマスクを生成する。第２の領域も、少なくとも部分的には、集積回路の第２の層中の領域に基づいている。第２のマスクは、第１のマスクによって発生したアーチファクトも除去する。
【０００７】
同じ要素を同じ参照番号で示す添付の図面の各図に、限定ではなく例示を目的として本発明を図示する。
【０００８】
（詳細な説明）
集積回路を製造するための位相シフトマスクおよびトリム・マスクを生成する方法および装置について述べる。以下の記述には、説明を目的として、本発明が完全に理解されるように多数の特定の詳細が記載してある。ただし、こうした特定の詳細を用いずに本発明を実施することができることは、当業者には明らかであろう。その他、本発明が曖昧にならないように、構造および装置はブロック図の形態で示した。
【０００９】
本明細書における「一実施形態」または「ある実施形態」という記述は、その実施形態と関連づけて説明される特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれる、ということを意味する。また、本明細書中の様々な箇所に「一実施形態では」という文句が出てくるが、これらは全てが必ずしも同一の実施形態を指しているわけではない。
【００１０】
ディープ・サブミクロン・レイアウトを最適化する方法および装置について述べる。集積回路（ＩＣ）設計の構成要素（例えばゲート）を位相シフト処理を使用して識別および製造し、位相シフト処理を使用せずに製造した回路に比べて回路の密度および／または性能を改善することができる。一実施形態では、位相シフト処理を使用して製造される構成要素を含む第１のマスク（例えば位相シフトマスク）を生成する。また、第１のマスクを使用して作製した構造をさらに処理するための第２のマスク（例えばトリム・マスク）も生成する。これらのマスクはともに、集積回路レイアウトの、位相シフト処理で作製している構造（例えばゲート）とは異なる層中の領域（例えば拡散領域）に基づいて決められる。
【００１１】
図２は、集積回路処理装備の一実施形態を示している。図２の装備は本発明で使用するのに適しており、以下で述べるように、これを使用して構成要素のサイズを縮小することができる。図２の各構成要素の一般的な用途は当技術分野では既知である。以下では、修正形態についてより詳細に述べる。例えば、レチクルおよび／またはマスクの特定の構成および修正形態を図２の残りの構成要素とともに使用することができる。
【００１２】
光源２００は、ウェハ２３０に向かう光を供給する。マスク／レチクル２１０は、ウェハ２３０の所定部分に対して光を遮断する。ステッパ・スキャナ２２０は、ウェハ２３０上で現像中の複数の集積回路の１つにマスク／レチクル２１０のパターンを向ける。
【００１３】
図３は、拡散領域の上に２つのゲートを有する設計レイアウトを示している。本明細書では、図３のレイアウトを使用して本発明を説明する。ただし、本発明は、図３の設計に限定されることなく使用することができる。
【００１４】
例えば、トランジスタのコレクタおよびエミッタを形成するために、拡散領域３１０を使用する。拡散領域３１０は、当技術分野で既知の任意の方法で形成することができる。例えば、イオン注入によって拡散領域３１０を形成することができる。
【００１５】
金属（またはポリシリコン）領域３００は、各構成要素間の電気的接続をもたらす。例えば、金属領域３００は、拡散領域３１０を横切る２つのゲート、およびこれら２つのゲートの別のデバイス（図３には図示せず）へ接続部する。金属領域３００は、例えばアルミニウムや銅などで構成することができる。
【００１６】
図４は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクの生成に使用される線分指示を備えた図３の設計レイアウトを示している。一実施形態では、線分を使用して位相シフトマスクの領域を区画する。代替実施形態では、線分からのずれを使用して位相シフトマスクを区画する。
【００１７】
線分４０５、４４５は、拡散領域３１０の両端の外側にある。線分４００、４３０は、金属領域３００の各ゲートの中心に対応する。線分４１５、４１０、４３５、４４０は、各末端線分（すなわち４０５、４４５）とゲート線分（すなわち４００、４３０）とを接続している。線分４２０、４２５は、ゲート線分どうしを接続している。代替実施形態では、ゲート線分は、金属領域３００の各ゲートの中心にはない。
【００１８】
一実施形態では、図４の線分は、拡散領域３１０の境界から所定量だけずれている。一実施形態では、このずれは、０．２５λ／ＮＡより大きい。ただし、λは使用する光の波長、ＮＡは使用する開口数である。したがって、ずれはゲートの幅より大きい。以下でより詳細に述べるように、図４の線分は、拡散領域３１０の上に製造された位相シフト領域の寸法を示す。拡散領域３１０に基づいて位相シフト領域を形成することにより、位相シフト技術を使用して生成されるゲートその他の領域に基づいて形成する場合より容易に位相シフトマスクを形成することができる。
【００１９】
図５は、本発明の一実施形態による、図３のレイアウトの場合の位相シフトマスクを示している。図５に関連して述べる実施形態では、図４に関連して述べた線分を使用して位相シフトマスクを形成し、本発明によるゲートを生成する。
【００２０】
線分４００、４０５、４１０、４１５は、位相シフトマスクの第１の露光領域を区画する。線分４３０、４３５、４４０、４４５は、位相シフトマスクの第２の露光領域を区画する。代替実施形態では、図５の線分からのずれを使用して第１および第２の露光領域を区画する。
【００２１】
線分４００、４０５、４１０、４１５、ならびに線分４３０、４３５、４４０、４４５は、位相シフトマスク内の位相シフト領域を決める。一実施形態では、これらの線分が光を１８０度位相シフトさせる領域を区画し、隣接する領域は光をシフトさせない。別法として、これらの線分の外部領域を１８０度位相シフト領域とし、内部領域をゼロ度位相シフト領域とすることもできる。
【００２２】
その他の位相シフト領域および非位相シフト領域を、位相シフトマスクに含めることもできる。代替実施形態では、ゼロ度および１８０度以外の位相シフトを使用することもできる。位相シフトマスクを使用して、位相シフト技術を使用して作製されるゲートその他の領域以外に、この金属層に付加的な構造を設けることもできる。
【００２３】
図６は、本発明の一実施形態による、図３のレイアウトの場合のトリム・マスクを示している。このトリミング領域は、位相シフトマスクによって発生した、製造するトランジスタのゲートの一部ではないアーチファクトを除去する。
【００２４】
位相シフトマスクの位相シフト領域に対応するトリミング領域は、線分５００、５０５、５１０、５１５ならびに線分５３０、５３５、５４０、５４５によって形成される。一実施形態では、トリミング領域を区画する線分は、位相シフト領域を区画する対応する線分から所定量だけずれている。その他の構造領域（図６には図示せず）をトリミング・マスクに含めることもできる。
【００２５】
図７は、図３のレイアウトに基づく、結果として生じる回路を示している。拡散領域３１０は、図３のレイアウトと同じサイズである。一実施形態では、拡散領域３１０の上の２つのトランジスタ・ゲートの寸法が、図３の元の回路レイアウトに比べて小さくなっている。一実施形態では、ゲート間の接続部の寸法が小さくなっている。したがって、金属またはポリシリコンの領域７００の一部または全体の寸法が、図３の回路レイアウトに比べて小さくなっている。
【００２６】
図８は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクを生成する流れ図である。ステップ８１０で、設計レイアウトを生成し、かつ／またはこれにアクセスする。例えば、設計レイアウトは、製造しようとする回路のＧＤＳ−II記述にすることができる。その他のレイアウト・フォーマットもサポートすることができる。
【００２７】
ステップ８１０で、設計レイアウトにアクセスする。一実施形態では、設計レイアウトは、ＧＤＳ−IIフォーマットの回路記述であるが、その他のフォーマットを使用することもできる。設計レイアウトは、その設計レイアウトが記述する回路を実現するようにマスクおよび／またはレチクルを設計する際の元になる回路設計を記述したものである。
【００２８】
ステップ８２０で、設計レイアウトに基づいて、位相割当てを行う。一実施形態では、位相割当ては、使用する集積回路製造処理で実現可能な最小寸法より小さな寸法を有するゲート構造を作製するために行う。
【００２９】
上述のように、位相割当ては、位相シフト処理を適用する層以外の回路層中の回路構造に基づいて行う。例えば、位相シフトを使用してゲート構造を作製する場合には、ゲート構造に対する位相割当ては、ゲート構造をその上に製造する拡散領域に基づいて行う。位相シフトマスクは位相割当てに基づいて生成する。
【００３０】
ステップ８３０で、トリム・マスクを生成する。トリム・マスクは、位相シフトマスクによって生じたアーチファクトを除去する働きをする。一実施形態では、トリム・マスクは、位相シフトマスクと同じ回路構造に基づいている。トリム・マスクは、本明細書に記載の２マスク位相シフト処理を使用して作製される構造以外の構造を形成することもできる。例えば、トリム・マスクは、位相シフトマスクおよびトリム・マスクを使用して作製されるゲート領域の間に、金属その他の接続構造を形成することができる。
【００３１】
ステップ８４０で、設計検証を実行する。一実施形態では、設計検証は、位相割当てを行った後で実行する。通常、設計検証は、設計規則検査および／または電気的連続性検査を含み、レイアウト対スキーマチック（ＬＶＳ）検査(layout versus schematic checking)と呼ばれる。一実施形態では、位相シフトマスクのレイアウトによって生成された物理ゲート幅では従来の設計検証が失敗する恐れがあるので、人工ゲート幅を設計検証に使用する。必要なら、設計検証に基づいて設計に修正を加え、従来のＬＶＳ検査を実行することができる元のレイアウト・トポロジと一致するようにする。ステップ８５０で、集積回路を製作するために使用する複数のマスクを製作する。
【００３２】
図９は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクを生成する流れ図である。図９の実施形態では、位相割当ての前に設計検証を実行する。この実施形態では、縮小したゲート幅が設計検証の失敗を引き起こすことはない。
【００３３】
ステップ９１０で、設計レイアウトにアクセスする。上述のように、このレイアウトは、ＧＤＳ−IIフォーマットにすることも、その他任意の適当なフォーマットにすることもできる。ステップ９２０で、設計レイアウトを使用して設計検証を行う。元の設計レイアウトについて設計検証を実行するので、上述のデュアル・マスク位相シフト作製によって生じる縮小寸法により設計検証が失敗することはない。
【００３４】
ステップ９３０で、位相割当てを行う。一実施形態では、位相割当ては、位相シフトマスクを適用する層とは異なる回路層中の回路構造に基づいて実行する。ステップ９４０で、上述の位相割当てに対応する回路層についてトリム・マスクを生成する。ステップ９５０で、適切なマスクを作製する。
【００３５】
図１０は、一実施形態による、本発明のシミュレーション・ツールと一体化されたＥＤＡツールを示す図である。図示のように、ＥＤＡツール・スーツ１０００は、前述のように本発明の教示に組み込まれるシミュレーション・ツール１００２を含む。さらに、ＥＤＡツール・スーツ１０００は、その他のツール・モジュール１００４を含む。これらのその他のツール・モジュール１００２の例としては、合成モジュールやレイアウト検証モジュールなどがあるが、これらに限定されない。
【００３６】
図１１は、本発明の実施に使用するのに適したコンピュータ・システムの一実施形態を示す図である。図示のように、コンピュータ・システム１１００は、システム・バス１１０６を介して互いに結合されたプロセッサ１１０２およびメモリ１１０４を含む。システム・バス１１０６には、ハード・ディスクやフロッピィ・ディスクなどの不揮発性大容量記憶装置１１０８、キーボードやディスプレイなどの入出力デバイス１１１０、およびＬＡＮインタフェースなどの通信インタフェース１１１２も結合される。これらの要素はそれぞれ、当技術分野で既知の従来通りの機能を実行する。
【００３７】
特に、システム・メモリ１１０４および不揮発性大容量記憶装置１１０８は、上述した本発明の教示を実施するプログラム命令の作業コピーおよび永久コピーを格納するために利用される。システム・メモリ１１０４および不揮発性大容量記憶装置１１０６は、ＩＣ設計を格納するために利用することもできる。本発明を実施するためのプログラム命令の永久コピーは、配布元／媒体１１１４および任意選択で通信インタフェース１１１２を使用して、工場でも現場でも不揮発性大容量記憶装置にロードすることができる。配布媒体１１１４の例としては、テープやＣＤ−ＲＯＭ、ＤＶＤなどの記録可能媒体がある。一実施形態では、プログラム命令は、図１０のＥＤＡツール１０００を実装するプログラム命令の集合の一部である。要素１１０２から１１１４の構成は周知であるので、これ以上の説明はしない。
【００３８】
前述の明細書では、特定の実施形態を参照して本発明について述べた。しかし、本発明のより広範な主旨および範囲を逸脱することなく、本発明に様々な修正および変更を加えることができることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、例示的なものとして解釈すべきものである。
【図面の簡単な説明】
【図１ａ】 図１ａは、ディープ・サブミクロン設計レイアウト例を示す図である。
【図１ｂ】 図１ｂは、図１ａの設計に基づく構造の修正前の状態を示す図である。
【図２】 図２は、集積回路処理装備の一実施形態を示す図である。
【図３】 図３は、拡散領域の上に２つのゲートを有する設計レイアウトを示す図である。
【図４】 図４は、本発明の一実施形態による、位相シフトマスクおよびトリム・マスクの生成に使用される線分指示を備えた図３の設計レイアウトを示している。
【図５】 図５は、本発明の一実施形態による、図３のレイアウトの場合の位相シフトマスクを示す図である。
【図６】 図６は、本発明の一実施形態による、図３のレイアウトの場合のトリム・マスクを示す図である。
【図７】 図７は、図３のレイアウトに基づく、結果として生じる回路を示す図である。
【図８】 図８は、本発明の一実施形態による位相シフトマスクおよびトリム・マスクを生成する流れ図である。
【図９】 図９は、本発明の一実施形態による位相シフトマスクおよびトリム・マスクを生成する流れ図である。
【図１０】 図１０は、一実施形態による、本発明のシミュレーション・ツールと一体化されたＥＤＡツールを示す図である。
【図１１】 図１１は、本発明の実施に使用するのに適したコンピュータ・システムの一実施形態を示す図である。
Claims (16)
- 集積回路を製造するための１組のマスクのデータを生成する方法であって、該方法は、
互いに隣接する複数の位相シフト領域を定義することにより、該集積回路の第１の層に構造を作成する第１のマスクのデータを生成するステップであって、該互いに隣接する複数の位相シフト領域は、複数のエッジを有し、該複数のエッジは、該作成されるべき構造の一部の上方にある少なくとも１つのエッジを含み、該複数のエッジのうち、該構造の一部の上方にある該少なくとも１つのエッジを除くすべてのエッジが、該集積回路の他の層にある拡散領域の境界から外側に所定の量だけずらされている、ステップと、
該第１のマスクによって生成されたアーチファクトを除去するトリムマスクのデータを生成するステップと
を包含し、
該互いに隣接する複数の位相シフト領域は、異なる量の位相シフトを生じさせる、方法。 - 前記互いに隣接する複数の位相シフト領域は、弱め合う光の干渉によって前記構造を作成する、請求項１に記載の方法。
- 前記トリムマスクは、前記複数の位相シフト領域の境界から外側に所定の量だけずらした特徴を有している、請求項１に記載の方法。
- 前記トリムマスクのデータは、前記集積回路の前記第１の層に追加の構造要素をさらに定義する、請求項１に記載の方法。
- 前記トリムマスク／レチクルのデータは、位相シフト要素を含まない、請求項１に記載の方法。
- 前記第１のマスクによって作成された前記構造は、トランジスタゲートである、請求項１に記載の方法。
- 前記トリムマスクのデータは、元の集積回路レイアウトのトポロジを保持する、請求項１に記載の方法。
- 前記複数の位相シフト領域は、拡散領域の境界から外側に０．２５λ／ＮＡより多い量だけずらしたエッジを有しており、λは前記マスクを露光するために使用される光の波長であり、ＮＡは露光に使用される開口数である、請求項１に記載の方法。
- 命令のシーケンスを格納した機械可読媒体を備えた物品であって、１以上のプロセッサによって該命令のシーケンスが実行された場合に、該命令のシーケンスは、
互いに隣接する複数の位相シフト領域を定義することにより、該集積回路の第１の層に構造を作成する第１のマスクのデータを電子装置に生成させ、該互いに隣接する複数の位相シフト領域は、複数のエッジを有し、該複数のエッジは、該作成されるべき構造の一部の上方にある該少なくとも１つのエッジを含み、該複数のエッジのうち、該構造の一部の上方にある該少なくとも１つのエッジを除くすべてのエッジが、該集積回路の他の層にある拡散領域の境界から外側に所定の量だけずらされており、
該第１のマスクによって生成されたアーチファクトを除去するトリムマスクのデータを電子装置に生成させ、
該互いに隣接する複数の位相シフト領域は、異なる量の位相シフトを生じさせる、物品。 - 前記互いに隣接する複数の位相シフト領域は、弱め合う光の干渉によって前記構造を作成する、請求項９に記載の物品。
- 前記トリムマスクは、前記複数の位相シフト領域の境界から外側に所定の量だけずらした特徴を有している、請求項９に記載の物品。
- 前記トリムマスクのデータを生成する命令のシーケンスは、前記集積回路の前記第１の層に追加の構造要素を定義する命令のシーケンスをさらに含む、請求項９に記載の物品。
- 前記複数の位相シフト領域は、前記拡散領域の境界から外側に０．２５λ／ＮＡより多い量だけずらしたエッジを有しており、λは前記第１のマスクを露光するために使用される光の波長であり、ＮＡは露光に使用される開口数である、請求項９に記載の物品。
- 前記トリムマスクのデータは、位相シフト要素を含まない、請求項９に記載の物品。
- 前記第１のマスクおよび前記トリムマスクによって作成された前記構造は、トランジスタゲートである、請求項９に記載の物品。
- 前記トリムマスクのデータは、元の集積回路レイアウトのトポロジを保持する、請求項９に記載の物品。
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| JP2001235850A (ja) * | 2000-02-24 | 2001-08-31 | Sony Corp | フォトマスクパターンの設計方法、レジストパターンの形成方法および半導体装置の製造方法 |
| US6978436B2 (en) * | 2000-07-05 | 2005-12-20 | Synopsys, Inc. | Design data format and hierarchy management for phase processing |
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| US6541165B1 (en) * | 2000-07-05 | 2003-04-01 | Numerical Technologies, Inc. | Phase shift mask sub-resolution assist features |
| US6787271B2 (en) * | 2000-07-05 | 2004-09-07 | Numerical Technologies, Inc. | Design and layout of phase shifting photolithographic masks |
| US7028285B2 (en) * | 2000-07-05 | 2006-04-11 | Synopsys, Inc. | Standard cell design incorporating phase information |
| US7083879B2 (en) | 2001-06-08 | 2006-08-01 | Synopsys, Inc. | Phase conflict resolution for photolithographic masks |
| US6811935B2 (en) * | 2000-07-05 | 2004-11-02 | Numerical Technologies, Inc. | Phase shift mask layout process for patterns including intersecting line segments |
| US6866971B2 (en) * | 2000-09-26 | 2005-03-15 | Synopsys, Inc. | Full phase shifting mask in damascene process |
| US6622288B1 (en) | 2000-10-25 | 2003-09-16 | Numerical Technologies, Inc. | Conflict sensitive compaction for resolving phase-shift conflicts in layouts for phase-shifted features |
| US6901575B2 (en) | 2000-10-25 | 2005-05-31 | Numerical Technologies, Inc. | Resolving phase-shift conflicts in layouts using weighted links between phase shifters |
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| US6635393B2 (en) | 2001-03-23 | 2003-10-21 | Numerical Technologies, Inc. | Blank for alternating PSM photomask with charge dissipation layer |
| US6566019B2 (en) | 2001-04-03 | 2003-05-20 | Numerical Technologies, Inc. | Using double exposure effects during phase shifting to control line end shortening |
| US6553560B2 (en) * | 2001-04-03 | 2003-04-22 | Numerical Technologies, Inc. | Alleviating line end shortening in transistor endcaps by extending phase shifters |
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| US6593038B2 (en) | 2001-05-04 | 2003-07-15 | Numerical Technologies, Inc. | Method and apparatus for reducing color conflicts during trim generation for phase shifters |
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| KR100498442B1 (ko) * | 2001-05-23 | 2005-07-01 | 삼성전자주식회사 | 광 마스크 세트 및 그의 제조 방법 |
| US6721938B2 (en) | 2001-06-08 | 2004-04-13 | Numerical Technologies, Inc. | Optical proximity correction for phase shifting photolithographic masks |
| US6852471B2 (en) * | 2001-06-08 | 2005-02-08 | Numerical Technologies, Inc. | Exposure control for phase shifting photolithographic masks |
| US7178128B2 (en) * | 2001-07-13 | 2007-02-13 | Synopsys Inc. | Alternating phase shift mask design conflict resolution |
| US6523165B2 (en) | 2001-07-13 | 2003-02-18 | Numerical Technologies, Inc. | Alternating phase shift mask design conflict resolution |
| US6664009B2 (en) | 2001-07-27 | 2003-12-16 | Numerical Technologies, Inc. | Method and apparatus for allowing phase conflicts in phase shifting mask and chromeless phase edges |
| US6738958B2 (en) | 2001-09-10 | 2004-05-18 | Numerical Technologies, Inc. | Modifying a hierarchical representation of a circuit to process composite gates |
| US6698007B2 (en) | 2001-10-09 | 2004-02-24 | Numerical Technologies, Inc. | Method and apparatus for resolving coloring conflicts between phase shifters |
| US6981240B2 (en) | 2001-11-15 | 2005-12-27 | Synopsys, Inc. | Cutting patterns for full phase shifting masks |
| US6749970B2 (en) * | 2001-12-11 | 2004-06-15 | Advanced Micro Devices, Inc. | Method of enhancing clear field phase shift masks with border regions around phase 0 and phase 180 regions |
| US7122281B2 (en) * | 2002-02-26 | 2006-10-17 | Synopsys, Inc. | Critical dimension control using full phase and trim masks |
| US6605481B1 (en) | 2002-03-08 | 2003-08-12 | Numerical Technologies, Inc. | Facilitating an adjustable level of phase shifting during an optical lithography process for manufacturing an integrated circuit |
| JP3813562B2 (ja) * | 2002-03-15 | 2006-08-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6704921B2 (en) | 2002-04-03 | 2004-03-09 | Numerical Technologies, Inc. | Automated flow in PSM phase assignment |
| US6785879B2 (en) * | 2002-06-11 | 2004-08-31 | Numerical Technologies, Inc. | Model-based data conversion |
| US6821689B2 (en) | 2002-09-16 | 2004-11-23 | Numerical Technologies | Using second exposure to assist a PSM exposure in printing a tight space adjacent to large feature |
| KR100462887B1 (ko) * | 2002-10-22 | 2004-12-17 | 삼성전자주식회사 | 필드 게이트 이미지의 폭을 보강하는 위상 에지 위상 변이마스크 및 제조방법 |
| US7135255B2 (en) * | 2003-03-31 | 2006-11-14 | International Business Machines Corporation | Layout impact reduction with angled phase shapes |
| US6993741B2 (en) * | 2003-07-15 | 2006-01-31 | International Business Machines Corporation | Generating mask patterns for alternating phase-shift mask lithography |
| US7279209B2 (en) * | 2003-12-05 | 2007-10-09 | Ricoh Electronics, Inc. | Runnable splice |
| KR20050079730A (ko) * | 2004-02-06 | 2005-08-11 | 삼성전자주식회사 | 이종 프로토콜 노드들을 연결하는 방법 및 장치 |
| US7071085B1 (en) | 2004-05-25 | 2006-07-04 | Advanced Micro Devices, Inc. | Predefined critical spaces in IC patterning to reduce line end pull back |
| US7015148B1 (en) | 2004-05-25 | 2006-03-21 | Advanced Micro Devices, Inc. | Reduce line end pull back by exposing and etching space after mask one trim and etch |
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|---|---|---|---|---|
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| US5328807A (en) | 1990-06-11 | 1994-07-12 | Hitichi, Ltd. | Method of forming a pattern |
| US5364716A (en) | 1991-09-27 | 1994-11-15 | Fujitsu Limited | Pattern exposing method using phase shift and mask used therefor |
| US5308741A (en) | 1992-07-31 | 1994-05-03 | Motorola, Inc. | Lithographic method using double exposure techniques, mask position shifting and light phase shifting |
| US5302477A (en) | 1992-08-21 | 1994-04-12 | Intel Corporation | Inverted phase-shifted reticle |
| US5563012A (en) | 1994-06-30 | 1996-10-08 | International Business Machines Corporation | Multi mask method for selective mask feature enhancement |
| US5573890A (en) | 1994-07-18 | 1996-11-12 | Advanced Micro Devices, Inc. | Method of optical lithography using phase shift masking |
| US5538833A (en) * | 1994-08-03 | 1996-07-23 | International Business Machines Corporation | High resolution phase edge lithography without the need for a trim mask |
| US5537648A (en) | 1994-08-15 | 1996-07-16 | International Business Machines Corporation | Geometric autogeneration of "hard" phase-shift designs for VLSI |
| US5595843A (en) | 1995-03-30 | 1997-01-21 | Intel Corporation | Layout methodology, mask set, and patterning method for phase-shifting lithography |
| US5663017A (en) | 1995-06-07 | 1997-09-02 | Lsi Logic Corporation | Optical corrective techniques with reticle formation and reticle stitching to provide design flexibility |
| US6228539B1 (en) * | 1996-09-18 | 2001-05-08 | Numerical Technologies, Inc. | Phase shifting circuit manufacture method and apparatus |
| US5858580A (en) | 1997-09-17 | 1999-01-12 | Numerical Technologies, Inc. | Phase shifting circuit manufacture method and apparatus |
| US5807649A (en) | 1996-10-31 | 1998-09-15 | International Business Machines Corporation | Lithographic patterning method and mask set therefor with light field trim mask |
| US5795685A (en) | 1997-01-14 | 1998-08-18 | International Business Machines Corporation | Simple repair method for phase shifting masks |
| US5883813A (en) | 1997-03-04 | 1999-03-16 | International Business Machines Corporation | Automatic generation of phase shift masks using net coloring |
| US6057063A (en) * | 1997-04-14 | 2000-05-02 | International Business Machines Corporation | Phase shifted mask design system, phase shifted mask and VLSI circuit devices manufactured therewith |
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