JP7438904B2 - テンプレート、テンプレートの製造方法、及び半導体装置の製造方法 - Google Patents

テンプレート、テンプレートの製造方法、及び半導体装置の製造方法 Download PDF

Info

Publication number
JP7438904B2
JP7438904B2 JP2020156421A JP2020156421A JP7438904B2 JP 7438904 B2 JP7438904 B2 JP 7438904B2 JP 2020156421 A JP2020156421 A JP 2020156421A JP 2020156421 A JP2020156421 A JP 2020156421A JP 7438904 B2 JP7438904 B2 JP 7438904B2
Authority
JP
Japan
Prior art keywords
protrusion
film
template
height
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020156421A
Other languages
English (en)
Other versions
JP2022050051A (ja
Inventor
和宏 高畑
敏章 小向
秀樹 金井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020156421A priority Critical patent/JP7438904B2/ja
Priority to US17/199,967 priority patent/US11806901B2/en
Publication of JP2022050051A publication Critical patent/JP2022050051A/ja
Application granted granted Critical
Publication of JP7438904B2 publication Critical patent/JP7438904B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C33/00—Moulds or cores; Details thereof or accessories therefor
    • B29C33/42—Moulds or cores; Details thereof or accessories therefor characterised by the shape of the moulding surface, e.g. ribs or grooves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76817—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics using printing or stamping techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1021—Pre-forming the dual damascene structure in a resist layer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Description

本発明の実施形態は、テンプレート、テンプレートの製造方法、及び半導体装置の製造方法に関する。
半導体装置の製造工程において、下層構造に接続されるビアと、ビアに接続される上層配線とを一括して形成するデュアルダマシン法が用いられることがある。
また、デュアルダマシン法によるビア及び上層配線の形成に、インプリント法の技術が用いられることがある。インプリント法では、被加工膜上にレジストを形成し、パターンが形成されたテンプレートをレジストに押し当てて、テンプレートのパターンをレジストに転写する。
半導体装置の微細化に伴って、インプリント技術で形成可能なビアサイズ及び上層配線のサイズ等について、より複雑な要求が生じてきている。
米国特許第８４６６０６８号明細書
本発明の実施形態は、所望のビアサイズ及び上層配線のサイズに対応可能なテンプレート、テンプレートの製造方法、及び半導体装置の製造方法を提供することを目的とする。
実施形態のテンプレートは、基板の第１の面に転写用パターンを有するテンプレートであって、前記転写用パターンは、前記第１の面から第１の高さに突出し、前記第１の面に沿って延びる第１の突出部と、前記第１の面から前記第１の高さより高い第２の高さに突出し、前記第１の面に沿って延びる第２の突出部と、前記第１の突出部と重なる位置に配置され、前記第１の面からの高さが前記第２の高さよりも高い第３の高さの上面を有する第１の柱状部と、前記第２の突出部と重なる位置に配置され、前記第１の面からの高さが前記第１の柱状部の上面高さと同じく前記第３の高さの上面を有する第２の柱状部と、を有し、前記第１の面に沿うとともに前記第１の突出部の延伸方向と交差する第１の方向における前記第１の突出部の幅である第１の幅は、前記第１の面に沿うとともに前記第２の突出部の延伸方向と交差する第２の方向における前記第２の突出部の幅である第２の幅よりも狭い。
図１は、実施形態にかかるインプリント技術を用いたデュアルダマシン法による配線およびビアの形成フローの概要を示す模式図である。 図２は、実施形態にかかるテンプレートの構成の一例を示す図である。 図３は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図４は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図５は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図６は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図７は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図８は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図９は、実施形態にかかるテンプレートの製造方法の手順の一例を示す図である。 図１０は、実施形態にかかる半導体装置の製造方法の手順の一例を示す図である。 図１１は、実施形態にかかる半導体装置の製造方法の手順の一例を示す図である。 図１２は、実施形態にかかる半導体装置が備えるデュアルダマシンパターンを示す斜透視図である。 図１３は、実施形態の変形例にかかるテンプレートの構成の一例を示す斜視図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（インプリント法によるデュアルダマシンの概要）
図１は、実施形態にかかるインプリント技術を用いたデュアルダマシン法による配線およびビアの形成フローの概要を示す模式図である。なお、図１に示す各図は簡素化された図であって、必ずしも各構成を正確に表したものではない。
図１（ａ）に示すように、テンプレート１０は、石英等の基板１１に、突出部１２及び柱状部１３を含む転写用パターン１４を備える。柱状部１３は突出部１２と重なる位置に配置されている。
図１（ｂ）に示すように、製造工程中の半導体装置２０は、テンプレート１０の転写用パターン１４が転写される対象となるＳｉＯ２等の被加工膜２１を備える。被加工膜２１上には、炭素含有膜としてのカーボン（ＳＯＣ：Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜３０が形成される。カーボン膜３０上にはレジスト膜４０が形成される。
このレジスト膜４０に、テンプレート１０の転写用パターン１４を押し付ける。これにより、レジスト膜４０には、溝４２及び溝４２と重なる位置に配置される孔４３を含むパターン４４が形成される。そして、レジスト膜４０のパターン４４にしたがってカーボン膜３０を加工して、レジスト膜４０のパターン４４をカーボン膜３０に転写する。更に、カーボン膜３０の図示しないパターンにしたがって、半導体装置２０の被加工膜２１を加工する。
図１（ｃ）に示すように、カーボン膜３０を介してレジスト膜４０のパターン４４が転写されることにより、被加工膜２１には、溝２２及び溝２２と重なる位置に配置される孔２３を含むパターン２４が形成される。
図１（ｄ）に示すように、被加工膜２１のパターン２４に導電材を充填する。これにより、溝２２に導電材が充填された配線５２と、孔２３に導電材が充填されたビア５３とを含むデュアルダマシンパターン５４が、被加工膜２１に形成される。
（テンプレートの構成例）
次に、図２を用いて、実施形態のテンプレート１０の詳細の構成例について説明する。
図２は、実施形態にかかるテンプレート１０の構成の一例を示す図である。図２（ａ）はテンプレート１０の全体構成を示す斜視図であり、図２（ｂ）はテンプレート１０の領域ＡＲの平面図であり、図２（ｃ）はテンプレート１０の領域ＡＲの断面図である。
また、図２においては、説明の便宜上、テンプレート１０の一方の主面である面１１ａに沿うＸ方向、及びＸ方向に直交し、テンプレート１０の面１１ａに沿うＹ方向を定める。
図２に示すように、テンプレート１０は、ガラスや石英等の透明部材から構成される平板状の基板１１を備える。基板１１は、２つの主面を備え、そのうちの一方である面１１ａに転写用パターン１４を備える。
転写用パターン１４は、複数の突出部１２ａ，１２ｂ及び複数の柱状部１３ａ，１３ｂを有する。
複数の突出部１２ａはＹ方向に並んでＸ方向に延び、それぞれが、略平坦な上面と、上面のＹ方向両側に配置される側面とを有する。なお、複数の突出部１２ａのうちの一部が、Ｙ方向等のＸ方向以外の方向に延びていてもよい。
複数の突出部１２ｂはＹ方向に並んでＸ方向に延び、それぞれが、略平坦な上面と、上面のＹ方向両側に配置される側面とを有する。基板１１の面１１ａからの突出部１２ｂの上面高さは、基板１１の面１１ａからの突出部１２ａの上面高さよりも高い。また、突出部１２ｂのＹ方向の幅は、突出部１２ａのＹ方向の幅よりも広い。なお、複数の突出部１２ｂのうちの一部が、Ｙ方向等のＸ方向以外の方向に延びていてもよい。
また、領域ＡＲに配置される突出部１２ａ，１２ｂのように、一部の突出部１２ｂは、一部の突出部１２ａと接続されていてもよい。この場合、突出部１２ａ，１２ｂは、接続部１２ｊを介して接続される。
基板１１の面１１ａからの接続部１２ｊの上面高さは、基板１１の面１１ａからの突出部１２ｂの上面高さと略等しい。接続部１２ｊのＹ方向の幅は、突出部１２ａのＹ方向の幅と略等しい。ただし、基板１１の面１１ａからの接続部１２ｊの上面高さが、基板１１の面１１ａからの突出部１２ａの上面高さと略等しく、接続部１２ｊのＹ方向の幅が、突出部１２ｂのＹ方向の幅と略等しくなるよう、接続部１２ｊが構成されていてもよい。
複数の柱状部１３ａは、いずれかの突出部１２ａと重なる位置に配置され、それぞれが、突出部１２ａ，１２ｂの上面より高く、略平坦な上面を有する。柱状部１３ａの高さ方向と直交する断面は、例えば円形、楕円形、または小判型であり、柱状部１３ａのＹ方向の径は、突出部１２ａのＹ方向の幅よりも大きく、突出部１２ｂのＹ方向の幅よりも小さい。これにより、柱状部１３ａの基部は、突出部１２ａを分断するように、突出部１２ａのＹ方向の幅からはみ出して配置されている。
複数の柱状部１３ｂは、いずれかの突出部１２ｂと重なる位置に配置され、それぞれが、突出部１２ａ，１２ｂの上面より高く、略平坦な上面を有する。基板１１の面１１ａからの柱状部１３ｂの上面高さは、基板１１の面１１ａからの柱状部１３ａの上面高さと略等しい。柱状部１３ｂの高さ方向と直交する断面の形状は柱状部１３ａの断面の形状と同一であり、柱状部１３ｂの径は柱状部１３ａの径と略等しい。これにより、柱状部１３ｂは突出部１２ｂの上面のＹ方向の幅に収まるように配置されている。
ここで、上述の構成の一例として、基板１１の面１１ａからの突出部１２ａの上面高さは例えば２０ｎｍであり、基板１１の面１１ａからの突出部１２ｂの上面高さは例えば４０ｎｍである。また、突出部１２ａの上面からの柱状部１３ａの上面高さは例えば７０ｎｍであり、突出部１２ｂの上面からの柱状部１３ｂの上面高さは例えば５０ｎｍである。したがって、基板１１の面１１ａからの柱状部１３ａの上面高さ、及び基板１１の面１１ａからの柱状部１３ａの上面高さは共に９０ｎｍである。
なお、上記に示すテンプレート１０の転写用パターン１４はあくまで一例であり、半導体装置２０に形成する所望のデュアルダマシンパターン５４に応じて、転写用パターン１４を種々のデザインとすることができる。例えば、テンプレート１０の突出部１２ａと柱状部１３ａとの数および組み合わせは任意であり、１つの突出部１２ａに複数の柱状部１３ａが配置されていてもよい。また例えば、テンプレート１０の突出部１２ｂと柱状部１３ｂとの数および組み合わせは任意であり、１つの突出部１２ｂに複数の柱状部１３ｂが配置されていてもよい。
（テンプレートの製造方法）
次に、図３～図９を用いて、実施形態のテンプレート１０の製造方法について説明する。実施形態のテンプレート１０の製造方法は、テンプレート１０の基板１１に転写用パターン１４を形成するパターン形成方法でもある。
図３～図９は、実施形態にかかるテンプレート１０の製造方法の手順の一例を示す図である。図３～図１０の（Ａ）及び（Ｂ）は、順次、処理が進んでいく様子を示している。図３～図１０の（Ａ）及び（Ｂ）にａが付された図は、その処理におけるテンプレート１０の領域ＡＲの平面図である。図３～図１０の（Ａ）及び（Ｂ）にｂが付された図は、その処理におけるテンプレート１０の領域ＡＲの断面図である。
このように、図３～図９においては、テンプレート１０の領域ＡＲにおける突出部１２ａ，１２ｂ及び柱状部１３ａ，１３ｂの形成手順が示される。テンプレート１０の他の領域における突出部１２ａ，１２ｂ及び柱状部１３ａ，１３ｂも、これらと同様の手順で形成される。
図３（Ａ）に示すように、ガラスや石英等の基板１１の面１１ｄ上に、Ｃｒ等から構成されるハードマスク膜６１を形成し、ハードマスク膜６１上にＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）描画用のレジスト膜７１を形成する。基板１１の面１１ｄは、テンプレート１０への加工を開始する前の基板１１が備える２つの主面のうちの一方の面であって、転写用パターン１４の形成対象面である。基板１１を平板状に加工する際の手法により、面１１ｄは、削り出し面または圧延面等であり得る。基板１１の面１１ｄをテンプレート１０への加工開始前の初期状態の面とも呼ぶ。
例えばＥＢ描画により、レジスト膜７１にパターン７１ｐを形成する。パターン７１ｐは、基板１１に柱状部１３ａ，１３ｂを形成するためのパターンであり、上面視で柱状部１３ａ，１３ｂと同じ形状、及び同じ径を有する。
図３（Ｂ）に示すように、レジスト膜７１のパターン７１ｐをハードマスク膜６１に転写してパターン６１ｐを形成する。
図４（Ａ）に示すように、レジスト膜７１及びハードマスク膜６１で一部を保護しつつ、基板１１の面１１ｄを基板１１の厚さ方向の所定深さまで除去して、基板１１の面１１ｃを露出させる。基板１１の面１１ｄが所定深さまで除去されることで、基板１１は未加工の基板１１よりも薄くなり、面１１ｃが基板１１の新たな主面となる。
また、これにより、基板１１の初期状態の面１１ｄを上面とする複数の柱状部１３ｂが形成される。ただし、これらのうち一部の柱状部１３ｂは、後に更に加工されて柱状部１３ａとなる。
図４（Ｂ）に示すように、Ｏ２プラズマによるアッシング処理等により、レジスト膜７１を除去する。
図５（Ａ）に示すように、基板１１の全面にハードマスク膜６２を新たに形成する。ハードマスク６２は、ハードマスク６１と同じ材質であってもよく、異なる材質であってもよい。ハードマスク６２の材質をハードマスク６１と異ならせる場合には、ハードマスク６２のエッチングレートが、ハードマスク６１のエッチングレート以上となる材質であることが望ましい。これにより、ハードマスク膜６２は、ハードマスク膜６１のパターン６１ｐ上にも形成され、上面視でパターン６１ｐと略一致する形状のパターン６２ｐとなる。
図５（Ｂ）に示すように、基板１１の全面にＥＢ描画用のレジスト膜７２を新たに形成し、例えばＥＢ描画により、レジスト膜７２にパターン７２ａ，７２ｂ，７２ｐを形成する。
パターン７２ａは基板１１に突出部１２ａを形成するためのパターンであり、ハードマスク膜６２上を例えばＸ方向に延び、後に柱状部１３ａとなる複数の柱状部１３ｂと重なる位置に形成される。パターン７２ｂは基板１１に突出部１２ｂを形成するためのパターンであり、ハードマスク膜６２上を例えばＸ方向に延び、上記以外の柱状部１３ｂと重なる位置に形成される。パターン７２ｂのＹ方向の幅は、パターン７２ａのＹ方向の幅よりも広い。パターン７２ｐは、柱状部１３ｂ及びハードマスク膜６１，６２のパターン６１ｐ，６２ｐを保護するためのパターンであり、これらと略一致する位置に形成される。
図６（Ａ）に示すように、レジスト膜７２のパターン７２ａ，７２ｂ，７２ｐをハードマスク膜６２に転写してパターン６２ａ，６２ｂ，６２ｐを形成する。
図６（Ｂ）に示すように、レジスト膜７２及びハードマスク膜６２で一部を保護しつつ、基板１１の面１１ｃを基板１１の厚さ方向の所定深さまで除去して、基板１１の面１１ａを露出させる。基板１１の面１１ｃが所定深さまで除去されることで、基板１１は更に薄くなり、面１１ａが基板１１の新たな主面となる。
また、これにより、基板１１の面１１ｃを上面とする突出部１２ａ、及び基板１１の面１１ｃを上面とし、突出部１２ａよりもＹ方向の幅が広い突出部１２ｂが形成される。ただし、この時点では、突出部１２ａは未だ突出部１２ｂと同様の上面高さを有している。
図７（Ａ）に示すように、Ｏ２プラズマによるアッシング処理等により、レジスト膜７２を除去する。
図７（Ｂ）に示すように、基板１１の全面にカバーレジスト膜８１を新たに形成する。カバーレジスト膜８１は、基板１１上の領域に応じて異なる膜厚を有する。具体的には、カバーレジスト膜８１は、突出部１２ａを含む領域で薄く、突出部１２ｂを含む領域で厚く形成される。
ただし、領域ＡＲのように突出部１２ａ，１２ｂが接続された部分では、カバーレジスト膜８１は、突出部１２ｂに隣接する突出部１２ａの一部領域においても厚く形成される。あるいは、領域ＡＲのように突出部１２ａ，１２ｂが接続された部分において、カバーレジスト膜８１が、上記とは逆に、突出部１２ａに隣接する突出部１２ｂの一部領域において薄く形成されてもよい。
このように、膜厚差のあるカバーレジスト膜８１は、例えばインプリント技術により形成することができる。すなわち、突出部１２ａに対応する領域に浅い凹部を有し、突出部１２ｂに対応する領域に深い凹部を有するテンプレートを用いて、これらの凹部のパターンをカバーレジスト膜８１に転写することにより、領域ごとに膜厚の異なるカバーレジスト膜８１が形成される。この場合、カバーレジスト膜８１には、例えば光硬化性を有するインプリント用のレジスト材を用いることができる。
上述したカバーレジスト膜８１の膜厚の境界と、突出部１２ａ，１２ｂの接続部分との不一致は、例えばカバーレジスト膜８１を形成するためのテンプレートの寸法ずれや、基板１１上に形成済みの突出部１２ａ，１２ｂ等とテンプレートのパターンとの位置合わせずれにより生じ得る。
図８（Ａ）に示すように、カバーレジスト膜８１を全面的にエッチバックして、ハードマスク膜６２のうち、突出部１２ａ上のパターン６２ａ及び突出部１２ａに配置された柱状部１３ｂ上のパターン６２ｐを露出させる。
このとき、突出部１２ｂを含む領域では、カバーレジスト膜８１が元々厚いので、ハードマスク膜６２のパターン６２ｂ，６２ｐを含め、突出部１２ｂ及び突出部１２ｂに配置された柱状部１３ｂは露出することなく、カバーレジスト膜８１に覆われたままである。
なお、カバーレジスト膜８１は、突出部１２ｂに隣接する突出部１２ａの一部領域においても厚く形成されているので、突出部１２ｂに隣接する突出部１２ａ上のパターン６２ａの一部領域も、カバーレジスト膜８１に覆われたままとなる。
あるいは、上述のように、カバーレジスト膜８１を、突出部１２ａに隣接する突出部１２ｂの一部領域において薄く形成した場合には、上記とは逆に、突出部１２ａに隣接する突出部１２ｂ上のパターン６２ｂの一部領域が露出することとなる。
図８（Ｂ）に示すように、カバーレジスト膜８１から露出したハードマスク膜６２のパターン６２ａ，６２ｐを除去する。これにより、突出部１２ａの上面が露出するとともに、突出部１２ａに配置された柱状部１３ｂ上のパターン６１ｐが露出する。柱状部１３ｂ上のパターン６１ｐは、この後実施される基板１１の加工において柱状部１３ｂを保護するマスクとして機能する。したがって、パターン６１ｐ上のパターン６２ｐを除去する際には、充分な膜厚のパターン６１ｐが残るようにエッチング時間を調整する。ハードマスク６２をハードマスク６１よりもエッチングレートの高い材質とした場合には、パターン６１ｐ，６２ｐ間で選択比を取りながら、パターン６２ｐを除去するようにしてもよい。
図９（Ａ）に示すように、ハードマスク膜６２のパターン６２ａが除去されて露出した突出部１２ａの上面である基板１１の面１１ｃを、基板１１の厚さ方向の所定深さまで除去して、基板１１の面１１ｂを露出させる。これにより、基板１１の面１１ａより高く、基板１１の面１１ｃよりも低い、基板１１の面１１ｂを上面とする突出部１２ａが形成される。
このとき、突出部１２ａに配置された柱状部１３ｂの上面である基板１１の面１１ｄは、ハードマスク膜６１のパターン６１ｐで保護されており、そのままの高さで維持される。これにより、基板１１の面１１ａからの高さが維持された柱状部１３ａが形成される。
また、このとき、厚膜のカバーレジスト膜８１で保護されて、除去されずに残ったハードマスク膜６２のパターン６２ａの下方に、基板１１の面１１ｃを上面とし、突出部１２ｂよりもＹ方向の幅が狭い接続部１２ｊが形成される。ただし、上述のように、カバーレジスト膜８１を、突出部１２ａに隣接する突出部１２ｂの一部領域において薄く形成した場合には、これとは逆に、基板１１の面１１ｂを上面とし、Ｙ方向の幅が突出部１２ｂと同等の接続部１２ｊが形成されることとなる。
図９（Ｂ）に示すように、Ｏ２プラズマによるアッシング処理等により、カバーレジスト膜８１を除去する。
その後、残ったハードマスク膜６１，６２を除去する。これにより、基板１１の面１１ａ上に、基板１１の面１１ｂを上面とする突出部１２ａ、基板１１の面１１ｃを上面とする突出部１２ｂ、突出部１２ａと重なる位置に配置され、基板１１の面１１ｄを上面とする柱状部１３ａ、及び突出部１２ｂと重なる位置に配置され、基板１１の面１１ｄを上面とする柱状部１３ｂが形成される。
以上により、実施形態のテンプレート１０が製造される。
（半導体装置の製造方法）
次に、図１０～図１２を用いて、実施形態の半導体装置２０にデュアルダマシンパターン５４を形成する方法について説明する。半導体装置２０へのデュアルダマシンパターン５４の形成は、実施形態の半導体装置２０の製造方法の一環として実施される。
図１０及び図１１は、実施形態にかかる半導体装置２０の製造方法の手順の一例を示す図である。図１０及び図１１の（Ａ）及び（Ｂ）は、順次、処理が進んでいく様子を示している。図１０及び図１１の（Ａ）及び（Ｂ）にａが付された図は、その処理におけるテンプレート１０の領域ＡＲに対応する半導体装置２０の領域の平面図である。図１０及び図１１の（Ａ）及び（Ｂ）にｂが付された図は、その処理におけるテンプレート１０の領域ＡＲに対応する半導体装置２０の領域の断面図である。
図１０（Ａ）に示すように、製造工程中における半導体装置２０は、デュアルダマシンパターン５４の形成対象となる被加工膜２１を有する。被加工膜２１は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁膜である。
被加工膜２１の下層には、下層配線等の図示しない構成が形成済みである。被加工膜２１上にはカーボン膜３０が形成され、カーボン膜３０上にはレジスト膜４０が形成される。レジスト膜４０は、例えば光硬化性を有するインプリント用のレジスト膜である。
このレジスト膜４０に、上述のテンプレート１０の転写用パターン１４が形成された面１１ａを対向させる。そして、テンプレート１０の転写用パターン１４をレジスト膜４０に押し付け、その状態で、紫外線等の光をレジスト膜４０に照射し、レジスト膜４０を硬化させる。その後、テンプレート１０の転写用パターン１４をレジスト膜４０から離型する。これにより、テンプレート１０の転写用パターン１４がレジスト膜４０に転写される。
すなわち、テンプレート１０の突出部１２ａ，１２ｂが転写されることにより、レジスト膜４０に、溝パターン４２ａ、及び溝パターン４２ａよりも底面深さが深く、Ｙ方向の幅が広い溝パターン４２ｂが形成される。また、テンプレート１０の柱状部１３ａ，１３ｂが転写されることにより、レジスト膜４０に、溝パターン４２ａと重なる位置に配置される孔４３ａ、及び溝パターン４２ｂと重なる位置に配置され、孔４３ａの底面深さと同じ底面深さを有する孔４３ｂが形成される。また、テンプレート１０の接続部１２ｊが転写されることにより、レジスト膜４０の溝パターン４２ａ，４２ｂの接続部分に接続パターン４２ｊが形成される。
なお、テンプレート１０をレジスト膜４０に押し付ける際、テンプレート１０と半導体装置２０の被加工膜２１等が接触しないよう、テンプレート１０の転写用パターン１４がレジスト膜４０を貫通しない程度の距離をとる。このため、転写用パターン１４の中で、最も高さのある柱状部１３ａ，１３ｂがレジスト膜４０に転写された孔パターン４３ａ，４３ｂの底部には、レジスト残膜ＲＬＴが残る。
図１０（Ｂ）に示すように、レジスト膜４０の全体をエッチバックして、孔パターン４３ａ，４３ｂ底部のレジスト残膜ＲＬＴを除去する。
図１１（Ａ）に示すように、レジスト膜４０の溝パターン４２ａ，４２ｂ、孔パターン４３ａ，４３ｂ、及び接続パターン４２ｊを下層のカーボン膜３０に転写して、カーボン膜３０に、溝パターン３２ａ，３２ｂ、孔パターン３３ａ，３３ｂ、及び接続パターン３２ｊを形成する。これにより、レジスト膜４０は略消失する。
図１１（Ｂ）に示すように、カーボン膜３０の溝パターン３２ａ，３２ｂ、孔パターン３３ａ，３３ｂ、及び接続パターン３２ｊを下層の被加工膜２１に転写して、被加工膜２１に、溝２２ａ，２２ｂ、孔２３ａ，２３ｂ、及び接続部２２ｊを有するパターン２４を形成する。これにより、孔２３ａ，２３ｂは、被加工膜２１を貫通して、下層の図示しない下層配線等に到達する。
この後、Ｏ２プラズマによるアッシング処理等により、残ったカーボン膜３０を除去する。また、被加工膜２１のパターン２４にＣｕ、Ｒｕ、Ｃｏ、Ｗ等のいずれかの金属単体または合金である導電材を充填する。また、導電材の充填に先駆けて、ＴｉＮ等のバリアメタル層を形成することで、パターン２４内を複数層で充填してもよい。パターン２４の溝２２ａ，２２ｂに導電材が充填されることで配線となり、孔２３ａ，２３ｂに導電材が充填されることで、上記の配線と図示しない下層配線とを接続するビアとなる。
以上により、図１２に示すデュアルダマシンパターン５４が被加工膜２１に形成される。
図１２は、実施形態にかかる半導体装置２０が備えるデュアルダマシンパターン５４を示す斜透視図である。より具体的には、図１２は、半導体装置２０のデュアルダマシンパターン５４を、被加工膜２１の上方から、被加工膜２１を透かして見降ろした状態を表している。図１２においても、上述の図２と一致するＸ方向およびＹ方向を便宜的に定める。
図１２に示すように、半導体層２０の被加工膜２１には、デュアルダマシンパターン５４が形成されている。デュアルダマシンパターン５４は、複数の配線５２ａ，５２ｂ及び複数のビア５３ａ，５３ｂを有する。
複数の配線５２ａはＹ方向に並んでＸ方向に延びる。なお、複数の配線５２ａのうちの一部が、Ｙ方向等のＸ方向以外の方向に延びていてもよい。
複数の配線５２ｂはＹ方向に並んでＸ方向に延びる。被加工膜２１の上面からの配線５２ｂの底面深さ、つまり、配線５２ｂの厚さは、配線５２ａよりも厚い。また、配線５２ｂのＹ方向の幅は、配線５２ａのＹ方向の幅よりも広い。なお、複数の配線５２ｂのうちの一部が、Ｙ方向等のＸ方向以外の方向に延びていてもよい。
また、一部の配線５２ｂは、一部の配線５２ａと接続されていてもよい。この場合、配線５２ａ，５２ｂは、接続部５２ｊを介して接続される。
接続部５２ｊの厚さは配線５２ｂの厚さと略等しい。接続部５２ｊのＹ方向の幅は、配線５２ａのＹ方向の幅と略等しい。ただし、接続部５２ｊの厚さが配線５２ａの厚さと略等しく、接続部５２ｊのＹ方向の幅が配線５２ｂのＹ方向の幅と略等しくなるよう、接続部５２ｊが構成されていてもよい。
複数のビア５３ａは、いずれかの配線５２ａと重なる位置に配置され、それぞれが、配線５２ａ，５２ｂの到達深さより深く、略平坦な底面を有する。ビア５３ａの深さ方向と直交する断面は、例えば円形、楕円形、または小判型であり、ビア５３ａのＹ方向の径は、配線５２ａのＹ方向の幅よりも大きく、配線５２ｂのＹ方向の幅よりも小さい。これにより、ビア５３ａの上端部は、配線５２ａを分断するように、配線５２ａのＹ方向の幅からはみ出して配置されている。
複数のビア５３ｂは、いずれかの配線５２ｂと重なる位置に配置され、それぞれが、配線５２ａ，５２ｂの到達深さより深く、略平坦な底面を有する。被加工膜２１の上面からのビア５３ｂの底面深さは、被加工膜２１の上面からのビア５３ａの底面深さと略等しい。ビア５３ａの深さ方向と直交する断面の形状はビア５３ａの断面の形状と同一であり、ビア５３ｂの径はビア５３ａの径と略等しい。これにより、ビア５３ｂは配線５２ｂの下面のＹ方向の幅に収まるように配置されている。
複数のビア５３ａ，５３ｂの底面は、被加工膜２１の下層にある図示しない下層配線等に接続されている。これにより、複数のビア５３ａ，５３ｂは、図示しない下層配線と、配線５２ａ，５２ｂとを電気的に接続する。
（概括）
半導体装置の製造工程において、上層配線と下層配線とを接続するビアと、上層配線とを一括して形成するデュアルダマシン法が用いられることがある。半導体装置の微細化が進むにつれて、このような上層配線とビアとを含むデュアルダマシンパターンをインプリント技術により形成するニーズが高まっている。
また、デュアルダマシンパターンが、線幅の異なる複数種類の配線を含む場合がある。この場合、線幅の太い配線には、その配線を流れる電流の密度を抑えたいという意図があるものと考えられる。
本発明者らは、これまでのフォトリソグラフィ技術を用いたデュアルダマシンパターンの形成では、同一階層に配置される配線同士は同じ厚さでしか形成することができなかったため、必然的に配線同士の線幅を異ならせることのみで電流密度を下げるという設計が行われているのではないかと考えた。
つまり、本発明者らは、電流密度を下げるため、配線の線幅を太くするとともに、厚さも増やして配線の断面積を増大させたいという設計上の潜在的な要求があるのではないかと考えたのである。
本発明者らは、鋭意研究の結果、線幅および厚さの異なる配線と、底面深さの揃ったビアとを形成可能なテンプレート及びテンプレートの製造方法を構築するに至った。
実施形態のテンプレート１０によれば、突出部１２ａと、突出部１２ａよりも厚く、かつ、Ｙ方向の幅が広い突出部１２ｂと、突出部１２ａと重なる位置に配置される柱状部１３ａと、突出部１２ｂと重なる位置に配置され、基板１１の面ａからの上面高さが柱状部１３ａと略等しい柱状部１３ｂとを含む転写用パターン１４を有する。これにより、所望のビアサイズ及び上層配線のサイズに対応可能である。
実施形態のテンプレート１０の製造方法によれば、基板１１の面１１ｄを上面とする柱状部１２ｂを形成し、基板１１の面１１ｃを上面とする突出部１２ａ，１２ｂを柱状部１２ｂと重なる位置に形成し、基板１１の面１１ｂを突出部１２ａの上面に露出させる。これにより、所望のビアサイズ及び上層配線のサイズに対応可能なテンプレート１０を製造することができる。
実施形態の半導体装置２０の製造方法によれば、テンプレート１０の転写用パターン１４をレジスト膜４０に転写し、レジスト膜４０の溝パターン４２ａ，４２ｂ、及び孔パターン４３ａ，４３ｂを被加工膜２１に転写して、溝２２ａ，２２ｂ、及び孔２３ａ，２３ｂを有するパターン２４を被加工膜２１に形成する。これにより、所望のビアサイズ及び上層配線のサイズにデュアルダマシンパターン５４を形成することができる。
（変形例）
上述の実施形態では、線幅および厚さの異なる配線５２ａ，５２ｂを含むデュアルダマシンパターン５４を形成するために、線幅および厚さの異なる突出部１２ａ，１２ｂをテンプレート１０に形成することとした。しかし、線幅が等しく厚さの異なる突出部をテンプレートに形成して、線幅が等しく厚さの異なる配線を含むデュアルダマシンパターンを形成してもよい。
図１３は、実施形態の変形例にかかるテンプレート１０ａの構成の一例を示す斜視図である。
図１３に示すように、変形例のテンプレート１０ａは、上述の実施形態のテンプレート１０と同様に構成された突出部１２ａ，１２ｂ及び柱状部１３ａ，１３ｂに加え、突出部１２ｃ及び柱状部１３ｃを含む転写用パターン１４ａを有する。
突出部１２ｃは、他の突出部１２ａ，１２ｂに対してＹ方向に並んでＸ方向に延び、略平坦な上面と、上面のＹ方向両側に配置される側面とを有する。基板１１の面１１ａからの突出部１２ｃの上面高さは、基板１１の面１１ａからの突出部１２ａの上面高さと略等しい。突出部１２ｃのＹ方向の幅は突出部１２ｂのＹ方向の幅と略等しい。なお、突出部１２ｃが、Ｙ方向等のＸ方向以外の方向に延びていてもよい。また、突出部１２ｃは、例えば突出部１２ｂ等と接続されていてもよい。
柱状部１３ｃは、突出部１２ｃと重なる位置に配置され、突出部１２ａ，１２ｂ，１２ｃの上面より高く、略平坦な上面を有する。基板１１の面１１ａからの柱状部１３ｃの上面高さは、基板１１の面１１ａからの柱状部１３ａ，１２ｂの上面高さと略等しい。柱状部１３ｃの高さ方向と直交する断面の形状は柱状部１３ａ，１３ｂの断面の形状と同一であり、柱状部１３ｃの径は柱状部１３ａ，１３ｂの径と略等しい。これにより、柱状部１３ｃは突出部１２ｃの上面のＹ方向の幅に収まるように配置されている。
このようなテンプレート１０ａは、例えば上述の実施形態のテンプレート１０と同様の製造方法により製造することができる。ただし、突出部１２ｂ，１２ｃとの接続部分には、上述の接続部１２ｊのような構成は形成されない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…テンプレート、１１…基板、１１ａ，１１ｂ，１１ｃ，１１ｄ…面、１２ａ，１２ｂ，１２ｃ…突出部、１３ａ，１３ｂ，１３ｃ…柱状部、１４…転写用パターン、２０…半導体装置、２１…被加工膜、２２ａ，２２ｂ…溝、２３ａ，２３ｂ…孔、２４…パターン、５２ａ，５２ｂ…配線、５３ａ，５３ｂ…ビア、５４…デュアルダマシンパターン。

Claims (7)

  1. 基板の第１の面に転写用パターンを有するテンプレートであって、
    前記転写用パターンは、
    前記第１の面から第１の高さに突出し、前記第１の面に沿って延びる第１の突出部と、
    前記第１の面から前記第１の高さより高い第２の高さに突出し、前記第１の面に沿って延びる第２の突出部と、
    前記第１の突出部と重なる位置に配置され、前記第１の面からの高さが前記第２の高さよりも高い第３の高さの上面を有する第１の柱状部と、
    前記第２の突出部と重なる位置に配置され、前記第１の面からの高さが前記第１の柱状部の上面高さと同じく前記第３の高さの上面を有する第２の柱状部と、を有し、
    前記第１の面に沿うとともに前記第１の突出部の延伸方向と交差する第１の方向における前記第１の突出部の幅である第１の幅は、前記第１の面に沿うとともに前記第２の突出部の延伸方向と交差する第２の方向における前記第２の突出部の幅である第２の幅よりも狭い、
    テンプレート。
  2. 前記第１の柱状部の径は、前記第１の突出部の前記第１の幅よりも大きく、
    前記第２の柱状部の径は、前記第２の突出部の前記第２の幅よりも小さい、
    請求項１に記載のテンプレート。
  3. 前記第１の柱状部の高さ方向と直交する断面の面積と前記第２の柱状部の高さ方向と直交する断面の面積とは実質的に等しい、
    請求項１または請求項２に記載のテンプレート。
  4. 前記第１の突出部の延伸方向の一端部と前記第２の突出部の延伸方向の一端部とは接続部により接続されている、
    請求項１乃至請求項３のいずれか１項に記載のテンプレート。
  5. 前記接続部の前記第１の面からの高さは前記第２の高さであり、
    前記接続部の前記第１の方向の幅は前記第１の幅である、
    請求項４に記載のテンプレート。
  6. 基板を加工して、前記基板の第１の面を上面とする第１の柱状部および前記第１の面を上面とする第２の柱状部を形成し、前記第１の柱状部および前記第２の柱状部を除く領域に前記基板の第２の面を露出させ、
    前記第１の柱状部の上面高さ及び前記第２の柱状部の上面高さを維持したまま、前記第２の面を加工して、前記第２の面に沿う第１の方向に延び、前記第２の面を上面とする第１の突出部を前記第１の柱状部と重なる位置に形成し、前記第２の面に沿う第２の方向に延び、前記第２の面を上面とする第２の突出部を前記第２の柱状部と重なる位置に形成し、前記第１の柱状部、前記第２の柱状部、前記第１の突出部、及び前記第２の突出部を除く領域に前記基板の第３の面を露出させ、
    前記第１の柱状部の上面高さ、前記第２の柱状部の上面高さ、及び前記第２の突出部の上面高さを維持したまま、前記第１の突出部を加工して、前記第２の面より低く、前記第３の面より高い第４の面を前記第１の突出部の上面に露出させる、
    テンプレートの製造方法。
  7. 基板の上方に被加工膜を形成し、被加工膜の上方に第１の膜を形成し、
    前記第１の膜にテンプレートを押し当てて、前記テンプレートの転写用パターンを転写し、
    前記第１の膜の前記パターンを前記被加工膜に転写して、
    前記被加工膜の第１の深さに底面を有し、前記被加工膜に沿う第１の方向に延びる第１の溝と、
    前記被加工膜の前記第１の深さより深い第２の深さに底面を有し、前記被加工膜に沿う第２の方向に延びる第２の溝と、
    前記第１の溝と重なる位置に配置され、前記被加工膜の前記第２の深さよりも深い第３の深さに底面を有する第１の孔と、
    前記第２の溝と重なる位置に配置され、前記被加工膜の前記第３の深さに底面を有する第２の孔と、を有するパターンを前記被加工膜に形成する、
    半導体装置の製造方法。
JP2020156421A 2020-09-17 2020-09-17 テンプレート、テンプレートの製造方法、及び半導体装置の製造方法 Active JP7438904B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020156421A JP7438904B2 (ja) 2020-09-17 2020-09-17 テンプレート、テンプレートの製造方法、及び半導体装置の製造方法
US17/199,967 US11806901B2 (en) 2020-09-17 2021-03-12 Template, template manufacturing method, and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020156421A JP7438904B2 (ja) 2020-09-17 2020-09-17 テンプレート、テンプレートの製造方法、及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2022050051A JP2022050051A (ja) 2022-03-30
JP7438904B2 true JP7438904B2 (ja) 2024-02-27

Family

ID=80626161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020156421A Active JP7438904B2 (ja) 2020-09-17 2020-09-17 テンプレート、テンプレートの製造方法、及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US11806901B2 (ja)
JP (1) JP7438904B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010188668A (ja) 2009-02-19 2010-09-02 Jsr Corp スタンパの製造方法及びスタンパ
JP2011508459A (ja) 2007-12-31 2011-03-10 サンディスク スリーディー，エルエルシー デュアルダマシンプロセスおよびインプリントリソグラフィを用いた３次元メモリアレイ内のメモリ線およびビアの形成方法および装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148142B1 (en) * 2004-06-23 2006-12-12 Advanced Micro Devices, Inc. System and method for imprint lithography to facilitate dual damascene integration in a single imprint act
US20100301449A1 (en) * 2007-12-31 2010-12-02 Sandisk 3D Llc Methods and apparatus for forming line and pillar structures for three dimensional memory arrays using a double subtractive process and imprint lithography
JP2011066238A (ja) * 2009-09-17 2011-03-31 Toshiba Corp パターン形成用テンプレートの作製方法
JP5337114B2 (ja) * 2010-07-30 2013-11-06 株式会社東芝 パタン形成方法
JP2012069701A (ja) * 2010-09-22 2012-04-05 Toshiba Corp インプリント方法、半導体集積回路製造方法およびドロップレシピ作成方法
US8716133B2 (en) * 2012-08-23 2014-05-06 International Business Machines Corporation Three photomask sidewall image transfer method
JP5758422B2 (ja) * 2013-02-19 2015-08-05 株式会社東芝 パターン形成方法
JP6346161B2 (ja) * 2015-12-15 2018-06-20 株式会社東芝 パターン形成方法
US9865473B1 (en) * 2016-11-15 2018-01-09 Globalfoundries Inc. Methods of forming semiconductor devices using semi-bidirectional patterning and islands
US10600656B2 (en) * 2017-11-21 2020-03-24 International Business Machines Corporation Directed self-assembly for copper patterning
JP7027200B2 (ja) * 2018-03-09 2022-03-01 キオクシア株式会社 レプリカテンプレートの製造方法、及び半導体装置の製造方法
FR3091033B1 (fr) * 2018-12-21 2021-01-01 Commissariat Energie Atomique Procede de fabrication d’un dispositif spintronique comportant une couche magnetique active epaisse
US10923363B1 (en) * 2019-08-02 2021-02-16 Tokyo Electron Limited Method for increasing pattern density on a wafer
JP2021057361A (ja) * 2019-09-26 2021-04-08 キオクシア株式会社 欠陥修正方法およびテンプレートの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011508459A (ja) 2007-12-31 2011-03-10 サンディスク スリーディー，エルエルシー デュアルダマシンプロセスおよびインプリントリソグラフィを用いた３次元メモリアレイ内のメモリ線およびビアの形成方法および装置
JP2010188668A (ja) 2009-02-19 2010-09-02 Jsr Corp スタンパの製造方法及びスタンパ

Also Published As

Publication number Publication date
US20220080627A1 (en) 2022-03-17
US11806901B2 (en) 2023-11-07
JP2022050051A (ja) 2022-03-30

Similar Documents

Publication Publication Date Title
TWI621180B (zh) 使用選擇性沉積之金屬與介層洞的自行對準
US10170306B2 (en) Method of double patterning lithography process using plurality of mandrels for integrated circuit applications
TWI622861B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
KR101576335B1 (ko) 집적 회로 패터닝 방법
KR100934836B1 (ko) 반도체소자의 미세패턴 형성방법
KR100230421B1 (ko) 반도체장치의 더미패턴 형성방법
US9966302B2 (en) Device manufacture and packaging method thereof
US9947535B2 (en) Trench formation using horn shaped spacer
KR20180100699A (ko) 메모리 핀 패턴을 형성하기 위한 방법 및 시스템
JP2000340529A (ja) 半導体装置
JP7438904B2 (ja) テンプレート、テンプレートの製造方法、及び半導体装置の製造方法
US7381654B2 (en) Method for fabricating right-angle holes in a substrate
US6677240B1 (en) Method for patterning dense and isolated features on semiconductor devices
JP7458948B2 (ja) テンプレート、テンプレートの製造方法、及び半導体装置の製造方法
CN107004577A (zh) 包括叠对误差保护的图案化方法
TWI769363B (zh) 平面化半導體結構的方法
KR20100042925A (ko) 다마신 공정을 이용한 반도체 장치의 제조방법
TW200411830A (en) Method for fabricating semiconductor device
JP2023140145A (ja) テンプレート、テンプレートの製造方法、および半導体装置の製造方法
CN113972167A (zh) 半导体结构的形成方法
CN111668091A (zh) 半导体器件及其形成方法
KR20070079806A (ko) 반도체 소자의 제조 방법
JPH10261638A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240214

R151 Written notification of patent or utility model registration

Ref document number: 7438904

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151