JP2011508459A - デュアルダマシンプロセスおよびインプリントリソグラフィを用いた３次元メモリアレイ内のメモリ線およびビアの形成方法および装置 - Google Patents

デュアルダマシンプロセスおよびインプリントリソグラフィを用いた３次元メモリアレイ内のメモリ線およびビアの形成方法および装置 Download PDF

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Abstract

本発明は、多重深さインプリントリソグラフィマスクおよびダマシンプロセスを用いて３次元メモリアレイを形成するシステム、装置および方法を提供する。３次元メモリ内のメモリ層製造用のインプリントリソグラフィマスクが説明される。マスクは、ダマシンプロセスで用いられる転写材料内のインプリントを作製するためのフィーチャが形成される半透明材料を含む。マスクは複数のインプリント深さを有し、少なくとも１つのインプリント深さはメモリ線形成用の溝に対応し、少なくとも１つの深さはビア形成用の孔に対応する。この他にも数々の態様が開示される。

Description

本発明は、半導体製造技術に関し、より具体的には、デュアルダマシンプロセスおよびインプリントリソグラフィを用いて３次元メモリアレイ内にメモリ線およびビアを形成することに関する。
本願は、２００７年１２月３１日に出願された「Methods and Apparatus for Forming Memory Lines and Vias in Three Dimensional Memory Arrays Using Dual Damascene Process and Imprint Lithography 」という米国特許出願第１１／９６７，６３８号（代理人整理番号：ＳＤ−ＭＸＤ−３４７）（特許文献１）からの優先権を主張し、その全体が本願明細書において参照により援用されている。
関連出願への相互参照
本願は、２００３年１２月５日に出願された「High Density Contact to Relaxed Geometry Layers」という米国特許出願第１０／７２８，４５１号（特許文献２）、２００７年５月２１日に出願された「Memory Array Incorporating Memory Cells Arranged in NAND Strings」という米国特許出願第１１／７５１，５６７号（特許文献３）、２００２年１２月３１日に出願された「Programmable Memory Array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same」という米国特許出願第１０／３３５，０７８号（特許文献４）、および２００５年１０月４日に登録された「Selective Oxidation of Silicon in Diode, TFT, and Monolithic Three Dimensional Memory Arrays」という米国特許第６，９５１，７８０号（特許文献５）に関連し、それぞれその全体が全ての目的のために本願明細書において参照により援用されている。
従来、深いビア（例えば、モノリシック３次元メモリアレイ内のメモリ要素の複数のレベルの橋渡しをする、および／または接続するビア、後述されるようにジア（ｚｉａ）としても知られる）を形成するには、比較的高価な最先端のエッチングツールを用いる必要がある。さらに、深いビアの形成に関わるマスク工程の各々には、従来、比較的高価な最先端の液浸リソグラフィツールおよび技術を用いる必要がある。さらに、液浸リソグラフィを用いる深いビアの形成は、フィーチャサイズが３２ｎｍ〜１５ｎｍに達する場合、一層コストが高くなり、実施不可能にさえなるかもしれない。従って、液浸リソグラフィを用いる必要のない、深いビアを用いる深いサブミクロン３次元メモリアレイの製造コストを削減する方法および装置が必要とされている。
米国特許出願第１１／９６７，６３８号 米国特許出願第１０／７２８，４５１号 米国特許出願第１１／７５１，５６７号 米国特許出願第１０／３３５，０７８号 米国特許第６，９５１，７８０号 米国特許第６，５３４，４０３号
本発明の態様によれば、３次元メモリアレイ内のメモリ層を形成する方法が提供される。この方法は、複数の深さを有するテンプレートを形成するステップであって、少なくとも１つの深さは第１のメモリ線に対応し、少なくとも１つの深さはビアに対応するようにした形成するステップと、テンプレートを転写材料内にインプリントするステップと、転写材料を硬化するステップと、インプリントされ硬化された転写材料を用いてメモリ層を形成するステップと、を含む。
別の態様によれば、本発明は３次元メモリアレイ内のメモリ層を提供する。メモリ層は、複数の深さを有するインプリントリソグラフィテンプレートを用いるダマシンプロセスによって形成される複数のメモリ線およびビアであって、少なくとも１つの深さはメモリ線に対応し、少なくとも１つの深さはビアに対応するようにした複数のメモリ線およびビアと、メモリ線に結合される動作可能な複数のメモリセルと、を備える。
別の態様によれば、本発明は３次元メモリ内メモリ層製造用のインプリントリソグラフィマスクを提供する。マスクは、ダマシンプロセスで利用される転写材料内にインプリントを作製するためのフィーチャで形成される半透明材料を含み、複数のインプリント深さを有する。少なくとも１つのインプリント深さは、メモリ線形成用の溝に対応し、少なくとも１つの深さはビア形成用の孔に対応する。
別の態様によれば、本発明は、垂直ジアによって互いの上に形成されるとともに互いに電気結合される複数の水平メモリ層を含む３次元メモリアレイを提供する。ジアは各メモリ層内に整列されるビアで形成される。メモリ層は、両者ともインプリントリソグラフィマスクを用いて同時に形成される、複数のメモリ線およびビアを含む。
次の詳細な説明、添付の特許請求の範囲および添付の図面より、本発明のその他の特徴および態様のさらなる詳細が明らかになる。
本発明の実施形態による３次元メモリアレイの簡略化した例の交互配置されたワード線およびビット線の構造を示す斜視図である。 本発明の実施形態による図１の３次元メモリアレイのメモリ線の形成に適したインプリントリソグラフィマスクの例の斜視図である。 本発明の実施形態による３次元メモリアレイのメモリ線の形成に適したインプリントリソグラフィマスクの第２の例の斜視図である。 図４ＡＸおよび図４ＡＹは、本発明の実施形態によるメモリ線およびビアの層を形成する方法を表す、種々のプロセス層を有する基板の一連の断面図（それぞれ正面（Ｘ）、側面（Ｙ）から見たもの）を示す。 図４ＢＸおよび図４ＢＹは、本発明の実施形態によるメモリ線およびビアの層を形成する方法を表す、種々のプロセス層を有する基板の一連の断面図（それぞれ正面（Ｘ）、側面（Ｙ）から見たもの）を示す。 図４ＣＸおよび図４ＣＹは、本発明の実施形態によるメモリ線およびビアの層を形成する方法を表す、種々のプロセス層を有する基板の一連の断面図（それぞれ正面（Ｘ）、側面（Ｙ）から見たもの）を示す。 図４ＤＸおよび図４ＤＹは、本発明の実施形態によるメモリ線およびビアの層を形成する方法を表す、種々のプロセス層を有する基板の一連の断面図（それぞれ正面（Ｘ）、側面（Ｙ）から見たもの）を示す。 本発明の実施形態による異なる深さにある隣接ワード線層およびビット線が存在する場合は、ビット線を接続するジアの様々な列の断面図を示す。 本発明の実施形態による異なる深さにある隣接ワード線層およびビット線が存在する場合は、ビット線を接続するジアの様々な列の断面図を示す。 本発明の実施形態による異なる深さにある隣接ワード線層およびビット線が存在する場合は、ビット線を接続するジアの様々な列の断面図を示す。 本発明の実施形態による異なる深さにある隣接ワード線層およびビット線が存在する場合は、ビット線を接続するジアの様々な列の断面図を示す。 本発明の実施形態による３次元メモリアレイのメモリ線の形成に適したインプリントリソグラフィマスクの第３の例の斜視図である。
本発明は、二重深さインプリントリソグラフィマスク（例えば、３Ｄテンプレート）を用いて、隣接するメモリレベルにメモリ線およびビア用の溝および孔をそれぞれ同時に形成する、３次元メモリアレイ（例えば、単一基板上に複数のレベルを有するモノリシックな３次元メモリアレイ、および／または異なる基板上に形成された後に一緒に接合される２次元アレイの積層レベル）を形成する方法および装置を提供する。より具体的には、各線およびビアはデュアルダマシンプロセスを用いて形成される。ここで、デュアルダマシンプロセスの第１のフィーチャはワード線またはビット線としてよく、第２のフィーチャはそのワード線またはビット線から通じるビアとしてよい。実施形態によっては、多重深さインプリントリソグラフィマスクを用いて、隣接メモリレベルに形成するのと同様に、他のビット線および／またはワード線等の異なる深さのフィーチャにメモリ線およびビア用の溝および異なる深さの孔が同時に形成されてもよい。
本発明の別の態様では、また実施形態によっては、各線の一端に延長部分として形成される拡大接触パッド領域が３次元メモリアレイの対向側に交互に配置されるように、メモリ線が交互配置されてもよい。換言すると、隣接線同士は、互いに対向する端側にそれぞれに関連した拡大パッド領域を有してもよい。従って、交互配置することにより、他のメモリ線から延在するビアに接触するために設けられる拡大パッド領域用のさらなる領域が得られる。パッド領域を拡大することにより、ビアに対する整合の厳密性が緩和される。
実施形態によっては、前述したように、ワード線およびビット線が両者とも、ワード線およびビット線から延在するビアとともに形成される場合がある。実施形態によっては、ワード線のみがビアとともに同時に形成される場合がある。このような実施形態では、ワード線のために用いられるインプリントリソグラフィマスクは、２つの深さ、すなわちワード線形成用の第１の深さ、および次のワード線に達する最大深さのビアおよび次のビット線に達する相対的に短いビアの両ビア用の孔形成に用いられる第２の深さを有してもよい。このような実施形態では、ビア形状がビット線の縁と重なってもよい。同様に、実施形態によっては、ビット線のみがビアとともに同時に形成されてもよい。実施形態によっては、用いられるインプリントリソグラフィマスクは、３つの深さ、すなわちワード線形成用の第１の深さ、次のワード線に達する最大深さのビア用の孔形成に用いられる第２の深さ、および次のビット線に達する相対的に短いビア用の孔形成に用いられる第３の深さを有してもよい。実施形態によっては、用いられるインプリントリソグラフィマスクは、４つの深さ、すなわちワード線形成用の第１の深さ、次のワード線に達する最大深さのビア用の孔形成に用いられる第２の深さ、上部ビット線層に達する相対的に短い深さのビア用の孔形成に用いられる第３の深さ、および下部ビット線層に達する中間の深さのビア用の孔形成に用いられる第４の深さを有してもよい。その他の数の深さを有する他のインプリントリソグラフィマスクが用いられてもよい。
実施形態によっては、本発明によるマルチレベルメモリアレイが、いくつかのメモリプレーンまたはメモリレベルの各々の上に形成されるメモリセルを含む。１つを超える層上のメモリセルのストリングが単一の層のグローバルビット線に接続されてもよい。このようなグローバルビット線層は、アレイ下方の基板内に配置される場合のある、メモリアレイの回路を支持するためにより便利に接続できるように、全メモリレベルの下方のモノリシックな集積回路の層上に配置されてもよい。実施形態によっては、このようなグローバルビット線層はメモリレベルの中央またはアレイの上方に存在する場合があり、１つを超えるグローバルビット線層が用いられる場合がある。さらに、１つを超える層上のメモリセルのストリングは、全メモリレベルの上方に配置される場合のある単一層上の共有バイアスノードに接続されてもよい。実施形態によっては、共有バイアスノードはメモリレベルの中央またはアレイの下方に存在する場合がある。同様に、共有バイアスノードは１つを超える層上に配置される場合もある。
メモリ配列によっては（例えば、非鏡面配列）、メモリセルの隣接ストリングの各々に１本のグローバルビット線を用いる場合があるので、グローバルビット線のピッチが、メモリセルの隣接ストリング同士が同じグローバルビット線を共有する他の配列よりも狭くなる場合がある。グローバルビット線のピッチの問題を軽減するために、ある実施形態では、グローバルビット線が２つ以上の配線層上に設置される場合がある。例えば、メモリセルの偶数番ストリングは１つのグローバルビット線層上に配置されるグローバルビット線に関連付けられる一方で、メモリセルの奇数番ストリングはもう１つのグローバルビット線層上に配置されるグローバルビット線層に関連付けられるようにしてもよい。このため、ワード線層間のビット線の異なるレベルまで達するビアを有することが望ましいこともある。また、メモリセルのストリングのピッチに合わせるのを助けるために、ビアを交互にずらして配列することも望ましい。こうすれば、必要なグローバルビット線ピッチがメモリセルの個々のストリングのピッチの２倍に緩和される。
また、特に１つを超えるメモリセルプレーンを有する３次元アレイにおいて、２つを超える垂直隣接層に接続する垂直ビアが用いられてもよい。ｚ方向に１つを超える層に接続するビア（ｖｉａ）型構造であることを示唆するために、このような垂直接続は便宜的に「ジア（ｚｉａ）」と呼ばれる場合もある。２００３年３月１８日に登録されたCleevesの米国特許第６，５３４，４０３号（特許文献６）に、好ましいジア構造およびその形成についての関連する方法が記載され、その全体が本願明細書において参照により援用されている。本願明細書においてすでに援用されている米国特許出願第１０／３３５，０７８号（特許文献４）に、ジアの例のさらなる詳細が記載されている。
図１を参照すると、３次元メモリアレイの簡略化した例の交互配置されるワード線１０２およびビット線１０４の、斜視図による構造１００が示されている。図に示された交互配置されるメモリ線１０２、１０４は、本発明の方法および装置で形成されるフィーチャを示している。すでに援用されている米国特許出願第１１／７５１，５６７号（特許文献３）に、３次元メモリアレイを形成する従来の態様の詳細が見出される。別の実施形態では、本発明によるマルチレベルメモリアレイ（図１）が、ワード線１０２およびビット線１０４の交差位置において、垂直ダイオードおよび抵抗変化層を備えるメモリセル（図示せず）を直列に含む。すでに参照されている米国特許第６，９５１，７８０号（特許文献５）に、このようなクロスポイントダイオードメモリアレイの例がより詳細に記載されている。本発明において、各ワード線１０２（および各ビット線１０４）は、ワード線１０２（またはビット線１０４）の一端に拡大接触パッド領域１０６を含んでいてもよい。各ワード線１０２および各ビット線１０４から下方へ延在するビア１０８は、拡大接触パッド領域１０６に接触するように整列される。従って、交互配置のおかげで、ビア１０８の下方のメモリアレイ線１０２、１０４に対する整合が緩和される。交互配置によって、ビアの位置合わせに対する許容誤差を大きくしつつ、同時に最小ピッチを用いることが可能になるため、インプリントリソグラフィの利点が高められる。このような実施形態では、線の幅およびピッチを、ビアの整合のばらつきよりも大きい寸法にしてもよい。例えば、幅２２ｎｍのワード線１０２は約４４ｎｍのピッチでも形成可能であるが、ビアの位置における効果的な線ピッチは約８８ｎｍであり得る。ある配列では、層間の整合のばらつきが２２ｎｍにもなる可能性もある。ダマシンプロセスはよりロバストなメモリ線１０２、１０４をより小さなフィーチャサイズで形成することを可能とするので、本発明の方法はスケーラブルである。さらに、本発明では、各メモリ線層はビア１０８に関連付けられているので、孔を充填してビアを形成する点に関しても、ビアのアスペクト比は、従来技術の３次元メモリ配列を製造する場合ほど難しいものではない。従来技術の３次元メモリ設計と異なり、各ワード線層は、デュアルダマシンビット線層に関連付けられるビット線層およびビア１０８上に成形される介在パッド１０６により次のワード線層に接続されることに留意するべきである。
図２を参照すると、図１に示される３次元メモリアレイのメモリ線１０２、１０４およびビア１０８の形成に用いるのに適したインプリントリソグラフィマスク２００またはテンプレートの例が示されている。インプリントリソグラフィマスク２００またはテンプレートは、例えば、石英または溶融シリカ製の、半透明ブランク内に所望のパターンをエッチングして形成される。図に示すように、インプリントマスク２００は交互配置されるレール２０２（溝に対応）を含む。レール２０２はその交互の端部に、幅が広くなった、接触パッド形成用の台２０６を有する。台２０６の各々の上面からは、柱２０８（ビアに対応）が上方へ突出する。インプリントリソグラフィマスク２００は、マスク２００のパターニングに用いられる可能性のあるいずれかの技術（例えば、３２ｎｍ、１６ｎｍ、９ｎｍフォトリソグラフィ、液浸リソグラフィ等）によっても達成可能な最小寸法（例えば、線幅および線ピッチ）で形成されればよい。相互接続構造の多数の層を形成するのに単一のマスク２００が繰り返し利用されてもよいので、マスク２００の製造コストはマスク２００の使用毎に分散され得る。従って、本発明の方法および装置によって、正味製造コストの削減が可能である。
操作時、インプリントリソグラフィマスク２００は図に示された配向から反転して用いられ、その相補形状を液体転写層内にインプリントする。次に、液体転写層は、半透明インプリントリソグラフィマスク２００を通して直接照射される光（例えば、紫外線）または他の放射線に露光されて固まるかまたは硬化される。以下に詳述されるように、固まったまたは硬化された転写層について、これを酸化物エッチングの際に利用して、インプリントリソグラフィマスク２００のフィーチャを誘電体（例えば、酸化物）層内に転写すればよい。
図３を参照すると、３次元メモリアレイのメモリ線およびビアの形成に適したインプリントリソグラフィマスク３００またはテンプレートの第２の例が示されている。簡略化した例のマスク３００は、図４ＡＸ〜図４ＤＸおよび図４ＡＹ〜図４ＤＹに関して後述される処理工程で用いられるマスク３００に対応する。図３においてＸ−Ｘ断面切断線および視線矢印で示されるように、図４ＡＸ、図４ＢＸ、図４ＣＸおよび図４ＤＸは、誘電体層内におけるメモリアレイ製造用の溝および孔の形成を図解する、一連の処理ステップの断面図である。図３に示されるように、一連の図の視点は、インプリントリソグラフィマスク３００の柱から離れ、各溝の長手側から見たものである。さらに、図３においてＹ−Ｙ断面切断線および視線矢印で示されるように、図４ＡＹ、図４ＢＹ、図４ＣＹおよび図４ＤＹもまた、誘電体層内における溝および孔の形成を図解する、一連の処理ステップの断面図である。しかし、同様に、図３に示すように、これらの図の視点は、インプリントリソグラフィマスク３００の柱を断面図の左手側に配置して、溝およびビア孔を横切って見るものである。前述したインプリントリソグラフィマスク２００の場合と同様に、インプリントリソグラフィマスク３００またはテンプレートの第２の例は、例えば、石英または溶融シリカ製の半透明ブランク内に所望のパターンをエッチングすることにより形成されるものとすればよい。さらに、インプリントリソグラフィマスク３００も、マスク３００のパターニングに用いられる可能性のあるいずれの技術（例えば、３２ｎｍ、１６ｎｍ、９ｎｍフォトリソグラフィ、液浸リソグラフィ等）によっても達成可能な最小寸法（例えば、線幅および線ピッチ）で形成されればよい。前述したように、相互接続構造の多数の層を形成するのに単一のマスク３００が繰り返し利用されてもよいので、マスク３００の製造コストはマスク３００の使用毎に分散され得る。従って、本発明の方法および装置によって、正味製造コストの削減が可能である。
図４ＡＸ〜図４ＤＸおよび図４ＡＹ〜図４ＤＹを参照すると、３次元メモリアレイの層のメモリ線およびビアを形成する方法が、それぞれ、正面および側面平面断面図から示されている。前述したように、図の左右の対は各々、同じプロセス段階の断面平面図を示し、それぞれ、Ｘで終わる図番号は図３のＸ−Ｘ断面切断線で見た図であり、Ｙで終わる図番号は図３のＹ−Ｙ断面切断線で見た図であることに留意するべきである。図４ＡＸおよび図４ＡＹに示されるステップにおいて、ここで意図する本発明のプロセスは、メモリアレイまたはその他の回路内に所望の素子を形成するのに適するように選択された種々の材料層４０２〜４０８の初期配列から開始するものであればよい。
インプリントリソグラフィマスク３００は転写層４０２にはめ込まれて示されている。転写層４０２の下には、ハードマスク層４０４が、導体またはワイヤ層４０８上にある誘電体層４０６上に堆積されている。転写層４０２は、メモリ線パターンおよびビアパターンの両者をインプリントリソグラフィマスク３００から誘電体層４０６へ同時に転写することを容易にする。実施形態によっては、転写層４０２は、ハードマスク層４０４上にスピンコートされるかまたは他の方法で堆積される光重合性液体材料であればよい。転写層４０２は、硬化されると、所望のデュアルダマシンパターンの転写を促すエッチングプロセスを引き続き受ける際に高いエッチング速度選択性を呈することが望ましい。実施形態によっては、転写層４０２は、レジストであるか、あるいは、例えば、スピンコートされたポリマーＰＭＭＡ、および／または、１００ワットＨｇ−−Ｓｅ紫外線アークランプ等の光源を利用したＩ線放射線（例えば、３６５ｎｍ）の露光によって硬化可能な、モレキュラー・インプリント社(Molecular Imprints Inc.) からＳ−ＦＩＬモノマットＡｃ０１(S-FIL Monomat Ac01)の名称で販売されている材料等の光硬化性材料等の従来のフォトレジストであればよい。利用可能な光硬化性材料のもう１つの例は、エチレングリコールジアクリレート（３−アクリロキシプロピル）トリス（トリメチルシロキシ）シラン、ｔ−ブチルアクリレート、および２−ヒドロキシ−２−メチル−１−フェニル−プロパン−１−オンを含む材料である。その他の実用的な材料が用いられてもよい。実施形態によっては、転写層４０２は約５００オングストロームから約５，０００オングストロームの範囲の初期厚みがあればよい。
転写層４０２と誘電体層４０６との間には、ハードマスク材料４０４の層が堆積されてもよい。実施形態によっては、ハードマスク４０４として、ポリシリコン、多結晶シリコン−ゲルマニウム合金、ポリゲルマニウムまたはその他の任意の適当な材料等の多結晶半導体材料が用いられればよい。別の実施形態では、タングステン（Ｗ）等の材料が用いられればよい。ハードマスク材料層４０４の厚みは、用いられるエッチングプロセスパラメータに応じて異なる厚みとすればよい。実施形態によっては、ハードマスク材料層４０４は約５００オングストロームから約３，０００オングストロームの範囲の初期厚みがあればよい。
誘電体層４０６は、そこにデュアルダマシン相互接続構造が最終的に形成される層である。誘電体層４０６として、シリコンベースの誘電体材料、シリケート、ｌｏｗ−ｋ材料等を含む誘電体材料または絶縁材料が挙げられる。シリコンベースの誘電体材料として、二酸化ケイ素（ＳｉＯ2 ）、窒化ケイ素、酸窒化ケイ素等が挙げられる。シリケートとして、フッ素ドープシリコンガラス（ＦＳＧ：fluorine doped silicon glass）、テトラエチルオルトシリケート（ＴＥＯＳ：tetraethylorthosilicate ）、ボロホスホテトラエチルオルトシリケート（ＢＰＴＥＯＳ：borophosphotetraethylorthosilicate）、ホスホシリケートガラス（ＰＳＧ：phosphosilicate glass ）、ボロホスホシリケートガラス（ＢＰＳＧ：borophosphosilicate glass ）、およびその他の適当な材料およびスピンオンガラス（ＳＯＧ：spin-on glass ）が挙げられる。ｌｏｗ−ｋポリマー材料として、１つまたは２つ以上のポリイミド、フッ素化ポリイミド、ポリシルセスキオキサン、ベンゾシクロブテン（ＢＣＢ：benzocyclobutene）、ポリ（アリーレンエステル）、パリレンＦ、パリレンＮ、非結晶ポリテトラフルオロエチレン等が挙げられる。市販のｌｏｗ−ｋ材料の具体例として、ペルフルオロビフェニルおよび芳香族ビスフェノールから得られると考えられる、アライドシグナル(AlliedSignal)から商品名フレア(Flare) （登録商標）で提供されている材料、アプライド・マテリアルズ(Applied Materials) からのブラック・ダイアモンド(Black Diamond) （登録商標）、旭化成(Asahi Chemical)からのＡＬＣＡＰ−Ｓ、ダウ・ケミカル(Dow Chemical)からのシルク(SiLK)（登録商標）およびシクロテン(Cyclotene)（登録商標）、ＢＣＢ、デュポン(DuPont)からのテフロン(Teflon)（登録商標）、ポリテトラフルオロエチレン、ダウ・コーニング(Dow Corning) からのＸＬＫおよび３ＭＳ、日立化成(Hitachi Chemical)からのＨＳＧ ＲＺ２５、ハネウェル・エレクトロニック・マテリアルズ(Honeywell Electronic Materials)からのホスプ(HOSP)（登録商標）およびナノガラス(Nanoglass) （登録商標）、ＪＳＲマイクロエレクトロニクス(JSR Microelectronics)からのＬＫＤ、ノベラス(Novellus)からのコーラル(CORAL) （登録商標）およびＡＦ４、バテルＰＮＮＬ(Battelle PNNL) からのメソポーラスシリカ、およびシューマッハ(Schumacher)からのベロックス(Velox) （登録商標）ＰＡＥ−２が挙げられる。実施形態によっては、誘電体層４０６は約１，５００オングストロームから約１０，０００オングストロームの範囲の初期厚みがあればよい。
誘電体層４０６の下方の導電性金属またはワイヤ層４０８は、タングステン（Ｗ）または任意の実用的な導体を含むものであればよい。実施形態によっては、ワイヤ層４０８は、約１，０００オングストロームから約２，０００オングストロームの範囲の厚みがあればよい。ワイヤ層４０８は基板（図示せず）上に形成されてもよいし、および／または別のメモリレベルの一部としてもよい。
インプリントリソグラフィマスク３００は転写層４０２内に押圧される。マスク３００が所定の位置に達すると、転写層４０２は、半透明インプリントリソグラフィマスク３００を通して直接照射される光（例えば、紫外線）または他の放射線（例えば、電子ビーム）に露光されて固まる。図４ＢＸおよび図４ＢＹに示されるように、転写層４０２が硬化した後、マスク３００は除去されて、マスク３００のデュアルダマシンフィーチャに相補する型が残る。次に、エッチングプロセスが適用されて、図４ＣＸおよび図４ＣＹに示される構造を形成する。実施形態によっては、ビア孔内に露出されたハードマスク層４０４は最初にエッチング除去される。その後、転写層４０２は、ビア孔内で露出された誘電体層４０６の部分エッチングを行う間に溝領域内のハードマスク層４０４まで侵食される。
図４ＤＸおよび図４ＤＹに示される最終的な構造を形成するために、溝内のハードマスク層４０４の露出された範囲はエッチング除去され、その結果として露出された誘電体層４０６がエッチングされて最終的な溝を形成する。予め露出されたビア孔内の誘電体層４０６の範囲は、ワイヤ層４０８までエッチング除去されて最終的なビア孔を形成する。これで、残った誘電体層４０６は、溝およびビア孔内に導体材料を受け入れる用意ができたことになる。
図５Ａ〜図５Ｄを参照すると、隣接するワード線層およびビット線がある場合は、異なる深さにおけるビット線を接続するビアの列（本願明細書ではジアと呼ばれる）の種々多様な実施形態の断面図が示されている。図５Ａは、ジアを形成する３つの積層ビア５０８で接続される水平ワード線５０２を示している。「ａ」および「ｂ」と標識された２つの深さは、それぞれ、インプリントリソグラフィマスク３００のレールおよび柱によってそれぞれ形成された溝および孔の深さに対応する。
図５Ｂもまた、ジアを形成する積層ビア５０８で接続される水平ワード線５０２を示している。しかし、図５Ｂの構造には、第３の深さ「ｃ」にある第３のダマシンフィーチャが含まれている。図に示すように、第３の深さにあるこの肩部により、ワード線５０２に垂直に（すなわち、紙面に出入りするように）伸びるビット線５０４への接続が可能になる。
同様に、図５Ｃもまた、ジアを形成する積層ビア５０８によって接続される水平ワード線５０２、および「ｄ」と標識されるさらなる深さにある肩部を利用したビット線５０４への接続を示している。なお、深さｄは深さｃよりも深いことに留意するべきである。このように肩部の相対的な深さに差があるため、異なる深さにあるフィーチャ（例えば、ビット線）への接続が容易になる。図５Ｄにはインプリントの４つの深さａ、ｂ、ｃ、ｄが含まれ、これにより、２つの異なる深さにあるビット線への接続が容易になっている。
３次元メモリアレイの種々の実施形態では、図に示されたジアの異なる組み合わせが一緒に用いられてもよい。例えば、ビット線が２つの異なる深さにおいて伸びる構造では、図５Ｂおよび図５Ｃのジアが１つおきに交互配置されて用いられてもよい。図６は、４つの異なる深さａ、ｂ、ｃ、ｄにある交互配置ダマシンフィーチャを含むインプリントリソグラフィマスク６００の例を示し、これを用いれば、２つの異なる深さｃ、ｄでビット線５０４へ相互接続させることが容易になる。
前述した説明は、本発明の例示的な実施形態を開示するものに過ぎない。前に開示された本発明の実施形態を本発明の範囲内で変更できることは、当業者には容易に理解できるはずである。例えば、４つまでのインプリント深さを有するインプリントリソグラフィマスクしか示されなかったが、実施形態によっては、任意の実用的な数のインプリント深さが用いられてもよい。
したがって、本発明はその例示的な実施形態に関連して開示されているが、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれることが理解されるべきである。

Claims (73)

  1. ３次元メモリアレイ内にメモリ層を形成する方法であって、
    複数の深さを有するテンプレートを形成するステップであって、少なくとも１つの深さは第１のメモリ線に対応し、少なくとも１つの深さはビアに対応するようにした形成するステップと、
    前記テンプレートを転写材料内にインプリントするステップと、
    前記転写材料を硬化するステップと、
    前記インプリントされ硬化された転写材料を用いてメモリ層を形成するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、石英および溶融シリカのうちの少なくとも１つからテンプレートを形成することを含む方法。
  3. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、複数のメモリ線用の溝に対応する複数のレールを含むテンプレートを形成することを含む方法。
  4. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、複数のビア用の孔に対応する複数の柱を含むテンプレートを形成することを含む方法。
  5. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、複数のビア用の孔に対応する複数の柱と、複数のメモリ線用の溝に対応する複数のレールとを含むテンプレートを形成することを含む方法。
  6. 請求項５記載の方法において、
    前記テンプレートを形成するステップが、前記柱を前記レール上に形成することを含む方法。
  7. 請求項６記載の方法において、
    前記柱を前記レール上に形成することが、柱を各隣接レールの交互の反対側端部上に形成することを含む方法。
  8. 請求項７記載の方法において、
    前記柱を前記レール上に形成することが、前記レールのみの高さよりも大きな合計高さを有する柱をレール上に形成することを含む方法。
  9. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、接触パッドに対応する複数の台を含むテンプレートを形成することを含む方法。
  10. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、ビア用の孔に対応する複数の柱と、メモリ線用の溝に対応する複数のレールと、接触パッドに対応する複数の台とを含むテンプレートを形成することを含む方法。
  11. 請求項１０記載の方法において、
    前記テンプレートを形成するステップが、各隣接レールの交互の反対側端部に台を形成することを含む方法。
  12. 請求項１１記載の方法において、
    前記テンプレートを形成するステップが、前記柱を前記台上に形成することを含む方法。
  13. 請求項１記載の方法において、
    前記テンプレートを形成するステップが、複数の柱を含むテンプレートを形成することを含み、前記柱の少なくともいくつかは少なくとも１つの肩部を含む方法。
  14. 請求項１３記載の方法において、
    前記複数の柱を含むテンプレートを形成することが、第２のメモリ線に接触する深さに配置される肩部を有する柱を形成することを含む方法。
  15. 請求項１記載の方法において、
    前記テンプレートを転写材料内にインプリントするステップが、前記テンプレートを、レジストを含む転写材料内にインプリントすることを含む方法。
  16. 請求項１記載の方法において、
    前記テンプレートを転写材料内にインプリントするステップが、前記転写材料内に溝および孔のパターンを形成するべく前記テンプレートをインプリントすることを含む方法。
  17. 請求項１記載の方法において、
    前記テンプレートを転写材料内にインプリントするステップが、前記テンプレートを、ワイヤ層上に形成される誘電体層上に形成されるハードマスク層上に形成される転写材料層内にインプリントすることを含む方法。
  18. 請求項１７記載の方法において、
    前記テンプレートを転写材料内にインプリントするステップが、前記テンプレートを、少なくとも１つのインプリント深さが前記ハードマスク層の範囲に達するように前記転写材料層内にインプリントすることを含む方法。
  19. 請求項１８記載の方法において、
    前記インプリントされ硬化された転写材料を用いてメモリ層を形成するステップが、前記テンプレートが達する前記ハードマスク層の前記範囲をエッチングすることを含む方法。
  20. 請求項１９記載の方法において、
    前記インプリントされ硬化された転写材料を用いてメモリ層を形成するステップが、少なくとも１つのビア孔を形成するべく、前記ハードマスク層の前記エッチングされた範囲の下方の前記誘電体の範囲をエッチングすることを含む方法。
  21. 請求項１８記載の方法において、
    前記インプリントされ硬化された転写材料を用いてメモリ層を形成するステップが、前記転写材料を前記ハードマスク層までエッチングすることを含む方法。
  22. 請求項２１記載の方法において、
    前記インプリントされ硬化された転写材料を用いてメモリ層を形成するステップが、前記転写材料を前記ハードマスク層までエッチングすることによって予め露出された前記ハードマスク層をエッチング除去することを含む方法。
  23. 請求項２２記載の方法において、
    前記インプリントされ硬化された転写材料を用いてメモリ層を形成するステップが、前記転写材料を前記ハードマスク層までエッチングすることによって予め露出された前記ハードマスク層をエッチング除去することによって予め露出された前記誘電体層を部分エッチングすることを含み、前記誘電体層の前記部分エッチングが前記誘電体層内のメモリ線用の溝を少なくとも１つ形成する方法。
  24. ３次元メモリアレイ内のメモリ層であって、
    複数の深さを有するインプリントリソグラフィテンプレートを用いるダマシンプロセスによって形成される複数のメモリ線およびビアであって、少なくとも１つの深さは前記メモリ線に対応し、少なくとも１つの深さは前記ビアに対応するようにした複数のメモリ線およびビアと、
    前記メモリ線に結合される動作可能な複数のメモリセルと、
    を備えるメモリ層。
  25. 請求項２４記載のメモリ層において、
    前記インプリントリソグラフィテンプレートが、石英および溶融シリカのうちの少なくとも１つから形成されるメモリ層。
  26. 請求項２４記載のメモリ層において、
    前記テンプレートが、複数のメモリ線用の溝に対応する複数のレールを含むメモリ層。
  27. 請求項２４記載のメモリ層において、
    前記テンプレートが、複数のビア用の孔に対応する複数の柱を含むメモリ層。
  28. 請求項２４記載のメモリ層において、
    前記テンプレートが、複数のビア用の孔に対応する複数の柱、および複数のメモリ線用の溝に対応する複数のレールを含むメモリ層。
  29. 請求項２８記載のメモリ層において、
    前記テンプレートが、前記レール上に配置される前記柱を含むメモリ層。
  30. 請求項２９記載のメモリ層において、
    前記レール上に配置される前記柱が、各隣接レールの交互の反対側端部上に配置されるメモリ層。
  31. 請求項３０記載のメモリ層において、
    前記レール上に配置される前記柱が、前記レールのみの高さよりも大きな合計高さを有するメモリ層。
  32. 請求項２４記載のメモリ層において、
    前記テンプレートが、接触パッドに対応する複数の台を含むメモリ層。
  33. 請求項２４記載のメモリ層において、
    前記テンプレートが、ビア用の孔に対応する複数の柱、メモリ線用の溝に対応する複数のレール、および接触パッドに対応する複数の台を含むメモリ層。
  34. 請求項３３記載のメモリ層において、
    前記テンプレートが、各隣接レールの交互の反対側端部に台を含むメモリ層。
  35. 請求項３４記載のメモリ層において、
    前記テンプレートが、前記台上に配置される前記柱を含むメモリ層。
  36. 請求項２４記載のメモリ層において、
    前記テンプレートが、複数の柱を含み、前記柱の少なくともいくつかは少なくとも１つの肩部を含むメモリ層。
  37. 請求項３６記載のメモリ層において、
    前記テンプレートが、前記メモリ線および前記ビアに対応する前記深さと異なる深さに配置される肩部を有する複数の柱を含むメモリ層。
  38. 請求項２４記載のメモリ層において、
    前記メモリ層が、前記テンプレートを、レジストを含む転写材料内にインプリントすることによって形成されるメモリ層。
  39. 請求項２４記載のメモリ層において、
    前記メモリ層が、ワイヤ層上に堆積される誘電体層上に堆積されるハードマスク層上に堆積される転写材料の層を用いて形成されるメモリ層。
  40. 請求項１の方法を用いて形成されるメモリ層。
  41. ３次元メモリ内のメモリ層製造用のインプリントリソグラフィマスクであって、
    ダマシンプロセスで用いられる転写材料内のインプリントを作製するためのフィーチャが形成される半透明材料を備え、
    前記インプリントリソグラフィマスクは複数のインプリント深さを有し、
    少なくとも１つのインプリント深さはメモリ線形成用の溝に対応し、少なくとも１つの深さはビア形成用の孔に対応するインプリントリソグラフィマスク。
  42. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、石英および溶融シリカのうちの少なくとも１つから形成されるインプリントリソグラフィマスク。
  43. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、複数のメモリ線用の前記溝に対応する複数のレールを含むインプリントリソグラフィマスク。
  44. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、複数のビア用の孔に対応する複数の柱を含むインプリントリソグラフィマスク。
  45. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、複数のビア用の孔に対応する複数の柱、および複数のメモリ線用の溝に対応する複数のレールを含むインプリントリソグラフィマスク。
  46. 請求項４５記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、前記レール上に配置される前記柱を含むインプリントリソグラフィマスク。
  47. 請求項４６記載のインプリントリソグラフィマスクにおいて、
    前記レール上に配置される前記柱が、各隣接レールの交互の反対側端部上に配置されるインプリントリソグラフィマスク。
  48. 請求項４７記載のインプリントリソグラフィマスクにおいて、
    前記レール上に配置される前記柱が、前記レールのみの高さよりも大きな合計高さを有するインプリントリソグラフィマスク。
  49. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、接触パッドに対応する複数の台を含むインプリントリソグラフィマスク。
  50. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、ビア用の孔に対応する複数の柱、メモリ線用の溝に対応する複数のレール、および接触パッドに対応する複数の台を含むインプリントリソグラフィマスク。
  51. 請求項５０記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが各隣接レールの交互の反対側端部に台を含むインプリントリソグラフィマスク。
  52. 請求項５１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、前記台上に配置される前記柱を含むインプリントリソグラフィマスク。
  53. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが複数の柱を含み、前記柱の少なくともいくつかは少なくとも１つの肩部を含むインプリントリソグラフィマスク。
  54. 請求項５３記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、前記メモリ線および前記ビアに対応する前記深さと異なる深さに配置される肩部を有する複数の柱を含むインプリントリソグラフィマスク。
  55. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、レジストを含む転写材料内に前記マスクをインプリントすることによって、メモリ層のメモリ線およびビアを同時に形成するように適合されるインプリントリソグラフィマスク。
  56. 請求項４１記載のインプリントリソグラフィマスクにおいて、
    前記インプリントリソグラフィマスクが、ワイヤ層上に堆積される誘電体層上に堆積されるハードマスク層上に堆積される転写材料の層からメモリ層を形成するように適合されるインプリントリソグラフィマスク。
  57. ３次元メモリアレイであって、
    互いの上に形成され垂直ジア（ｚｉａ）によって互いに電気結合される複数の水平メモリ層を備え、前記ジアは、各メモリ層内に整列されるビアから形成され、前記メモリ層は、複数のメモリ線および前記ビアを含み、両方とも、インプリントリソグラフィマスクを用いて同時に形成される３次元メモリアレイ。
  58. 請求項５７記載の３次元メモリアレイにおいて、
    前記複数のメモリ線およびビアが、複数の深さを有する前記インプリントリソグラフィマスクを用いたダマシンプロセスによって形成され、少なくとも１つの深さは前記メモリ線に対応し、少なくとも１つの深さは前記ビアに対応する３次元メモリアレイ。
  59. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、石英および溶融シリカのうちの少なくとも１つから形成される３次元メモリアレイ。
  60. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、複数のメモリ線用の溝に対応する複数のレールを含む３次元メモリアレイ。
  61. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、複数のビア用の孔に対応する複数の柱を含む３次元メモリアレイ。
  62. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、複数のビア用の孔に対応する複数の柱、および複数のメモリ線用の溝に対応する複数のレールを含む３次元メモリアレイ。
  63. 請求項６２記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、前記レール上に配置される前記柱を含む３次元メモリアレイ。
  64. 請求項６３記載の３次元メモリアレイにおいて、
    前記レール上に配置される前記柱が、各隣接レールの交互の反対側端部上に配置される３次元メモリアレイ。
  65. 請求項６４記載の３次元メモリアレイにおいて、
    前記レール上に配置される前記柱が、前記レールのみの高さよりも大きな合計高さを有する３次元メモリアレイ。
  66. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、接触パッドに対応する複数の台を含む３次元メモリアレイ。
  67. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、ビア用の孔に対応する複数の柱、メモリ線用の溝に対応する複数のレール、および接触パッドに対応する複数の台を含む３次元メモリアレイ。
  68. 請求項６７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、各隣接レールの交互の反対側端部に台を含む３次元メモリアレイ。
  69. 請求項６８記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、前記台上に配置される前記柱を含む３次元メモリアレイ。
  70. 請求項５７記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが複数の柱を含み、前記柱の少なくともいくつかは少なくとも１つの肩部を含む３次元メモリアレイ。
  71. 請求項７０記載の３次元メモリアレイにおいて、
    前記インプリントリソグラフィマスクが、前記メモリ線および前記ビアに対応する前記深さと異なる深さに配置される肩部を有する複数の柱を含む３次元メモリアレイ。
  72. 請求項５７記載の３次元メモリアレイにおいて、
    前記メモリ層が、レジストを含む転写材料内に前記インプリントリソグラフィマスクをインプリントすることによって形成される３次元メモリアレイ。
  73. 請求項５７記載の３次元メモリアレイにおいて、
    前記メモリ層が、ワイヤ層上に堆積される誘電体層上に堆積されるハードマスク層上に堆積される転写材料の層を用いて形成される３次元メモリアレイ。
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