CN107204279B - 形成半导体器件的方法 - Google Patents

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Abstract

一种形成半导体器件的方法包括提供衬底；在衬底上方形成芯轴图案；以及在芯轴图案的侧壁上形成间隔件。该方法进一步包括去除芯轴图案，从而形成至少部分地被间隔件围绕的沟槽。该方法进一步包括在沟槽中沉积共聚物材料，其中共聚物材料是定向自组装的；并且引发共聚物材料内的微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。芯轴图案具有限制的尺寸和限制的配置。第一组分聚合物包括布置成矩形阵列或正方形阵列的圆柱。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计上的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)通常增大而几何尺寸(即，使用制造工艺可以创建的最小的组件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小也增加了处理和制造IC的复杂度。
例如，由于光学光刻接近其技术和经济的极限，定向自组装(DSA)工艺作为用于图案化诸如接触孔的密集部件的潜在候选对象出现。DSA工艺利用诸如嵌段共聚物的材料的自组装性能以达到纳米级尺寸，同时满足目前制造的限制。典型的DSA工艺使用“引导”自组装工艺的引导图案。引导图案的几何结构可影响自组装聚合物部件的配置以及最终的图案密度。期望在这些领域中有所改进。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：提供衬底；在所述衬底上方形成芯轴图案；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；以及在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供衬底；在所述衬底上方形成芯轴图案；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物；以及将对应于所述第一组分聚合物或所述第二组分聚合物的图案转移至所述衬底。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：提供衬底；使用第一光刻工艺在所述衬底上方形成芯轴图案的第一阵列；使用第二光刻工艺在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列也是交错的；在所述芯轴图案的侧壁上形成间隔件；去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物；以及将对应于所述第一组分聚合物的图案转移至所述衬底。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出根据本发明的各个方面的制造半导体器件的方法的流程图。
图1B和图1C示出根据图1A的方法的实施例的制造半导体器件的方法的流程图。
图2A、图2B是根据一些实施例的在图1A的方法中的目标芯轴图案的顶视图。
图2C、图2D、图2E、图2F和图2G示出根据本发明的各个方面的DSA引导图案和纳米域(nanodomains)的一些配置。
图3A、图3B、图3C和图3D是根据一些实施例的根据图1A的方法形成半导体器件的截面图。
图3M和图3P是根据一些实施例的根据图1A的方法形成半导体器件的顶视图。
图3E-1、图3F-1、图3G-1、图3H-1、图3I-1、图3J-1、图3K-1、图3L-1、图3N-1、图3O-1、图3Q-1、图3R-1和图3S-1是根据一些实施例的根据图1A和图1B的方法形成半导体器件的截面图(这里应用的是沿着图2A、图2B、图3M和图3P中的线“1-1”)。
图3E-2、图3F-2、图3G-2、图3H-2、图3I-2、图3J-2、图3K-2、图3L-2、图3N-2、图3O-2、图3Q-2、图3R-2和图3S-2是根据一些实施例的根据图1A和图1B的方法形成半导体器件的截面图(这里应用的是沿着图2A、图2B、图3M和图3P中的线“2-2”)。
图4A、图4B、图4C、图4D、图4E和图4F示出根据一些实施例的根据图1A的方法形成半导体器件的顶视图。
图5A、图5B、图5C、图5D和图5E是根据一些实施例的根据图1A的方法形成半导体器件的顶视图。
图6A、图6B、图6C、图6D、图6E和图6F示出根据一些实施例的根据图1A的方法形成半导体器件的顶视图。
图6G-1和图6G-2示出根据一些实施例的根据图1A的方法形成半导体器件的沿着图6F的线“1-1”和线“2-2”的截面图。
图7A-1、图7A-2、图7B-1、图7B-2、图7C-1、图7C-2、图7D-1、图7D-2、图7E-1、图7E-2、图7F-1和图7F-2示出根据一些实施例的根据图1A和图1C的方法形成半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件，并且更具体地涉及使用DSA工艺制造半导体器件的方法。在典型的DSA工艺中，在光刻限定的表面上方形成具有组分聚合物的嵌段共聚物(BCP)膜，并且引发微相分离以导致组分聚合物分子自组装，从而创建了具有高度均匀的尺寸和形状的密集封装部件。典型地，通过光刻工艺创建引导图案并且引导图案“引导”上述DSA工艺。可以使用DSA工艺创建的部件的一些实例包括垂直于衬底定向的圆柱纳米域和层状纳米域。圆柱纳米域发现对于创建用于半导体器件的密集封装的小接触孔具有特别的前景。然而，典型的BCP自发地形成位于大区域中的圆柱纳米域的六边形阵列或位于窄沟槽中的圆柱纳米域的一行。任一情况都不非常适合现有的半导体制造，因为半导体器件中典型的接触孔设计为正方形形状。圆柱纳米域的矩形或正方形阵列更适合现有的半导体设计和制造。因此，本发明的一个目的是创建以矩形或正方形阵列布置的圆柱纳米域。在实施例中，本发明通过为DSA工艺设计一些新颖的引导图案来实现目标。
现参照图1A，根据本发明的各个方面示出使用DSA工艺形成半导体器件的方法100的流程图。方法100仅为实例，并不旨在限制本发明超出权利要求中明确列举的那些。可以在方法100之前、期间和之后提供附加的操作，并且对于本方法的额外的实施例，可以替代、消除或移动描述的一些操作。下文中结合图2A至图2G简略地描述方法100的概述。接着，通过结合图3A至图3S-2详细地描述方法100，图3A至图3S-2是根据本发明的各个方面的半导体结构300的不同的图。
参照图1A，方法100在操作102处接收衬底，并且在操作104处在衬底上方形成芯轴图案。芯轴图案具有用于约束后续DSA工艺的限制的尺寸。方法100在操作106处使用切割工艺可选地去除芯轴图案的一些。然后，在操作108处，在芯轴图案的侧壁上形成间隔件。在操作110处去除芯轴图案并且在操作112处处理间隔件之后，方法100在操作114和116处使用BCP实施DSA工艺。DSA工艺使用处理的间隔件作为引导图案。间隔件的配置和BCP的组成导致期望的组分聚合物(或纳米域)布置成正方形或矩形阵列。方法100可在操作118处可选地去除组分聚合物的一些并且将对应于组分聚合物的一个的图案转移至衬底。在本实施例中，期望的组分聚合物是圆柱状的并且适合于形成接触孔。
图2A和图2B示出根据本发明的各个方面构建的将形成的芯轴图案的一些实例的顶视图。参照图2A，目标图案200包括布置成棋盘状配置的多个芯轴图案202。不像典型的棋盘，芯轴图案202间隔开。芯轴图案202可以分成两组。芯轴图案202的第一组200A布置成具有行和列的阵列(在这个实例中是3×3阵列)。芯轴图案202的第二组200B布置成具有列和行的另一阵列(在这个实例中是2×2阵列)。组(或阵列)200A的行与组(或阵列)200B的行交错，并且组200A的列与组200B的列交错。
芯轴图案202是大致矩形并且具有约相同的尺寸。在图2A示出的实例中，每个芯轴图案202具有沿着“x”方向的尺寸Dx和沿着垂直于“x”方向的“y”方向的尺寸Dy。组200A中的芯轴图案202通过沿着“x”方向的间隔Sx和沿着“y”方向的间隔Sy与组200B中的相邻的芯轴图案202间隔开。沿着“x”方向的芯轴图案202的间距Px等于Dx的二倍加上Sx的二倍。沿着“y”方向的芯轴图案202的间距Py等于Dy的二倍加上Sy的二倍。在本实施例中，Sx约等于Sy，Sy是在操作108处(图1A)将形成在芯轴图案202的侧壁上的间隔件的厚度。芯轴图案202是岛类型的芯轴图案并且间隔件将形成在芯轴图案202的外侧壁上。
参照图2B，目标图案210包括具有与芯轴图案202大致相同的尺寸(Dx和Dy)和相同的配置(Sx、Sy、Px和Py)的多个芯轴图案212。目标图案200和210之间的一个差异是芯轴图案212是沟槽类型的图案并且间隔件将形成在芯轴图案212的内侧壁上。类似于目标图案200，目标图案210可分成两组。芯轴图案212的第一组210A布置成具有行和列的阵列(在这个实例中是3×3阵列)。芯轴图案212的第二组210B布置成具有行和列的另一阵列(在这个实例中是2×2阵列)。组(或阵列)210A的行与组(或阵列)210B的行交错，并且组210A的列与组210B的列交错。
图2C至图2G示出在DSA工艺(操作116)中的引导图案222和期望的纳米域226的一些示例性配置。从芯轴图案202或212衍生出引导图案222。在本实施例中，引导图案222是形成在芯轴图案202或212的侧壁上的间隔件。因此，芯轴图案202或212的几何结构控制引导图案222的几何结构。在操作116中通过BCP的组成(诸如BCP中的组分聚合物的类型和比率)来确定纳米域226的尺寸。在本实施例中，调节BCP的组成和引导图案222的表面性能来产生用于接触孔的圆柱纳米域226。如图2C至图2F所示，设计引导图案222的几何结构，从而使得纳米域226在引导图案的每个中形成矩形或正方形阵列，并且不是六边形阵列。一个直接的益处是纳米域226符合现有的IC设计和制造流程。
影响引导图案222的几何设计的因素包括在形成芯轴图案202和212中的光刻分辨率、BCP的分子重量和组分聚合物的热稳定性。例如，较小的引导图案(具有较小的临界尺寸)在光刻工艺中需要较高的分辨率。较大的引导图案可导致纳米域形成六边形阵列，因为布置成六边形阵列比布置成正方形阵列更加热稳定。在本实施例中，设计引导图案222的几何结构，从而使得纳米域226的每个阵列具有至多4行和至多4列。换言之，阵列可具有如图2C所示的1×1、1×2、1×3或1×4的尺寸(行×列或列×行)，或如图2D所示的2×2、2×3或2×4的尺寸，或如图2E所示的3×3或3×4的尺寸，或如图2F所示的4×4的尺寸。可通过具有L形状的引导图案222或通过从图2C至图2F的一个中的纳米域的矩形阵列或正方形阵列去除纳米域226的一些来产生图2G中示出的配置。
在下文的段落中，结合图3A至图3S-2详细地描述方法100，图3A至图3S-2是根据本发明的各个方面的半导体结构300的不同的图。半导体结构300可以是在IC的处理期间制造的中间器件或中间器件的部分，其可包括静态随机存取存储器(SRAM)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，以及诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。
在操作102处，方法100(图1A)接收衬底302。参照图3A，衬底302包括材料层304和图案化目标层306(一个或多个图案将形成在其中)。材料层304包括一种或多种材料层或组合物。在一些实施例中，材料层304包括元素半导体(例如，硅或锗)和/或化合物半导体(例如，硅锗、碳化硅、砷化镓、砷化铟、氮化镓和磷化铟)。在一些实施例中，材料层304包括诸如碳化硅锗、磷砷化镓和磷铟化镓的合金半导体。材料层304也可包括非半导体材料，该材料包括碱石灰玻璃、熔融二氧化硅、熔融石英、氟化钙(CaF2)和/或其他合适的材料。在一些实施例中，材料层304具有限定在其内的一层或多层，诸如具有位于块状半导体上方的外延层。在一些实施例中，材料层304包括绝缘体上半导体(SOI)衬底。在实施例中，材料层304可包括掺杂的区域并且具有形成在其上或其中的电路。
在实施例中，图案化目标层306是硬掩模层。例如，它可包括诸如氧化硅或氮化硅的介电材料。在另一实施例中，图案化目标层306是层间介电(ILD)层或金属间介电(IMD)层。例如，图案化目标层306可包括低k或极低k材料。例如，图案化目标层306可包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料的材料。可通过诸如物理汽相沉积(PVD)、包括等离子体增强的CVD(PECVD)的化学汽相沉积(CVD)和原子层沉积(ALD)的沉积或其他方法在材料层304上方形成图案化目标层306。
在操作104处，方法100(图1)在图案化目标层306上方形成芯轴图案(例如，芯轴图案202(图2A)或212(图2B))。芯轴图案具有上文中讨论的限制的尺寸。这涉及诸如沉积、光刻和蚀刻的各种工艺，这将在下文中进一步描述。
参照图3B，在图案化目标层306上方沉积硬掩模(HM)层308。在一些实施例中，HM层308包括诸如氧化硅、氮化硅和/或氮氧化硅(SiON)的一种或多种介电材料。在一些实施例中，HM层308包括氮化钛(TiN)。在一些实施例中，HM层308具有在从约5nm至约50nm的范围内的厚度。在一些实施例中，使用选自由CVD、PVD、ALD、旋涂方法、溅射、热氧化和它们的组合构成的组中的一种或多种工艺形成HM层308。
在一些实施例中，如果光刻设备的分辨率允许，可使用一种光刻工艺在HM层308中形成芯轴图案202或212。在本实施例中，方法100使用图1B所示的双重图案化方法以缓解诸如光学波长和临界尺寸的光刻工艺的一些需求。特别地，双重图案化方法使用第一光刻工艺形成组200A(或210A)并且使用第二光刻形成组200B(或210B)。
参照图1B，在操作132处，方法100在HM层308上方形成另一HM层310(图3C)。HM层310可包括诸如氧化硅、氮化硅、氮氧化硅(SiON)或低k介电材料的介电材料；并且可使用前面提及的一种或多种沉积工艺来形成。HM层310具有相对于HM层308的不同的蚀刻选择性。
方法100(图1B)使用包括第一光刻和一种或多种蚀刻工艺的工艺在HM层310中形成芯轴图案202(或212)的组200A(或200B)。参考图3D，在HM层310上方形成三层堆叠件。三层堆叠件包括位于HM层310上方的底层312、位于底层312上方的中间层314和位于中间层314上方的光刻胶(或抗蚀剂)316。在一些实施例中，底层312和中间层314是可选的，并且抗蚀剂层316可以直接形成在HM层310上方。在实施例中，底层312包括底部抗反射涂覆聚合物材料，并且中间层314包括含硅聚合物。在实施例中，抗蚀剂316是对第一光刻采用的辐射敏感的聚合物。例如，在一些实施例中，抗蚀剂316可对I线光、DUV光(例如，通过氟化氪(KrF)准分子激光的248nm的辐射或通过氟化氩(ArF)准分子激光的193nm的辐射)、EUV光(例如，13.5nm的光)、电子束、x射线或离子束敏感。可使用上文中讨论的包括旋涂的沉积方法来形成底层312和中间层314。在本实施例中，抗蚀剂316旋涂到中间层314上。
参照图3E-1和图3E-2，使用第一光刻工艺图案化抗蚀剂316以具有芯轴图案202的组200A的几何结构。在实施例中，第一光刻工艺包括：使用具有对应于组200A的图案的掩模将抗蚀剂316暴露于辐射源，实施曝光后烘焙工艺，以及显影抗蚀剂316以去除抗蚀剂的部分，取决于抗蚀剂的性质和显影工艺，去除的部分是曝光部分或未曝光部分。显影的抗蚀剂316也称为抗蚀剂图案316。在另一实施例中，第一光刻工艺可采用诸如不使用掩模的电子束直写的其他技术。
参照图3F-1和图3F-2，蚀刻HM层310以具有组200A的几何结构。这涉及一种或多种蚀刻工艺。例如，通过抗蚀剂图案316的开口蚀刻中间层314，通过中间层314的开口蚀刻底层312，通过底层312的开口蚀刻HM层310。去除抗蚀剂图案316、中间层314和底层312，留下位于HM层308上方的图案化的HM层310。用于对HM层310开口的蚀刻工艺不(或稍微)蚀刻HM层308。图案化的HM层310形成了位于HM层308上方的第一多个芯轴图案，对应于芯轴图案202(或212)的组200A(或210A)。
蚀刻工艺可以使用干(等离子体)蚀刻、湿蚀刻或其他合适的蚀刻方法。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。可使用等离子体灰化工艺或抗蚀剂剥离工艺来去除抗蚀剂图案316。
在操作136处，方法100(图1B)在图案化的硬掩模层308上方沉积另一HM层318，从而为第二光刻工艺作准备。参照图3G-1和图3G-2，HM层318形成在HM层308上方并且覆盖图案化的HM层310。HM层318可使用诸如氧化硅、氮化硅、氮氧化硅(SiON)或低k介电材料的介电材料。HM层318具有相对于HM层310和308的不同的蚀刻选择性。
在操作138处，方法100(图1B)通过包括第二光刻工艺的工艺图案化HM层318以具有芯轴图案202(或212)的组200B(或210B)的几何结构。参照图3H-1和图3H-2，在HM层318上方形成抗蚀剂图案320。抗蚀剂图案320可通过以下方法形成：在HM层318上方旋涂抗蚀剂层，将抗蚀剂层暴露于对应于组200B(210B)的图案，实施曝光后烘焙工艺，并且显影抗蚀剂层以形成抗蚀剂图案320。参照图3I-1和图3I-2，使用抗蚀剂图案320作为蚀刻掩模蚀刻HM层318，从而形成位于HM层308上方的第二多个芯轴图案，对应于组200B(210B)。参照图3J-1和图3J-2，使用图案化的HM层310和图案化的HM层318作为蚀刻掩模蚀刻HM层308，从而在HM层308中形成芯轴图案202(或212)。用于HM层318和HM层308的蚀刻工艺可以独立地为干蚀刻、湿蚀刻或其他合适的蚀刻。图3J-1和图3J-2中的实例示出岛类型的芯轴图案202。可以使用类似的制造工艺来形成沟槽类型的芯轴图案212，例如，通过在图案化的HM层308上方沉积材料层，平坦化材料层的顶面以暴露图案化的HM层308，并且去除图案化的HM层308，从而在材料层中形成沟槽类型的芯轴图案212。
在操作106处，方法100(图1A)可以可选地实施切割工艺以去除芯轴图案202(或212)的一个或多个。在实施例中，切割工艺是另一光刻工艺，该工艺在芯轴图案202(或212)的部分上方形成掩模元件并且留下暴露的芯轴图案202(或212)的另一部分。然后，实施另一蚀刻工艺以去除芯轴图案202的暴露的部分，或实施沉积工艺以填充在芯轴图案212的暴露的部分中。这个切割工艺的进一步描述将稍后结合图5A至图5E描述。
在操作108处，方法100(图1A)在芯轴图案202(或212)的侧壁上以图案化的HM层308的形式形成间隔件222。参照图3K-1和图3K-2，间隔件层222作为毯式层沉积在图案化目标层306上方和图案化的HM层308上方。在一些实施例中，间隔件层222包括诸如氮化硅或氮化钛的氮化物并且可使用CVD、PVD、ALD或其他合适的沉积方法沉积。参照图3L-1和图3L-2，实施各向异性(干)蚀刻工艺以从图案化目标层306和图案化的HM层308的顶面去除间隔件层222的部分。间隔件层222的其他部分保留在芯轴图案308的侧壁上并且成为间隔件222。在本实施例中，间隔件222的厚度Tx约等于图2A和图2B中的间隔Sx。
在操作110处，方法100(图1A)去除芯轴图案202(或212)，从而形成至少部分地被间隔件222围绕的沟槽223。图3M示出间隔件222和沟槽223的顶视图，同时图3N-1和图3N-2示出分别沿着图3M的线“1-1”和线“2-2”的半导体器件300的截面图。沟槽223具有通常与图2A中的芯轴图案202(或图2B中的芯轴图案212)的尺寸匹配的尺寸，考虑通过上文中的各种光刻和蚀刻工艺的尺寸变化。沟槽223的几何结构符合上文中讨论的一般原则，即，纳米域226的矩形或正方形阵列将形成在沟槽223的每个的内部并且该阵列具有至多4行和至多4列。此外，沟槽223的一些被所有侧上的间隔件222围绕，同时沟槽223的一些仅部分地被间隔件222围绕。例如，沟槽223A、223B和223C分别完全被间隔件222A、222B和222C围绕，同时沟槽223D在三侧上被间隔件222A、222B和222C围绕。又进一步地，间隔件222彼此连接。例如，间隔件222A的角部连接间隔件222B的角部，并且间隔件222B的另一角部连接间隔件222C的角部。间隔件222A和间隔件222C设置在使用第一光刻形成的芯轴图案202(或212)的侧壁上，同时间隔件222B设置在使用第二光刻形成的芯轴图案202(或212)的侧壁上。在另一实例中，间隔件222D与间隔件222B共享一侧。
在操作112处，方法100(图1A)处理间隔件222和图案化目标层306的表面。操作112可使用等离子体处理或通过涂覆和/或冲洗工艺对间隔件222和图案化目标层306施加表面修改材料。该处理使得间隔件222和图案化目标层306的表面适合于后续DSA工艺，即，将引发BCP形成第一组分聚合物和第二组分聚合物，其中第二组分聚合物围绕第一组分聚合物并且第一组分聚合物包括垂直于衬底302定向的纳米域。例如，该处理使得间隔件222和图案化目标层306的表面更加亲水或疏水，这取决于使用的BCP。
在操作114处，方法100(图1A)在沟槽223中沉积BCP 324。参照图3O-1和图3O-2，在实施例中，BCP 324选自由聚(苯乙烯-b-乙烯吡啶)、聚(苯乙烯-b-丁二烯)、聚(苯乙烯-b-异戊二烯)、聚(苯乙烯-b-甲基丙烯酸甲酯)、聚(苯乙烯-b-烯基芳烃)、聚(异戊二烯-b-环氧乙烷)、聚(苯乙烯-b-(乙烯-丙烯))、聚(环氧乙烷-b-内酯)、聚(丁二烯-b-环氧乙烷)、聚(苯乙烯-b-甲基丙烯酸叔丁酯)、聚(甲基丙烯酸甲酯-b-甲基丙烯酸叔丁酯)、聚(环氧乙烷-b-环氧丙烷)、聚(苯乙烯-b-四氢呋喃)、上述嵌段共聚物的组合构成的组。进一步的实施例也可以利用具有疏水性(或亲水性)的第一组分和亲水性(或疏水性)的第二组分的共聚物材料324，因为这有助于组分聚合物的分离。在本实施例中，利用涂覆或旋涂工艺沉积BCP 324。
在操作116处，方法100(图1A)在BCP 324中引发微相分离(即，组分聚合物在BCP324中分离)。图3P示出半导体器件300的顶视图，同时图3Q-1和图3Q-2示出分别沿着图3P的线“1-1”和线“2-2”的半导体器件300的截面图。参照图3P，在本实施例中，BCP 324包括两种组分聚合物，第一组分聚合物(或第一纳米域)226和第二组分聚合物(或第二纳米域)228。第一组分聚合物226和第二组分聚合物228的尺寸、形状和配置取决于诸如使用的材料、组分聚合物的相对含量、诸如温度的工艺变化、间隔件222的表面性能等的各种因素。间隔件222用作微相分离的引导图案。在每个沟槽223(图3M)内形成第一组分聚合物226的阵列。在本实施例中，该阵列是1×2阵列(或2×1阵列)。此外，第一组分聚合物226的每个是圆柱并且被第二组分聚合物228围绕。又进一步地，第一组分聚合物226和第二组分聚合物228垂直于衬底302定向。在各个实施例中，微相分离的引发可包括加热、冷却、溶剂的引入、磁场的应用和/或其他技术。
在操作116处，方法100(图1A)可以可选地实施切割工艺以去除第一组分聚合物226和第二组分聚合物228的一个或多个。在实施例中，这种切割工艺是另一光刻工艺，该工艺在第一组分聚合物226和第二组分聚合物228的部分上方形成掩模元件，并且留下暴露的第一组分聚合物226和第二组分聚合物228的另一部分。然后，实施一种或多种沉积和/或蚀刻工艺以从后续图案转移工艺中去除第一组分聚合物226和第二组分聚合物228的暴露的部分。这种切割工艺的进一步描述稍后将结合图6A至图6F描述。
在操作118处，方法100(图1A)将对应于第一组分聚合物226或第二组分聚合物228的图案转移至衬底302。参照图3R-1至图3S-2，在本实施例中，将对应于第一组分聚合物226的图案转移至图案化目标层306。参照图3R-1和图3R-2，通过蚀刻工艺选择性地去除第一组分聚合物226，不蚀刻或稍微蚀刻间隔件222和第二组分聚合物228，从而形成开口330。参照图3S-1和图3S-2，通过开口330蚀刻图案化目标层306，从而将图案转移至图案化目标层306以具有多个沟槽332。此后，去除间隔件222和第二组分聚合物228。在实施例中，沟槽332是用于形成位于其中的诸如源极接触件、漏极接触件、栅极接触件和连接不同的金属互连层的通孔的接触部件的接触孔。
在操作120处，方法100(图1A)形成最终的图案或器件。在实例中，方法100在接触孔332中形成接触件。例如，方法100可在接触孔332的侧壁上形成阻挡层并且后续用导电材料填充接触孔332。阻挡层可包括钽(Ta)、氮化钽(TaN)或其他合适的金属扩散阻挡材料；并且可以使用CVD、PVD、ALD或其他合适的工艺沉积。导电材料可使用铝(Al)、钨(W)、铜(Cu)、钴(Co)、它们的组合或其他合适的材料；并且可以使用诸如CVD、PVD、镀和/或其他合适的工艺的合适的工艺沉积。
图4A至图4F示出方法100(图1A)的实施例的操作104至116，这里芯轴图案仅是部分阵列。参照图4A，目标图案400包括布置成看似不规则的图案的芯轴图案202。芯轴图案202的组400A形成部分阵列，其是阵列200A(图2A)的子集。芯轴图案202的组400B形成另一部分阵列，其是阵列200B(图2A)的子集。组400A的行与组400B的行交错。组400A的列与组400B的列交错。芯轴图案202具有限制的尺寸，如上文中关于图2A所讨论的。图4B示出包括芯轴图案212的另一目标图案410。芯轴图案212的组410A形成部分阵列，同时芯轴图案212的另一组410B形成另一部分阵列。目标图案400和410是类似的，除了芯轴图案202是岛类型而芯轴图案212是沟槽类型。如上文中关于操作104所讨论的，可在衬底上方形成芯轴图案202和212。参照图4C和图4D，以类似于操作108的方式在芯轴图案202和212的侧壁上形成间隔件222。参照图4E，以类似于操作110的方式去除芯轴图案，留下在沟槽的至少三侧上被间隔件222围绕的沟槽223。参照图4F，在具有限制的尺寸的矩形或正方形阵列中的沟槽223的每个中形成纳米域226，如上文中关于操作112、114和116所讨论的。
图4A和图4B示出的芯轴图案可以这样设计，或它们可以通过使用上文中关于操作106所讨论的切割工艺从图2A和图2B中示出的芯轴图案衍生出，这在图5A至图5E中进一步示出。如上文中所讨论的，参照图5A，芯轴图案202布置成行和列交错的两个阵列200A和200B。参照图5B，在一个实例中在分离光刻中实施切割图案504以去除芯轴图案202的一些。在实施例中，切割工艺在芯轴图案202上方形成掩模元件并且掩模元件暴露芯轴图案202的与切割图案504重叠的部分。然后，选择性蚀刻工艺去除芯轴图案202的这个部分。参照图5C，如上文中关于图4A所讨论的，剩余的芯轴图案202形成部分阵列，并且在芯轴图案202的侧壁上形成间隔件222。参照图5D，去除芯轴图案202以形成沟槽223。参照图5E，在具有限制的尺寸的矩形或正方形阵列中的沟槽223的每个中形成纳米域226。
图6A至图6F示出切割工艺，如上文中关于操作118所描述的。图6A示出配制成两个交错的阵列200A和200B的芯轴图案202。图6B示出设置在芯轴图案202的侧壁上的间隔件222。图6C示出被间隔件222围绕的沟槽223。图6D示出使用间隔件222作为引导图案形成的纳米域226。参照图6E，使用光刻工艺，去除纳米域226的部分，来形成切割图案630。图6F示出在切割工艺之后用于图案转移的剩余的纳米域226。在实施例中，如图6G-1和图6G-2所示，采用切割图案630作为填充沟槽330的介电材料，图6G-1和图6G-2分别是沿着图6F的线“1-1”和线“2-2”的半导体器件300的截面图。
图1C示出根据本发明的各个方面的操作104的另一实施例。在这个实施例中，操作104包括用于在衬底302上方沉积HM层310的操作132，和使用第一光刻在HM层310中形成芯轴图案的第一阵列的操作134。下文中结合图7A-1至图7F-2简洁地讨论操作104的进一步操作，图7A-1和图7F-2分别是沿着图2A的线“1-1”和线“2-2”的半导体器件300的截面图。
在操作135处，在衬底302上方沉积缓冲层340以覆盖下面的芯轴图案310并且提供平坦的顶面(图7A-1和图7A-2)。在一些实施例中，缓冲层340包括一种或多种聚合物(包括硅)并且使用旋涂方法和/或合适的沉积方法形成。在操作137处，在缓冲层340中形成沟槽344。参照图7B-1和图7B-2，使用第二光刻工艺在缓冲层上方形成抗蚀剂图案342并且提供沟槽344。参照图7C-1和图7C-2，利用抗蚀剂图案342作为蚀刻掩模蚀刻缓冲层340，从而沟槽344延伸入缓冲层340。在操作136’处，用介电HM材料346填充沟槽344，作为芯轴图案的第二阵列(图7D-1和图7D-2)。在操作138’处，使用CMP工艺平坦化半导体器件300以暴露芯轴图案310。然后，通过蚀刻工艺去除缓冲层340，留下位于HM层308上方的芯轴图案310和346(图7E-1和图7E-2)。其后，使用芯轴图案310和346作为蚀刻掩模蚀刻HM层308，在HM层308中形成芯轴图案(图7F-1和图7F-2)。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了引导图案和形成引导图案的方法，从而用于DSA工艺。引导图案具有限制的尺寸和限制的配置。引导图案引导DSA工艺以产生布置成矩形或正方形阵列的圆柱纳米域。纳米域的这种配置有利地符合现有的IC设计和制造流程，例如，在设计和形成接触孔中。
在一个示例性方面中，本发明涉及一种方法。该方法包括提供衬底；在衬底上方形成芯轴图案；以及在芯轴图案的侧壁上形成间隔件。该方法进一步包括去除芯轴图案，从而形成至少部分地被间隔件围绕的沟槽。该方法进一步包括在沟槽中沉积共聚物材料，其中，共聚物材料是定向自组装的；并且引发共聚物材料内的微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。
在上述方法中，还包括：将由所述第一组分聚合物限定的图案转移至所述衬底。
在上述方法中，还包括：在沉积所述共聚物材料的步骤之前，处理所述间隔件的表面。
在上述方法中，其中，在所述沟槽的每个内，所述第一组分聚合物包括具有至多四行和至多四列的岛阵列。
在上述方法中，其中，在所述沟槽的每个内，所述第一组分聚合物包括具有至多四行和至多四列的岛阵列，其中，所述沟槽具有相同的尺寸。
在上述方法中，其中，在所述沟槽的每个内，所述第一组分聚合物包括具有至多四行和至多四列的岛阵列，其中，所述岛阵列是一乘二(1×2)阵列或二乘二(2×2)阵列。
在上述方法中，其中，所述沟槽是矩形，所述间隔件的第一个(第一间隔件)围绕所述沟槽的第一个，所述间隔件的第二个(第二间隔件)围绕所述沟槽的第二个，并且所述第一间隔件的第一角部连接所述第二间隔件的第二角部。
在上述方法中，其中，所述沟槽是矩形，所述间隔件的第一个(第一间隔件)围绕所述沟槽的第一个，所述间隔件的第二个(第二间隔件)围绕所述沟槽的第二个，并且所述第一间隔件的第一角部连接所述第二间隔件的第二角部，所述间隔件的第三个(第三间隔件)围绕所述沟槽的第三个，所述第二间隔件的第三角部连接所述第三间隔件的第四角部。
在上述方法中，其中，所述沟槽是矩形，所述间隔件的第一个(第一间隔件)围绕所述沟槽的第一个，所述间隔件的第二个(第二间隔件)围绕所述沟槽的第二个，并且所述第一间隔件的第一角部连接所述第二间隔件的第二角部，所述间隔件的第三个(第三间隔件)围绕所述沟槽的第三个，所述第二间隔件的第三角部连接所述第三间隔件的第四角部，所述沟槽的第四个在三侧上被所述第一间隔件、所述第二间隔件和所述第三间隔件围绕并且在剩余的一侧上是开口。
在上述方法中，其中，所述沟槽是矩形，所述间隔件的第一个(第一间隔件)围绕所述沟槽的第一个，所述间隔件的第二个(第二间隔件)围绕所述沟槽的第二个，并且所述第一间隔件的第一角部连接所述第二间隔件的第二角部，在所述芯轴图案的第一个(第一芯轴图案)的侧壁上形成所述第一间隔件，在所述芯轴图案的第二个(第二芯轴图案)的侧壁上形成所述第二间隔件，并且使用分离光刻工艺形成所述第一芯轴图案和所述第二芯轴图案。
在上述方法中，其中，所述芯轴图案是岛图案或沟槽图案。
在另一示例性方面，本发明涉及一种方法，该方法包括提供衬底；在衬底上方形成芯轴图案；在芯轴图案的侧壁上形成间隔件；以及去除芯轴图案，从而形成至少部分地被间隔件围绕的沟槽。该方法进一步包括在沟槽中沉积共聚物材料，其中，共聚物材料是定向自组装的；并且引发共聚物材料内的微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。该方法进一步包括将对应于第一组分聚合物或第二组分聚合物的图案转移至衬底。
在上述方法中，其中，形成所述芯轴图案的步骤包括：实施第一光刻，从而在所述衬底上方形成所述芯轴图案的第一阵列；以及实施第二光刻，从而在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列是交错的。
在上述方法中，其中，形成所述芯轴图案的步骤包括：实施第一光刻，从而在所述衬底上方形成所述芯轴图案的第一阵列；以及实施第二光刻，从而在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列是交错的，其中，从顶视图中，所述芯轴图案通常是矩形并且具有相同的尺寸，其中，沿着第一方向的所述第一阵列的第一间距等于沿着所述第一方向的所述芯轴图案的尺寸的二倍加上所述间隔件的厚度的二倍。
在上述方法中，其中，形成所述芯轴图案的步骤包括：实施第一光刻，从而在所述衬底上方形成所述芯轴图案的第一阵列；以及实施第二光刻，从而在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列是交错的，其中，从顶视图中，所述芯轴图案通常是矩形并且具有相同的尺寸，其中，沿着第一方向的所述第一阵列的第一间距等于沿着所述第一方向的所述芯轴图案的尺寸的二倍加上所述间隔件的厚度的二倍，沿着第二方向的所述第一阵列的第二间距等于沿着所述第二方向的所述芯轴图案的另一尺寸的二倍加上所述间隔件的所述厚度的二倍，其中，所述第二方向垂直于所述第一方向。
在上述方法中，其中，所述芯轴图案是有大小的，从而使得在引发所述微相分离之后，在所述沟槽的每个中形成所述第一组分聚合物的岛阵列并且所述岛阵列具有至多四行和至多四列。
在上述方法中，还包括，在形成所述间隔件之前：实施切割工艺以去除所述芯轴图案的至少一个。
在上述方法中，还包括，在转移所述图案之前：实施切割工艺以部分地去除所述第一组分聚合物。
在另一示例性的方面，本发明涉及一种方法，该方法包括提供衬底；使用第一光刻工艺在衬底上方形成芯轴图案的第一阵列；以及使用第二光刻工艺在衬底上方形成芯轴图案的第二阵列。第一阵列的行和第二阵列的行是交错的，并且第一阵列的列和第二阵列的列是交错的。该方法进一步包括在芯轴图案的侧壁上形成间隔件；以及去除芯轴图案，从而形成至少部分地被间隔件围绕的沟槽。该方法进一步包括在沟槽中沉积共聚物材料，其中，共聚物材料是定向自组装的；并且引发共聚物材料内的微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。该方法进一步包括将对应于第一组分聚合物的图案转移至衬底。
在上述方法中，其中：从顶视图中，所述芯轴图案通常是矩形的并且具有相同的尺寸；以及控制所述芯轴图案的尺寸，从而使得在引发所述微相分离之后，在所述沟槽的每个中形成所述第一组分聚合物的岛阵列并且所述岛阵列具有至多四行和至多四列。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种形成半导体器件的方法，包括：
提供衬底；
在所述衬底上方形成芯轴图案，其中，形成所述芯轴图案的步骤包括：实施第一光刻，从而在所述衬底上方形成所述芯轴图案的第一阵列；以及实施第二光刻，从而在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列是交错的；
在所述芯轴图案的侧壁上形成间隔件；
去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；
在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；以及
在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物。
2.根据权利要求1所述的方法，还包括：
将由所述第一组分聚合物限定的图案转移至所述衬底。
3.根据权利要求1所述的方法，还包括：
在沉积所述共聚物材料的步骤之前，处理所述间隔件的表面。
4.根据权利要求1所述的方法，其中，在所述沟槽的每个内，所述第一组分聚合物包括具有至多四行和至多四列的岛阵列。
5.根据权利要求4所述的方法，其中，所述沟槽具有相同的尺寸。
6.根据权利要求4所述的方法，其中，所述岛阵列是1×2阵列或2×2阵列。
7.根据权利要求1所述的方法，其中，所述沟槽是矩形，所述间隔件的第一间隔件围绕所述沟槽的第一个，所述间隔件的第二间隔件围绕所述沟槽的第二个，并且所述第一间隔件的第一角部连接所述第二间隔件的第二角部。
8.根据权利要求7所述的方法，其中，所述间隔件的第三间隔件围绕所述沟槽的第三个，所述第二间隔件的第三角部连接所述第三间隔件的第四角部。
9.根据权利要求8所述的方法，其中，所述沟槽的第四个在三侧上被所述第一间隔件、所述第二间隔件和所述第三间隔件围绕并且在剩余的一侧上是开口。
10.根据权利要求7所述的方法，其中，在所述芯轴图案的第一芯轴图案的侧壁上形成所述第一间隔件，在所述芯轴图案的第二芯轴图案的侧壁上形成所述第二间隔件，并且使用分离光刻工艺形成所述第一芯轴图案和所述第二芯轴图案。
11.根据权利要求1所述的方法，其中，所述芯轴图案是岛图案或沟槽图案。
12.一种形成半导体器件的方法，包括：
提供衬底；
在所述衬底上方形成芯轴图案，其中，形成所述芯轴图案的步骤包括：实施第一光刻，从而在所述衬底上方形成所述芯轴图案的第一阵列；以及实施第二光刻，从而在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列是交错的；
在所述芯轴图案的侧壁上形成间隔件；
去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；
在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；
在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物；以及
将对应于所述第一组分聚合物或所述第二组分聚合物的图案转移至所述衬底。
13.根据权利要求12所述的方法，其中，从顶视图中，所述芯轴图案是矩形并且具有相同的尺寸，其中，沿着第一方向的所述第一阵列的第一间距等于沿着所述第一方向的所述芯轴图案的尺寸的二倍加上所述间隔件的厚度的二倍。
14.根据权利要求13所述的方法，其中，沿着第二方向的所述第一阵列的第二间距等于沿着所述第二方向的所述芯轴图案的另一尺寸的二倍加上所述间隔件的所述厚度的二倍，其中，所述第二方向垂直于所述第一方向。
15.根据权利要求12所述的方法，其中，所述芯轴图案是有大小的，从而使得在引发所述微相分离之后，在所述沟槽的每个中形成所述第一组分聚合物的岛阵列并且所述岛阵列具有至多四行和至多四列。
16.根据权利要求12所述的方法，还包括，在形成所述间隔件之前：
实施切割工艺以去除所述芯轴图案的至少一个。
17.根据权利要求12所述的方法，还包括，在转移所述图案之前：
实施切割工艺以部分地去除所述第一组分聚合物。
18.一种形成半导体器件的方法，包括：
提供衬底；
使用第一光刻工艺在所述衬底上方形成芯轴图案的第一阵列；
使用第二光刻工艺在所述衬底上方形成所述芯轴图案的第二阵列，其中，所述第一阵列的行和所述第二阵列的行是交错的，并且所述第一阵列的列和所述第二阵列的列也是交错的，其中，所述芯轴图案是岛图案或沟槽图案；
在所述芯轴图案的侧壁上形成间隔件；
去除所述芯轴图案，从而形成至少部分地被所述间隔件围绕的沟槽；
在所述沟槽中沉积共聚物材料，其中，所述共聚物材料是定向自组装的；
在所述共聚物材料内引发微相分离，从而限定由第二组分聚合物围绕的第一组分聚合物；以及
将对应于所述第一组分聚合物的图案转移至所述衬底。
19.根据权利要求18所述的方法，其中：
从顶视图中，所述芯轴图案是矩形的并且具有相同的尺寸；以及
控制所述芯轴图案的尺寸，从而使得在引发所述微相分离之后，在所述沟槽的每个中形成所述第一组分聚合物的岛阵列并且所述岛阵列具有至多四行和至多四列。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056265B2 (en) * 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
CN107742608B (zh) * 2017-11-23 2020-11-13 长江存储科技有限责任公司 双重图形侧墙掩膜刻蚀工艺
CN117038645B (zh) * 2023-10-10 2023-12-22 合肥新晶集成电路有限公司 半导体结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405216A (zh) * 2006-03-23 2009-04-08 美光科技公司 形貌引导的图案化
CN103809370A (zh) * 2012-11-13 2014-05-21 台湾积体电路制造股份有限公司 使用定向自组装的光刻工艺
CN104425214A (zh) * 2013-08-20 2015-03-18 台湾积体电路制造股份有限公司 集成电路布局以及具有双重图案的方法
CN104681410A (zh) * 2013-11-26 2015-06-03 台湾积体电路制造股份有限公司 形成图案的机制
CN104733291A (zh) * 2013-12-19 2015-06-24 台湾积体电路制造股份有限公司 用于集成电路图案化的方法
CN105051863A (zh) * 2013-03-15 2015-11-11 Asml荷兰有限公司 用于通过嵌段共聚物的自组装在衬底上设置光刻特征的方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100358147C (zh) * 2000-08-14 2007-12-26 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
US6818519B2 (en) * 2002-09-23 2004-11-16 Infineon Technologies Ag Method of forming organic spacers and using organic spacers to form semiconductor device features
KR100450686B1 (ko) * 2002-12-12 2004-10-01 삼성전자주식회사 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
KR100585138B1 (ko) * 2004-04-08 2006-05-30 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US8394483B2 (en) * 2007-01-24 2013-03-12 Micron Technology, Inc. Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
US8557128B2 (en) * 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
KR101291223B1 (ko) 2007-08-09 2013-07-31 한국과학기술원 블록 공중합체를 이용한 미세 패턴 형성 방법
KR20100138907A (ko) * 2008-02-05 2010-12-31 닐 테크놀로지 에이피에스 전자빔 리소그래피를 수행하는 방법
US8101261B2 (en) * 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US8084310B2 (en) * 2008-10-23 2011-12-27 Applied Materials, Inc. Self-aligned multi-patterning for advanced critical dimension contacts
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP2011129874A (ja) * 2009-11-19 2011-06-30 Toshiba Corp パターン形成方法及びパターン形成装置
US8623458B2 (en) 2009-12-18 2014-01-07 International Business Machines Corporation Methods of directed self-assembly, and layered structures formed therefrom
US8334083B2 (en) * 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
US8883649B2 (en) * 2011-03-23 2014-11-11 International Business Machines Corporation Sidewall image transfer process
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
CN102983065B (zh) 2011-09-06 2015-12-16 中芯国际集成电路制造(北京)有限公司 图案、掩模图案形成方法和半导体器件制造方法
JP5795221B2 (ja) * 2011-09-26 2015-10-14 株式会社東芝 パターン形成方法
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
JP2013165151A (ja) * 2012-02-10 2013-08-22 Toshiba Corp パターン形成方法
JP2013174766A (ja) 2012-02-27 2013-09-05 Toshiba Corp マスクパターン作成方法、マスクパターン作成プログラムおよび半導体装置の製造方法
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
JP5758363B2 (ja) * 2012-09-07 2015-08-05 株式会社東芝 パターン形成方法
US9087699B2 (en) * 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
US8956808B2 (en) 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
KR101993255B1 (ko) * 2013-01-07 2019-06-26 삼성전자주식회사 콘택 홀 형성 방법
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
FR3001306A1 (fr) * 2013-01-18 2014-07-25 Commissariat Energie Atomique Procede de fabrication d'un reseau de conducteurs sur un substrat au moyen de copolymeres a blocs
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
US20140234466A1 (en) * 2013-02-21 2014-08-21 HGST Netherlands B.V. Imprint mold and method for making using sidewall spacer line doubling
JP2014170802A (ja) * 2013-03-01 2014-09-18 Toshiba Corp パターン形成方法
US9312220B2 (en) * 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) * 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9012270B2 (en) * 2013-03-15 2015-04-21 Globalfoundries Inc. Metal layer enabling directed self-assembly semiconductor layout designs
KR102245179B1 (ko) 2013-04-03 2021-04-28 브레우어 사이언스, 인코포레이션 지향성 자가 조립용 블록 공중합체에 사용하기 위한 고도로 내에칭성인 중합체 블록
US8853085B1 (en) * 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
US20150024597A1 (en) * 2013-07-16 2015-01-22 HGST Netherlands B.V. Method for sidewall spacer line doubling using polymer brush material as a sacrificial layer
US20150031207A1 (en) * 2013-07-29 2015-01-29 Applied Materials, Inc. Forming multiple gate length transistor gates using sidewall spacers
US9230820B2 (en) * 2013-10-30 2016-01-05 HGST Netherlands B.V. Method for directed self-assembly (DSA) of a block copolymer (BCP) using a blend of a BCP with functional homopolymers
US9129909B2 (en) * 2013-11-08 2015-09-08 Kabushiki Kaisha Toshiba Method of patterning
US9416447B2 (en) * 2014-02-07 2016-08-16 HGST Netherlands B.V. Method for line density multiplication using block copolymers and sequential infiltration synthesis
TWI545622B (zh) * 2014-02-23 2016-08-11 東京威力科創股份有限公司 藉由交叉多重圖案化層以增加圖案密度的方法
US9293341B2 (en) * 2014-03-13 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9640397B2 (en) * 2014-03-14 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor integrated circuit using a directed self-assembly block copolymer
JP6129773B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 パターン形成方法
US9711646B2 (en) * 2014-03-31 2017-07-18 United Microelectronics Corp. Semiconductor structure and manufacturing method for the same
US9508562B2 (en) 2014-06-27 2016-11-29 Globalfoundries Inc. Sidewall image templates for directed self-assembly materials
JP2016054214A (ja) 2014-09-03 2016-04-14 株式会社東芝 パターン形成方法
WO2016106092A1 (en) * 2014-12-22 2016-06-30 Tokyo Electron Limited Patterning a substrate using grafting polymer material
JP6413888B2 (ja) * 2015-03-30 2018-10-31 Jsr株式会社 パターン形成用組成物、パターン形成方法及びブロック共重合体
KR102317785B1 (ko) * 2015-05-12 2021-10-26 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US9576817B1 (en) * 2015-12-03 2017-02-21 International Business Machines Corporation Pattern decomposition for directed self assembly patterns templated by sidewall image transfer
US9466534B1 (en) * 2015-12-09 2016-10-11 International Business Machines Corporation Cointegration of directed self assembly and sidewall image transfer patterning for sublithographic patterning with improved design flexibility
CN108475695B (zh) * 2016-01-05 2021-10-15 应用材料公司 制造用于半导体应用的环绕式水平栅极器件的纳米线的方法
US9684236B1 (en) * 2016-03-17 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a film layer
US10056265B2 (en) * 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
US9947597B2 (en) * 2016-03-31 2018-04-17 Tokyo Electron Limited Defectivity metrology during DSA patterning

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101405216A (zh) * 2006-03-23 2009-04-08 美光科技公司 形貌引导的图案化
CN103809370A (zh) * 2012-11-13 2014-05-21 台湾积体电路制造股份有限公司 使用定向自组装的光刻工艺
CN105051863A (zh) * 2013-03-15 2015-11-11 Asml荷兰有限公司 用于通过嵌段共聚物的自组装在衬底上设置光刻特征的方法
CN104425214A (zh) * 2013-08-20 2015-03-18 台湾积体电路制造股份有限公司 集成电路布局以及具有双重图案的方法
CN104681410A (zh) * 2013-11-26 2015-06-03 台湾积体电路制造股份有限公司 形成图案的机制
CN104733291A (zh) * 2013-12-19 2015-06-24 台湾积体电路制造股份有限公司 用于集成电路图案化的方法

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