KR101903853B1 - 크기가 제한된 안내 패턴을 이용한 dsa 공정 - Google Patents

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Abstract

방법은, 기판을 제공하는 단계; 기판 위에 맨드릴 패턴을 형성하는 단계; 및 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계를 포함한다. 방법은, 맨드릴 패턴을 제거하여, 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계를 더 포함한다. 방법은, 유도 자기 조립하는(directed self-assembling) 공중합체 재료를 트렌치 내에 성막하는 단계; 및 공중합체 재료 내에 미세 상 분리를 유도하여, 제2 구성 중합체에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계를 더 포함한다. 맨드릴 패턴은 제한된 크기와 제한된 구성을 가진다. 제1 구성 중합체는 직사각형 어레이 또는 정사각형 어레이로 배열된 원통이다.

Description

크기가 제한된 안내 패턴을 이용한 DSA 공정{DIRECTED SELF-ASSEMBLY PROCESS WITH SIZE-RESTRICTED GUIDING PATTERNS}
본 출원은, 2016년 3월 18일 출원되고 발명의 명칭이 "Directed Self-assembly Process with Size-restricted Guiding Patterns"인 미국 특허 가출원 번호 제62/310,020호의 이익을 주장하며, 이는 본 명세서에 전문이 참조로서 원용된다.
반도체 집적 회로(IC) 산업은 기하급수적인 성장을 겪어왔다. IC 재료와 설계에서의 기술적 진보는 여러 세대의 IC를 낳았으며. 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호 연결된 소자의 개수)가 대체로 증가하여 온 반면, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 선))는 감소하여 왔다. 이러한 크기 축소(scaling down) 공정은 대체로 제조 효율을 증가시키고 관련된 비용을 감소시키는 이점을 제공한다. 또한, 이러한 크기 축소는 IC의 처리 및 제조의 복잡성을 증가시켜왔다.
예를 들어, 광학적 리소그라피가 이의 기술적 한계 및 경제적 한계에 근접함에 따라, DSA(directed self-assembly: 유도 자가 조립) 공정이 콘택 홀과 같은 밀도가 높은 피쳐를 패터닝하는 것에 대한 잠재적인 후보로서 출현하였다. DSA 공정은 현재의 제조에 대한 제약을 만족하면서 나노 스케일의 치수에 도달하도록, 블록 공중합체(block copolymer)와 같은 재료의 자기 조립(self-assembling) 특성을 이용한다. 전형적인 DSA 공정은 자기 조립 공정을 "안내(guide)"하는 안내 패턴을 이용한다. 안내 패턴의 기하학적 구조는 자기 조립된 중합체 피쳐의 구성과, 최종 패턴 밀도에 영향을 미칠 수 있다. 이 영역에서의 개선이 바람직하다.
제한하는 것으로 의도되지 않지만, 본 개시 내용의 하나 이상의 실시예는 반도체 소자 및 이의 형성에 많은 이점을 제공한다. 예를 들어, 본 개시 내용의 실시예들은 DSA 공정을 위한 안내 패턴 및 이의 형성 방법을 제공한다. 안내 패턴은 제한된 크기와 제한된 구성을 가진다. 안내 패턴은 직사각형 또는 정사각형 어레이 내에 배열된 원통형 나노 도메인을 생산하도록 DSA 공정을 안내한다. 나노 도메인의 이러한 구성은, 유익하게는, 기존의 IC 설계 및 제조 플로우, 예를 들어 콘택 홀의 설계 및 형성에 적합하다.
하나의 예시적인 양태에 따르면, 본 개시 내용은 방법에 관한 것이다. 방법은, 기판을 제공하는 단계; 기판 위에 맨드릴 패턴을 형성하는 단계; 및 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계를 포함한다. 방법은, 맨드릴 패턴을 제거하여, 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계를 더 포함한다. 방법은, 유도 자기 조립하는(directed self-assembling) 공중합체 재료를 트렌치 내에 성막하는 단계; 및 공중합체 재료 내에 미세 상 분리(microphase separation)를 유도하여, 제2 구성 중합체(constituent polymer)에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계를 더 포함한다.
다른 예시적인 양태에서, 본 개시 내용은, 기판을 제공하는 단계; 기판 위에 맨드릴 패턴을 형성하는 단계; 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계; 및 맨드릴 패턴을 제거하여, 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계를 포함하는 방법에 관한 것이다. 방법은, 유도 자기 조립하는(directed self-assembling) 공중합체 재료를 트렌치 내에 성막하는 단계; 및 공중합체 재료 내에 미세 상 분리(microphase separation)를 유도하여, 제2 구성 중합체(constituent polymer)에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계를 더 포함한다. 방법은, 제1 구성 중합체 또는 제2 구성 중합체에 대응하는 패턴을 기판에 전사하는 단계를 더 포함한다.
다른 예시적인 양태에서, 본 개시 내용은, 기판을 제공하는 단계; 기판 위에 제1 포토리소그라피 공정을 이용하여 맨드릴 패턴의 제1 어레이를 형성하는 단계; 및 기판 위에 제2 포토리소그라피 공정을 이용하여 맨드릴 패턴의 제2 어레이를 형성하는 단계를 포함하는 방법에 관한 것이다. 제1 어레이의 행과 제2 어레이의 행은 인터리브되고(interleaved), 제1 어레이의 열과 제2 어레이의 열도 인터리브된다. 방법은, 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계; 및 맨드릴 패턴을 제거하여, 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계를 더 포함한다. 방법은, 유도 자기 조립하는 공중합체 재료를 트렌치 내에 성막하는 단계; 및 공중합체 재료 내에 미세 상 분리를 유도하여, 제2 구성 중합체에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계를 더 포함한다. 방법은, 제1 구성 중합체에 대응하는 패턴을 기판에 전사하는 단계를 더 포함한다.
본 개시 내용은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징은 배율에 맞추어 작도되지 않은 것이 강조된다. 사실, 다양한 특징의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시 내용의 다양한 양태에 따른 반도체 소자 제조 방법의 흐름도를 도시한다.
도 1a 및 1c는 도 1a의 방법의 실시예에 따른 반도체 소자 제조 방법의 흐름도를 도시한다.
도 2a 및 2b는, 일부 실시예에 따른, 도 1a의 방법에서의 타겟 맨드릴 패턴의 상면도이다.
도 2c, 2d, 2e, 2f 및 2g는 본 개시 내용의 양태에 따른 DSA 안내 패턴 및 나노 도메인(nanodoamin)의 일부 구성을 예시한다.
도 3a, 3b, 3c 및 3d는, 일부 실시예에 따른, 도 1a의 방법에 따른 반도체 소자 형성의 단면도이다.
도 3m 및 3p는, 일부 실시예에 따른, 도 1a의 방법에 따른 반도체 소자 형성의 상면도이다.
도 3e-1, 3f-1, 3g-1, 3h-1, 3i-1, 3j-1, 3k-1, 3l-1, 3n-1, 3o-1, 3q-1, 3r-1 및 3s-1는, 일부 실시예에 따른, 도 1a 및 1b의 방법에 따른 반도체 소자 형성의 (적용 가능한 경우 도 2a, 2b, 3m 및 3p에서의 "1-1" 선을 따른) 단면도이다.
도 3e-2, 3f-2, 3g-2, 3h-2, 3i-2, 3j-2, 3k-2, 3l-2, 3n-2, 3o-2, 3q-2, 3r-2 및 3s-2는, 일부 실시예에 따른, 도 1a 및 1b의 방법에 따른 반도체 소자 형성의 (적용 가능한 경우 도 2a, 2b, 3m 및 3p에서의 "2-2" 선을 따른) 단면도이다.
도 4a, 4b, 4c, 4d, 4e 및 4f는, 일부 실시예에 따른, 도 1a의 방법에 따른 반도체 소자 형성의 상면도를 예시한다.
도 5a, 5b, 5c, 5d 및 5e는, 일부 실시예에 따른, 도 1a의 방법에 따른 반도체 소자 형성의 상면도를 예시한다.
도 6a, 6b, 6c, 6d, 6e 및 6f는, 일부 실시예에 따른, 도 1a의 방법에 따른 반도체 소자 형성의 상면도를 예시한다.
도 6g-1 및 6g-2는, 일부 실시예에 따른, 도 1a의 방법에 따른 도 6f에서의 "1-a" 선 및 "2-2" 선을 따른 반도체 소자 형성의 단면도를 예시한다.
도 7a-1, 7a-2, 7b-1, 7b-2, 7c-1, 7c-2, 7d-1, 7d-2, 7e-1, 7e-2, 7f-1 및 7f-2는, 일부 실시예에 따른, 도 1a 및 1c의 방법에 따른 반도체 소자 형성의 단면도를 예시한다.
다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피쳐 위 또는 그 상의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피쳐가 직접 접촉하지 않을 수 있도록, 추가 피쳐들이 제1 및 제2 피쳐 사이에 형성될 수 있는 실시예를\ 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향을 아우르도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
본 개시 내용은 일반적으로 반도체 소자에 관한 것으로, 더욱 상세하게는, DSA 공정을 이용한 반도체 소자 제조 방법에 관한 것이다. 전형적인 DSA 공정에서, 구성 중합체(constituent polymer)들을 갖는 블록 공중합체(block copolymer(BCP)) 필름이 리소그라피 방식으로 형성된 표면 위에 형성되고, 구성 중합체 분자가 자기 조립하게 하도록 미세 상(microphase) 분리가 유도되어, 이에 따라 매우 균일한 치수와 형상을 갖는 고밀도 패킹된 피쳐(feature)를 형성한다. 일반적으로, 안내 패턴(guide pattern)이 리소그라피 공정에 의해 형성되고, 안내 패턴은 상술한 DSA 공정을 "안내(guide)"한다. DSA 공정을 이용하여 형성될 수 있는 피쳐의 일부 예는 기판에 수직으로 배향된 원통형이고 라메랄 형태의(lamellar) 나노 도메인(nanodomain)을 포함한다. 원통형 나노 도메인은 특히 반도체 소자를 위한 고밀도 패킹된 콘택 홀을 형성하는데 좋은 것으로 밝혀졌다. 그러나, 전형적인 BCP는 큰 영역에서 원통형 나노 도메인의 6각형 어레이를 또는 좁은 트렌치에서 원통형 나노 도메인의 열을 동시에 형성한다. 반도체 소자에서 전형적인 콘택 홀이 정사각형 형상이 되도록 설계되기 때문에, 어떠한 경우도 기존의 반도체 제조에 매우 잘 맞지는 않다. 원통형 나노 도메인의 직시각형 또는 정사각형 어레이가 기존의 반도체 설계 및 제조에 더 잘 맞을 것이다. 따라서, 본 개시 내용의 목표는 직사각형 또는 정사각형 어레이로 배열된 원통형 나노 도메인을 형성하는 것이다. 일 실시예에서, 본 개시 내용은 DSA 공정을 위한 소정의 신규한 안내 패턴을 창안함으로써 이 목표를 성취한다.
이제 도 1a를 참조하면, DSA 공정을 이용하여 반도체 소자를 형성하는 방법(100)의 흐름도가 본 개시 내용의 다양한 양태에 따라 예시된다. 방법(100)은 단지 일례이며, 특허청구범위에서 명시적으로 열거된 것을 넘어서는 본 개시 내용을 제한하는 것으로 의도되지 않는다. 추가적인 공정이 방법(100) 전, 방법(100) 동안 및 방법(100) 후에 제공될 수 있고, 설명된 일부 공정은 발명의 추가 실시예를 위하여 대체되거나, 생략되거나, 이동될 수 있다. 방법(100)의 개요는 도 2a 내지 2g와 함께 아래에서 간단히 설명된다. 본 개시 내용의 다양한 양태에 따른 반도체 구조(300)의 상이한 도면인 도 3a 내지 3s-2와 함께 방법(100)에 대한 상세한 설명이 이어진다.
도 1a를 참조하면, 방법(100)은 공정 102에서 기판을 공급받고, 공정 104에서 기판 위에 맨드릴(mandrel) 패턴을 형성한다. 맨드릴 패턴은 이어지는 DSA 공정에 제약을 가하기 위한 제한된 크기를 가진다. 방법(100)은, 선택적으로, 공정 106에서 절단 공정(cut process)을 이용하여 맨드릴 패턴의 일부를 제거할 수 있다. 그 다음, 이는 공정 108에서 맨드릴 패턴의 측벽 상에 스페이서를 형성한다. 공정 110에서 맨드릴 패턴을 제거하고 공정 112에서 스페이서를 처리한 후에, 방법(100)은 BCP를 이용하여 공정 114 및 116에서 DSA 공정을 수행한다. DSA 공정은 처리된 스페이서를 안내 패턴으로서 이용한다. 스페이서의 구성과 BCP의 조성은 정사각형 또는 직사각형 어레이로 배열된 원하는 구성 중합체들(또는 나노 도메인들)을 제공한다. 방법(100)은, 선택적으로, 공정 118에서 구성 중합체의 일부를 제거하고, 구성 중합체 중 하나에 대응하는 패턴을 기판에 전사한다. 본 실시예에서, 원하는 구성 중합체는 원통 형상이고, 콘택 홀을 형성하는데 적합하다.
도 2a 및 2b는, 본 개시 내용의 다양한 양태에 따라 구성된, 형성될 맨드릴 패턴의 일부 예에 대한 상면도를 도시한다. 도 2a를 참조하면, 타겟 패턴(200)은 체스판형 구성으로 배열된 복수의 맨드릴 패턴(202)을 포함한다. 전형적인 체커판과 달리, 맨드릴 패턴(202)은 이격된다. 맨드릴 패턴(202)은 2개의 그룹으로 나뉠 수 있다. 맨드릴 패턴(202)의 제1 그룹(200A)은 행과 열을 갖는 어레이(이 예에서는 3x3 어레이)로 배열된다. 맨드릴 패턴(202)의 제2 그룹(200B)은 행과 열을 갖는 다른 어레이(이 예에서는 2x2 어레이)로 배열된다. 그룹(또는 어레이)(200A)의 행은 그룹(또는 어레이)(200B)의 행과 인터리브되고(interleaved), 그룹(또는 어레이)(200A)의 열은 그룹(또는 어레이)(200B)의 열과 인터리브된다.
맨드릴 패턴(202)은 대체로 직사각형이며, 대략 동일한 크기를 가진다. 도 2a에 도시된 예에서, 각각의 맨드릴 패턴(202)은 방향 "x"를 따라 치수 Dx를 가지며, 방향 "x"에 수직인 방향 "y"를 따라 치수 Dy를 가진다. 그룹(200A)에서의 맨드릴 패턴(202)은 그룹(200B)에서의 인접한 맨드릴 패턴(202)로부터 방향 "x"를 따라 간격 Sx 만큼 그리고 방향 "y"를 따라 간격 Sy만큼 이격된다. 방향 "x"를 따른 맨드릴 패턴(202)의 피치(Px)는 Dx의 2배에 Sx의 2배를 더한 것과 동일하다. 방향 "y"를 따른 맨드릴 패턴(202)의 피치(Py)는 Dy의 2배에 Sy의 2배를 더한 것과 동일하다. 본 실시예에서, Sx는 공정 108(도 1a)에서 맨드릴 패턴(202)의 측벽 상에 형성될 스페이서의 두께인 Sy와 대략 동일하다. 맨드릴 패턴(202)은 아일랜드형(island-type) 맨드릴 패턴이고, 스페이서는 맨드릴 패턴(202)의 외부 측벽 상에 형성될 것이다.
도 2b를 참조하면, 타겟 패턴(210)은 맨드릴 패턴(202)과 대략 동일한 치수(Dx 및 Dy)와 동일한 구성(Sx, Sy, Px 및 Py)을 갖는 복수의 맨드릴 패턴(212)을 포함한다. 타겟 패턴(200, 210) 사이의 하나의 차이는 맨드릴 패턴(212)이 트렌치형(trench-type) 패턴이고 스페이서가 맨드릴 패턴(212)의 내부 측벽 상에 형성될 것이라는 것이다. 타겟 패턴(200)과 유사하게, 타겟 패턴(210)은 2개의 그룹으로 나뉠 수 있다. 맨드릴 패턴(212)의 제1 그룹(210A)은 행과 열을 갖는 어레이(이 예에서는 3x3 어레이)로 배열된다. 맨드릴 패턴(212)의 제2 그룹(210B)은 행과 열을 갖는 다른 어레이(이 예에서는 2x2 어레이)로 배열된다. 그룹(또는 어레이)(210A)의 행은 그룹(또는 어레이)(210B)의 행과 인터리브되고, 그룹(또는 어레이)(210A)의 열은 그룹(또는 어레이)(210B)의 열과 인터리브된다.
도 2c 내지 2g는 DSA 공정(공정 116)에서의 안내 패턴(222) 및 원하는 나노 도메인(226)의 일부 예시적인 구성을 예시한다. 안내 패턴(222)은 맨드릴 패턴(202 또는 212)으로부터 얻어진다. 본 실시예에서, 안내 패턴(222)은 맨드릴 패턴(202 또는 212)의 측벽 상에 형성된 스페이서이다. 따라서, 맨드릴 패턴(202 또는 212)의 기하학적 구조는 안내 패턴(222)의 기하학적 구조를 제어한다. 나노 도메인(226)의 크기는, BCP에서의 구성 중합체들의 종류와 비와 같은, 공정 116에서의 BCP의 조성에 의해 결정된다. 본 실시예에서, BCP의 조성과 안내 패턴(222)의 표면 특성은 콘택 홀을 위한 원통형 나노 도메인(226)을 제조하기 위하여 튜닝된다. 도 2c 내지 2f에 도시된 바와 같이, 안내 패턴(222)의 기하학적 구조는 나노 도메인(226)이 각각의 안내 패턴에서 6각형 어레이가 아닌 직사각형 또는 정사각형 어레이를 형성하도록 설계된다. 직접적인 효과는 나노 도메인(226)이 기존의 IC 설계 및 제조 흐름에 부합한다는 것이다.
안내 패턴(222)의 기하학적 설계에 영향을 미치는 인자는 맨드릴 패턴(202, 212)을 형성하는데 있어서의 포토리소그라피 해상도, BCP의 분자량 및 구성 중합체들의 열적 안정성이다. 예를 들어, 더 작은 안내 패턴(더 작은 임계 치수를 갖는)은 포토리소그라피 공정에서 더 높은 해상도를 요구할 수 있다. 6각형 어레이로 배열하는 것이 정사각형 어레이로 배열하는 것보다 열적으로 더 안정되기 때문에, 더 넓은 안내 패턴은 나노 도메인이 6각형 어레이를 형성하게 할 수 있다. 본 실시예에서, 안내 패턴(222)의 기하학적 구조는 나노 도메인(226)의 각각의 어레이가 최대 4개의 행과 최대 4개의 열을 갖도록 설계된다. 다른 말로 하면, 어레이는 도 2c에 도시된 바와 같이, 1x1, 1x2, 1x3 또는 1x4의 크기, 도 2d에 도시된 바와 같이 2x2, 2x3 또는 2x4의 크기, 도 2e에 도시된 바와 같이 3x3 또는 3x4의 크기, 또는 도 2f에 도시된 바와 같이 4x4의 크기를 가질 수 있다(행x열 또는 열x행). 도 2g에 도시된 구성은 L 형상의 안내 패턴(222)을 갖거나 또는 도 2c 내지 2f 중 하나에서 나노 도메인의 직사각형 또는 정사각형 어레이로부터 나노 도메인(226)의 일부를 제거함으로써 제조될 수 있다.
아래의 문단에서, 방법(100)은 본 개시 내용의 다양한 양태에 따른 반도체 구조(300)의 상이한 도면인 도 3a 내지 도 3s-2와 함께 상세히 설명된다. 반도체 구조(300)는, SRAM(static random access memory) 및/또는 다른 논리 회로, 저항, 커패시터 및 인덕터와 같은 수동 소자, 및 p형 FET(PFET), n형 FET(NFET), FinFET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀 및 이들의 조합과 같은 능동 소자를 포함할 수 있는, IC의 처리 동안 제조되는 중간 소자 또는 이의 일부일 수 있다.
공정 102에서, 방법(100)(도 1a)은 기판(302)을 공급받는다. 도 3a를 참조하면, 기판(302)은 재료층(304)과 하나 이상의 패턴이 내부에 형성될 패터닝 타겟층(306)을 포함한다. 재료층(304)은 하나 이상의 재료 또는 조성물 층을 포함한다. 일부 실시예에서, 재료층(304)은 원소 반도체(예를 들어, 실리콘 또는 게르마늄) 및/또는 화합물 반도체(예를 들어, 실리콘 게르마늄, 실리콘 탄화물, 비화 갈륨, 인듐 비화물, 갈륨 질화물 및 인듐 인화물)을 포함한다. 일부 실시예에서, 재료층(304)은 실리콘 게르마늄 탄화물, 비화 갈륨 인화물 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함한다. 재료층(304)은 또한 소다 라임 글라스, 융합 실리카, 융합 쿼츠(quatz), 칼슘 불화물(CaF2) 및/또는 다른 적합한 재료와 같은 비반도체 재료를 포함할 수 있다. 일부 실시예에서, 재료층(304)은, 벌크 반도체 위에 놓이는 에피택셜층을 갖는 것과 같이, 그 내에 형성된 하나 이상의 층을 가진다. 일부 실시예에서, 재료층(304)은 SOI(semiconductor-on-insulator) 기판을 포함한다. 일 실시예에서, 재료층(304)은 도핑된 영역을 포함하고 그 상에 또는 그 내에 형성된 회로를 가질 수 있다.
패터닝 타겟층(306)은 일 실시예에서 하드 마스크층(hard mask layer)이다. 예를 들어, 이는 실리콘 산화물 또는 실리콘 질화물과 같은 유전 재료를 포함할 수 있다. 다른 실시예에서, 패터닝 타겟층(306)은 층간 유전층(ILD(inter-layer dielectric) layer) 또는 층간 금속층(IMD(inter-metal dielectric) layer)이다. 예를 들어, 패터닝 타겟층(306)은 저-k(low-k) 또는 극저-k(extreme low-k) 재료를 포함할 수 있다. 예를 들어, 패터닝 타겟층(306)은 TEOS(tetraethylorthosilicate) 산화물, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass)과 같은 도핑 실리콘 산화물 또는 미도핑 실리케이트 유리 및/또는 다른 적합한 유전 재료를 포함할 수 있다. 패터닝 타겟층(306)은 PVD(physical vapor deposition), PECVD(plasma enhanced CVD)를 포함하는 CVD(chemical vapor deposition) 및 ALD(atomic layer deposition)와 같은 성막(deposition) 또는 다른 방법을 통해 재료층(304) 위에 형성될 수 있다.
공정 104에서, 방법(100)(도 1)은 패터닝 타겟층(306) 위에 맨드릴 패턴(예를 들어, 맨드릴 패턴(202)(도 2a) 또는 212(도 2b))을 형성한다. 맨드릴 패턴은 위에서 논의된 바에 따라 제한될 것이다. 이것은 아래에서 더 설명될 성막, 포토리소그라피 및 에칭과 같은 다양한 공정과 관련된다.
도 3b를 참조하면, 하드 마스크(HM) 층(308)이 패터닝 타켓층(306) 위에 성막된다. 일부 실시예에서, HM 층(308)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물(SiON)과 같은 하나 이상의 유전 재료를 포함한다. 일부 실시예에서, HM 층(308)은 티타늄 질화물(TiN)을 포함한다. 일부 실시예에서, HM 층(308)은 대략 5 nm 내지 대략 50 nm 범위의 두께를 가진다. 일부 실시예에서, HM 층(308)은 CVD, PVD, ALD, 스핀-온(spin-on) 방법, 스퍼터링, 열 산화 및 이들의 조합을 포함하는 그룹으로부터 선택된 하나 이상의 공정을 이용하여 형성된다.
일부 실시예에서, 포토리소그라피 설비의 해상도가 허용한다면, 맨드릴 패턴(202 또는 212)은 하나 이상의 포토리소그라피 공정을 이용하여 HM 층(308) 내에 형성될 수 있다. 본 실시예에서, 방법(100)은 광 파장 및 임계 치수와 같은 포토리소그라피 공정의 요건의 일부를 완화하기 위하여 도 1b에 도시된 바와 같은 이중 패터닝 방법을 이용한다. 특히, 이중 패터닝 방법은 제1 포토리소그라피 공정을 이용하여 그룹(200A)(또는 210A)을 형성하고, 제2 포토리소그라피 공정을 이용하여 그룹(200B)(또는 210B)을 형성한다.
도 1b를 참조하면, 공정 132에서, 방법(100)은 HM 층(308) 위에 다른 HM 층(310)을 형성한다(도 3c). HM 층(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON) 또는 저-k 유전 재료와 같은 유전 재료를 포함할 수 있고; 그리고, 전술한 하나 이상의 성막 공정을 이용하여 형성될 수 있다. HM 층(310)은 HM 층(308)에 비하여 상이한 에칭 선택성을 가진다.
방법(100)(도 1b)은 제1 포토리소그라피 및 하나 이상의 에칭 공정을 포함하는 공정을 이용하여 HM 층(310) 내에 맨드릴 패턴(202)(또는 212)의 그룹(200A)(또는 200B)을 형성한다. 도 3d를 참조하면, 3층 스택이 HM 층(310) 위에 형성된다. 3층 스택은 HM 층(310) 위의 하부층(312), 하부층(312) 위의 중간층(314) 및 중간층(314) 위의 포토레지스트(또는 레지스트)(316)를 포함한다. 일부 실시예에서, 하부층(312)과 중간층(314)은 선택적이고, 레지스트층(316)이 HM 층(310) 바로 위에 형성될 수 있다. 실시예에서, 하부층(312)은 하부 반사 방지 코팅 중합체 재료를 포함하고, 중간층(314)은 실리콘 함유 중합체를 포함한다. 일 실시예에서, 레지스트(316)는 제1 포토리소그라피에 의해 사용되는 복사선에 민감하다. 예를 들어, 레지스트(316)는 일부 실시예에서 I-선 광(I-line light), DUV 광(예를 들어, 크립톤 불화물(KrF) 엑시머 레이저에 의한 248 nm 복사선 또는 아르곤 불화물(ArF) 엑시머 레이저에 의한 193 nm 복사선), EUV 광(예를 들어, 13.5 nm 광), e-빔, x-선 또는 이온 빔에 민감할 수 있다. 하부층(312)과 중간층(314)은, 스핀-온 코팅을 포함하는, 위에서 논의된 성막 방법을 이용하여 형성될 수 있다. 레지스트(316)는 본 실시예에서 중간층(314) 상으로 스핀-온 코팅된다.
도 3e-1 및 3e-2를 참조하면, 레지스트(316)는 제1 포토리소그라피 공정을 이용하여 맨드릴 패턴(202)의 그룹(200A)의 기하학적 구조를 갖도록 패터닝된다. 일 실시예에서, 제1 포토리소그라피 공정은 그룹(200A)에 대응하는 패턴을 갖는 마스크를 이용하여 레지스트(316)를 복사선원에 노출시키는 단계, 노광후(post-exposure) 베이크 공정을 수행하는 단계 및 레지스트(316)를 현상하여, 레지스트의 톤(tone)과 현상 공정에 따라 노출되거나 노출되지 않은 이의 일부를 제거하는 단계를 포함한다. 현상된 레지스트(316)는 또한 레지스트 패턴(316)이라고도 한다. 다른 실시예에서, 제1 포토리소그라피 공정은 마스크를 이용하지 않는 전자-빔 직접 기록(electron-beam direct writing)과 같은 다른 기술을 채용할 수 있다.
도 3f-1 및 3f-2를 참조하면, HM 층(310)은 그룹(200A)의 기하학적 구조를 갖도록 에칭된다. 이것은 하나 이상의 에칭 공정을 수반한다. 예를 들어, 중간층(314)은 레지스트 패턴(316)의 개구를 통해 에칭되고, 하부층(312)은 중간층(314)의 개구를 통해 에칭되고, HM 층(310)은 하부층(312)의 개구를 통해 에칭된다. 레지스트 패턴(316), 중간층(314) 및 하부층(312)은 제거되어, HM 층(308) 위에 패터닝된 HM 층(310)을 남긴다. HM 층(310)을 개방하기 위한 에칭 공정은 HM 층(308)을 에칭하지 않는다(또는 얼마 안 되게 에칭한다). 패터닝된 HM 층(310)은 HM 층(308) 위에 맨드릴 패턴(202)(또는 212)의 그룹(200A)(또는 210A)에 대응하는 제1의 복수의 맨드릴 패턴을 형성한다.
에칭 공정은 건식(플라즈마) 에칭, 습식 에칭 또는 다른 적합한 에칭 방법을 이용할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는, 그 플라즈마 및/또는 이들의 조합을 사용할 수 있다. 예를 들어, 습식 에칭 공정은, DHF(diluted hydrofluoric acid); KOH(potassium hydroxide) 용액; 암모니아; HF(hydrofluoric acid)를 함유하는 용액, 질산(HNO3) 및/또는 아세트산(CH3COOH); 또는 다른 습식 에천트에서 에칭하는 것을 포함할 수 있다. 레지스트 패턴(316)은 플라즈마 애싱 공정 또는 레지스트 스트리핑 공정을 이용하여 제거될 수 있다.
공정 136에서, 방법(100)(도 1b)은 제2 포토리소그라피 공정의 준비로 패터닝된 하드 마스크층(308) 위에 다른 HM 층(318)을 성막한다. 도 3g-1 및 3g-2를 참조하면, HM 층(318)은 HM 층(308) 위에 형성되고 패터닝된 HM 층(310)을 덮는다. HM 층(318)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON) 또는 저-k 유전 재료와 같은 유전 재료를 이용할 수 있다. HM 층(318)은 HM 층(310) 및 HM 층(308)에 비하여 상이한 에칭 선택성을 가진다.
공정 138에서, 방법(100)(도 1b)은 제2 포토리소그라피 공정을 포함하는 공정에 의해 맨드릴 패턴(202)(또는 212)의 그룹(200B)(또는 210B)의 기하학적 구조를 갖도록 HM 층(318)을 패터닝한다. 도 3h-1 및 3h-2를 참조하면, 레지스트 패턴(320)이 HM 층(318) 위에 형성된다. 레지스트 패턴(320)은 HM 층(318) 위에 레지스트층을 스핀 코팅하고, 레지스트층을 그룹(200B)(또는 210B)에 대응하는 패턴에 노출시키고, 노광후 베이크 공정을 수행하고, 레지스트 패턴(320)을 형성하도록 레지스트층을 현상함으로써 형성될 수 있다. 도 3i-1 및 3i-2를 참조하면, HM 층(318)은 에칭 마스크와 같은 레지스트 패턴(320)을 이용하여 에칭되어, 이에 의해 HM 층(308) 위에 그룹(200B)(또는 210B)에 대응하는 제2의 복수의 맨드릴 패턴을 형성한다. 도 3j-1 및 3j-2를 참조하면, HM 층(308)은 패터닝된 HM 층(310) 및 패터닝된 HM 층(308) 모두를 에칭 마스크로서 이용하여 에칭되어, 이에 의해 HM 층(308) 내에 맨드릴 패턴(202)(또는 212)을 형성한다. HM 층(318, 308)을 위한 에칭 공정은 독립적으로 건식 에칭, 습식 에칭 또는 다른 적합한 에칭일 수 있다. 도 3j-1 및 3j-2에서의 예는 아일랜드형 맨드릴 패턴(202)을 도시한다. 유사한 제조 공정이, 예를 들어, 패터닝된 HM 층(308) 위에 재료층을 성막하고, 패터닝된 HM 층(308)을 노출시키도록 재료층의 상면을 평탄화하고, 패터닝된 HM 층(308)을 제거하여, 이에 의해 재료층 내에 트렌치형 맨드릴 패턴(212)을 형성함으로써, 트렌치형 맨드릴 패턴(212)을 형성하기 위하여 사용될 수 있다.
공정 106에서, 방법(100)(도 1a)은 선택적으로 하나 이상의 맨드릴 패턴(202)(또는 212)을 제거하기 위하여 절단 공정을 수행할 수 있다. 일 실시예에서, 절단 공정은 맨드릴 패턴(202)(또는 212)의 일부 위에 마스킹 요소를 형성하고 맨드릴 패턴(202)(또는 212)의 다른 일부를 노출된 채로 남기는 다른 포토리소그라피 공정이다. 그 다음, 다른 에칭 공정이 맨드릴 패턴(202)의 노출된 부분을 제거하도록 수행되거나, 또는 성막 공정이 맨드릴 패턴(212)의 노출된 부분을 채우도록 수행된다. 이러한 절단 공정의 추가 설명은 도 5a 내지 5e에 연관되어 나중에 설명될 것이다.
공정 108에서, 방법(100)(도 1a)은 패터닝된 HM 층(308)의 형태의 맨드릴 패턴(202)(또는 212)의 측벽 상에 스페이서(222)를 형성한다. 도 3k-1 및 3k-2를 참조하면, 스페이서층(222)이 패터닝 타겟층(306) 위에 그리고 패터닝된 HM 층(308) 위에 블랭킷 층(blanket layer)으로서 성막된다. 스페이서층(222)은 일부 실시예에서 실리콘 질화물 또는 티타늄 질화물과 같은 질화물을 포함하고, CVD, PVD, ALD 또는 다른 적합한 성막 방법을 이용하여 성막될 수 있다. 도 3l-1 및 3l-2를 참조하면, 이방성(건식) 에칭 공정이 패터닝 타겟층(306) 및 패터닝된 HM 층(308)의 상면으로부터 스페이서층(222)의 부분들을 제거하도록 수행된다. 스페이서층(222)의 다른 부분은 맨드릴 패턴(308)의 측벽 상에 남아서 스페이서(222)가 된다. 본 실시예에서, 스페이서(222)의 두께 Tx는 도 2a 및 2b에서의 간격 Sx와 대략 동일하다.
공정 110에서, 방법(100)(도 1a)은 맨드릴 패턴(202)(또는 22)을 제거하여, 이에 의해 스페이서(222)에 의해 적어도 부분적으로 둘러싸이는 트렌치(223)를 형성한다. 도 3m은 스페이서(222)와 트렌치(223)의 상면도를 도시하며, 도 3n-1 및 3n-2는 각각 도 3m의 "1-1" 선 및 "2-2" 선을 따르는 반도체 소자(300)의 단면도를 도시한다. 트렌치(223)는, 전술한 다양한 포토리소그라피 및 에칭 공정을 통한 치수 변동을 고려하여, 도 2a에서의 맨드릴 패턴(202)(또는 도 2b에서의 맨드릴 패턴(212))와 대체로 일치한다. 트렌치(223)의 기하학적 구조는 위에서 논의된 일반적인 가이드라인에 부합한다. 즉 나노 도메인(226)의 직사각형 또는 정사각형 어레이가 각각의 트랜치(223) 내부에 형성될 것이고, 어레이는 최대 4개의 행과 최대 4개의 열을 가진다. 또한, 트렌치(223)의 일부는 모든 측에서 스페이서(222)에 의해 둘러싸이고, 트렌치(223)의 일부는 스페이서(222)에 의해 부분적으로만 둘러싸인다. 예를 들어, 트렌치(223A, 223B 및 223C)는 스페이서(222A, 222B 및 222C)에 의해 완전히 둘러싸이고, 트렌치(223D)는 스페이서(222A, 222B 및 222C)에 의해 3측에서 둘러싸인다. 또한, 스페이서(222)는 서로 연결된다. 예를 들어, 스페이서(222A)의 코너는 스페이서(222B)의 코너와 연결되고, 스페이서(222B)의 다른 코너는 스페이서(222C)의 코너에 연결된다. 스페이서(222A, 222C)는 제1 포토리소그라피를 이용하여 형성된 맨드릴 패턴(202)(또는 212)의 측벽에 배치되고, 스페이서(222B)는 제2 포토리소그라피를 이용하여 형성된 맨드릴 패턴(202)(또는 212)의 측벽에 배치된다. 다른 예에서, 스페이서(222D)는 스페이서(222B)와 한 측을 공유한다.
공정 112에서, 방법(100)(도 1a)은 패터닝 타겟층(306)과 스페이서(222)의 표면을 처리한다. 공정 112는 플라즈마 처리를 이용하거나, 표면 개질 재료를 스페이서(222)와 패터닝 타겟층(306)에 코팅 및/또는 세정(rinsing) 공정에 의해 인가할 수 있다. 처리는 패터닝 타겟층(306)과 스페이서(222)의 표면을 이어지는 DSA 공정에 적합하게 한다. 즉, BCP는 제1 및 제2 구성 중합체를 형성하도록 유도될 것이고, 제2 구성 중합체는 제1 구성 중합체를 둘러싸고, 제1 구성 중합체는 기판(302)에 수직으로 배향된 나노 도메인을 포함한다. 예를 들어, 처리는, 사용되는 BCP에 따라, 패터닝 타겟층(306)과 스페이서(222)의 표면을 더욱 친수성으로 또는 더욱 소수성으로 만든다.
공정 114에서, 방법(100)(도 1a)은 BCP(324)를 트렌치(223) 내로 성막한다. 도 3o-1 및 3o-2를 참조하면, 실시예에서, BCP(324)는 폴리(스티렌-b-비닐 피리딘), 폴리(스티렌-b-부타디엔), 폴리(스티렌-b-이소프렌), 폴리(스티렌-b-메틸 메타크릴레이트), 폴리(스티렌-b-알케닐 방향족 화합물, 폴리(이소프렌-b-에틸렌 옥사이드), 폴리(스티렌-b-(에틸렌-프로필렌)), 폴리(에틸렌 옥사이드-b-카프로락톤), 폴리(부타디엔-b-에틸렌 옥사이드), 폴리(스티렌-b-t-부틸(메트)아크릴레이트), 폴리(메틸 메타크릴레이트-b-t-부틸 메타크릴레이트), 폴리(에틸렌 옥사이드-b-프로필렌 옥사이드), 폴리(스티렌-b-테트라히드로푸란) 및 전술한 블록 공중합체의 조합으로부터 선택된다. 또한, 다른 실시예는 소수성(또는 친수성) 제1 구성 성분과 친수성(또는 소수성) 제2 구성 성분을 활용할 수 있고, 이는 이것이 구성 중합체의 분리를 용이하게 하기 때문이다. BCP(324)은 본 실시예에서 코팅 또는 스핀-온 코팅으로 성막된다.
공정 116에서, 방법(100)(도 1a)은 BCP에서 미세 상 분리(microphase separation)를 유도한다(즉, BCP(324)에서의 구성 중합체가 분리된다). 도 3p는 반도체 소자(300)의 상면도를 도시하고, 도 3q-1 및 3q-2는 각각 도 3p의 "1-1" 선과 "2-2" 선을 따른 반도체 소자(300)의 단면도를 도시한다. 도 3p를 참조하면, 본 실시예에서, BCP(324)는 2개의 구성 중합체, 즉 제1 구성 중합체(또는 제1 나노 도메인)(226)과 제2 구성 중합체(또는 제2 나노 도메인)(228)를 포함한다. 제1 및 제2 구성 중합체(226, 228)의 크기, 형상 및 구성은, 다른 인자들 중에서도, 사용된 재료, 구성 중합체들의 상대적인 양, 온도와 같은 공정 변수, 스페이서(222)의 표면 특성과 같은 다양한 인자에 의존한다. 스페이서(222)는 미세 상 분리를 위한 안내 패턴으로서 작용한다. 제1 구성 중합체(226)의 어레이는 각각의 트렌치(223) 내에 형성된다(도 3m). 본 실시예에서, 어레이는 1x2 어레이(또는 2x1 어레이)이다. 또한, 제1 구성 중합체(226)의 각각은 원통이고, 제2 구성 중합체(228)에 의해 둘러싸인다. 또한, 제1 및 제2 구성 중합체(226, 228)는 기판(302)에 수직으로 배향된다. 다양한 실시예에서, 미세 상 분리의 유도는 가열, 냉각, 용매의 도입, 자기장의 인가 및/또는 다른 기술을 포함할 수 있다.
공정 116에서, 방법(100)(도 1a)은, 선택적으로, 제1 및 제2 구성 중합체(226, 228)의 하나 이상을 제거하기 위하여 절단 공정을 수행할 수 있다. 일 실시예에서, 이 절단 공정은 제1 및 제2 구성 중합체(226, 228)의 일부 위에 마스킹 요소를 형성하고 이의 다른 부분을 노출된 채 남겨두는 다른 포토리소그라피 공정이다. 그 다음, 하나 이상의 성막 및/또는 에칭 공정이 제1 및 제2 구성 중합체(226, 228)의 노출된 부분을 후속한 패턴 전사 공정으로부터 제거하도록 수행된다. 이 절단 공정에 대한 추가 설명은 나중에 도 6a 내지 6f와 연관하여 설명될 것이다.
공정 118에서, 방법(100)(도 1a)은 제1 구성 중합체(226) 또는 제2 구성 중합체(228)에 대응하는 패턴을 기판(302)에 전사한다. 도 3r-1 내지 3s-1를 참조하면, 본 실시예에서, 제1 구성 중합체(226)에 대응하는 패턴이 패터닝 타겟층(306)에 전사된다. 도 3r-1 내지 3r-2를 참조하면, 제1 구성 중합체(226)는 스페이서(222)와 제2 구성 중합체(228)를 에칭하지 않거나 얼마 안 되게 에칭하는 에칭 공정에 의해 선택적으로 제거되고, 이에 의해 개구(330)를 형성한다. 도 3s-1 및 3s-2를 참조하면, 패터닝 타겟층(306)은 개구(330)를 통해 에칭되고, 이에 의해 복수의 트렌치(332)를 갖도록 패턴을 패터닝 타겟층(306)에 전사한다. 스페이서(222)와 제2 구성 중합체(228)는 그 후에 제거된다. 일 실시예에서, 트렌치(332)는 소스 콘택, 드레인 콘택, 게이트 콘택 및 상이한 금속 상호 연결층을 연결하는 비아와 같은 콘택 피쳐를 내부에 형성하기 위한 콘택 홀이다.
공정 120에서, 방법(100)(도 1a)은 최종 패턴 또는 소자를 형성한다. 일례에서, 방법(100)은 콘택 홀(332) 내에 콘택을 형성한다. 예를 들어, 방법(100)은 콘택 홀(332)의 측벽 상에 배리어층을 형성하고, 이어 콘택 홀(332) 내를 도전성 재료로 채울 수 있다. 배리어층은 티타늄(Ta), 탄탈룸 질화물(TaN) 또는 다른 적합한 금속 확산 배리어 재료를 포함할 수 있고; 그리고, CVD, PVD, ALD 또는 다른 적합한 공정을 이용하여 성막될 수 있다. 도전성 재료는 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합 또는 다른 적합한 재료를 사용할 수 있고; 그리고, CVD, PVD, 도금 및/또는 다른 적합한 공정과 같은 적합한 공정을 이용하여 성막될 수 있다.
도 4a 내지 4f는 맨드릴 패턴이 단지 부분적인 어레이인 경우의 방법(100)(도 1a)의 실시예의 공정 104 내지 116를 예시한다. 도 4a를 참조하면, 타겟 패턴(400)은 외견상으로 불규칙한 패턴으로 배열된 맨드릴 패턴(202)을 포함한다. 맨드릴 패턴(202)의 그룹(400A)은 어레이(200A)(도 2a)의 서브 세트인 부분 어레이를 형성한다. 맨드릴 패턴(202)의 그룹(400B)은 어레이(200B)(도 2a)의 서브 세트인 부분 어레이를 형성한다. 그룹(400A)의 행은 그룹(400B)의 행과 인터리브된다. 그룹(400A)의 열은 그룹(400B)의 열과 인터리브된다. 맨드릴 패턴(202)은, 도 2a에 관하여 위에서 논의된 바와 같이, 제한된 크기를 가진다. 도 4b는 맨드릴 패턴(212)을 포함하는 다른 타겟 패턴을 도시한다. 맨드릴 패턴(212)의 그룹(410A)은 부분 어레이를 형성하고, 맨드릴 패턴(212)의 다른 그룹(410B)은 다른 부분 어레이를 형성한다. 타겟 패턴(400, 410)은 맨드릴 패턴(202)이 아일랜드형인 반면 맨드릴 패턴(212)이 트렌치형인 점을 제외하고는 유사하다. 맨드릴 패턴(202, 212)은 공정 104에 관하여 위에서 논의된 바와 같이 기판 위에 형성될 수 있다. 도 4c 및 4d를 참조하면, 스페이서(222)가 공정 108과 유사한 방식으로 맨드릴 패턴(202, 212)의 측벽 상에 형성된다. 도 4e를 참조하면, 맨드릴 패턴은 공정 110과 유사한 방식으로 제거되어, 적어도 3측에서 스페이서(222)에 의해 둘러싸이는 트렌치(223)를 남긴다. 도 4f를 참조하면, 나노도메인(226)은 공정 112, 114 및 116에 관하여 위에서 논의된 바와 같이 제한된 크기를 갖는 직사각형 또는 정사각형 어레이로 각각의 트렌치(223) 내에 형성된다.
도 4a 및 4b에 도시된 맨드릴 패턴은, 공정 106에 관하여 위에서 논의된 바와 같이 절단 공정을 이용하여 도 2a 및 2b에 도시된 맨드릴 패턴으로부터 얻어질 수 있고, 이는 도 5a 내지 5e에서 더 예시된다. 도 5a를 참조하면, 맨드릴 패턴(202)은, 위에서 논의된 바와 같이, 행과 열로 인터리브된 2개의 어레이(200A, 200B)로 배열된다. 도 5b를 참조하면, 맨드릴 패턴(202)의 일부를 제거하기 위하여, 일례에서 절단 패턴(504)이 별도 포토리소그라피로 구현된다. 일 실시예에서, 절단 공정은 맨드릴 패턴(202) 위에 마스킹 요소를 형성하고, 마스킹 요소는 절단 패턴(504)과 중첩하는 맨드릴 패턴(202)의 부분을 노출시킨다. 그 다음, 선택성 에칭 공정이 맨드릴 패턴(202)의 이 부분을 제거한다. 도 5c를 참조하면, 도 4a에 관하여 위에서 논의된 바와 같이 남아 있는 맨드릴 패턴(202)이 부분 어레이를 형성하고, 스페이서(222)가 맨드릴 패턴(202)의 측벽 상에 형성된다. 도 5d를 참조하면, 맨드릴 패턴(202)이 제거되어 트렌치(223)를 형성한다. 도 5e를 참조하면, 나노 도메인(226)이 제한된 크기를 갖는 직사각형 또는 정사각형 어레이로 각각의 트렌치(223) 내에 형성된다.
도 6a 내지 6f는 개구(118)에 관하여 위에서 논의된 바와 같은 절단 공정을 예시한다. 도 6a는 2개의 인터리빙 어레이(220A, 22B)로 구성된 맨드릴 패턴(202)을 예시한다. 도 6b는 맨드릴 패턴(202)의 측벽 상에 배치된 스페이서(222)를 예시한다. 도 6c는 스페이서(222)에 의해 둘러싸이는 트렌치(223)를 예시한다. 도 6d는 안내 패턴으로서 스페이서(222)를 이용하여 형성되는 나노 도메인(226)을 예시한다. 도 6e를 참조하면, 절단 패턴(630)이 포토리소그라피 공정을 이용하여 형성되어, 나노 도메인(226)의 일부를 제거한다. 도 6f는 절단 공정 후의 패턴 전사를 위하여 남아 있는 나노 도메인(226)을 예시한다. 일 실시예에서, 절단 패턴(630)은 각각 도 6f의 "1-1" 선과 "2-2" 선을 따르는 반도체 소자(300)의 단면도인 도 6g-1 및 6g-2에 도시된 바와 같이 트렌치(330)를 채우는 유전 재료로서 구현된다.
도 1c는 본 개시 내용의 양태에 따른 공정(104)의 다른 실시예를 도시한다. 본 실시예에서, 공정(104)은 기판(302) 위에 HM 층(310)을 성막하기 위한 공정 132와, 제1 포토리소그라피를 이용하여 HM 층(310)에 맨드릴 패턴의 제1 어레이를 형성하기 위한 공정 134를 포함한다. 공정 104의 추가 공정들이 각각 도 2a의 "1-1" 선과 "2-2" 선을 따르는 반도체 소자(300)의 단면도인 도 7a-1 내지 7f-2와 함께 아래에서 간단히 논의된다.
공정 135에서, 아래에 있는 맨드릴 패턴(310)을 덮고 평탄한 상면을 제공하기 위하여 버퍼층(340)이 기판(302) 위에 성막된다(도 7a-1 및 7a-2). 일부 실시예에서, 버퍼층(340)은 실리콘을 포함하는 하나 이상의 중합체를 포함하고, 스핀-온 코팅 방법 및/또는 적합한 성막 방법을 이용하여 형성될 수 있다. 공정 137에서, 트렌치(344)가 버퍼층(340) 내에 형성된다. 도 7b-1 및 7b-2를 참조하면, 레지스트 패턴(342)이 제2 포토리소그라피 공정을 이용하여 버퍼층 위에 형성되어 트렌치(344)를 제공한다. 도 7c-1 및 7c-2를 참조하면, 버퍼층(340)은 에칭 마스크로서 레지스트 패턴(342)을 이용하여 에칭되어, 이에 의해 버퍼층(340) 내로 트렌치(344)를 연장시킨다. 공정 136'에서, 트렌치(344)는 맨드릴 패턴의 제2 어레이로서 유전 재료(346)로 채워진다(도 7d-1 및 7d-2). 공정 138'에서, 반도체 소자(300)는 맨드릴 패턴(310)을 노출시키기 위하여 CMP 공정을 이용하여 평탄화된다. 그 다음, 버퍼층(340)은 에칭 공정에 의해 제거되어, HM 층(308) 위에 맨드릴 패턴(310, 346)을 남긴다(도 7e-1 및 7e-2). 그 후, HM 층(308)은 에칭 마스크로서 맨드릴 패턴(310, 346)을 이용하여 에칭되어, HM 층(308) 내에 맨드릴 패턴을 형성한다(도 7f-1 및 7f-2).
전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 기판을 제공하는 단계;
    상기 기판 위에 맨드릴 패턴을 형성하는 단계;
    상기 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계;
    상기 맨드릴 패턴을 제거하여, 상기 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계;
    유도 자기 조립하는(directed self-assembling) 공중합체 재료를 상기 트렌치 내에 성막하는 단계; 및
    상기 공중합체 재료 내에 미세 상 분리(microphase separation)를 유도하여, 제2 구성 중합체(constituent polymer)에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계를 포함하고,
    상기 맨드릴 패턴을 형성하는 단계는,
    제1 포토리소그라피를 수행하여, 상기 기판 위에 맨드릴 패턴의 제1 어레이를 형성하는 단계; 및
    제2 포토리소그라피를 수행하여, 상기 기판 위에 맨드릴 패턴의 제2 어레이를 형성하는 단계를 포함하고,
    상기 제1 어레이의 행과 상기 제2 어레이의 행은 인터리브되고(interleaved), 상기 제1 어레이의 열과 상기 제2 어레이의 열도 인터리브되는, 방법.
  2. 제1항에 있어서,
    상기 제1 구성 중합체에 의해 형성된 패턴을 상기 기판에 전사하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 공중합체 재료를 성막하는 단계 전에 상기 스페이서의 표면을 처리하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    각각의 상기 트렌치 내에서, 상기 제1 구성 중합체는 최대 4개의 행과 최대 4개의 열을 갖는 아일랜드(island) 어레이를 포함하는, 방법.
  5. 제1항에 있어서,
    상기 트렌치는 직사각형이고, 상기 스페이서 중 제1 스페이서는 상기 트렌치 중 제1 트렌치를 둘러싸고, 상기 스페이서 중 제2 스페이서는 상기 트렌치 중 제2 트렌치를 둘러싸고, 상기 제1 스페이서의 제1 코너는 상기 제2 스페이서의 제2 코너와 연결되는, 방법.
  6. 제1항에 있어서,
    상기 맨드릴 패턴은 아일랜드 패턴 또는 트렌치 패턴인, 방법.
  7. 기판을 제공하는 단계;
    상기 기판 위에 맨드릴 패턴을 형성하는 단계;
    상기 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계;
    상기 맨드릴 패턴을 제거하여, 상기 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계;
    유도 자기 조립하는 공중합체 재료를 상기 트렌치 내에 성막하는 단계;
    상기 공중합체 재료 내에 미세 상 분리를 유도하여, 제2 구성 중합체에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계; 및
    상기 제1 구성 중합체 또는 상기 제2 구성 중합체에 대응하는 패턴을 상기 기판에 전사하는 단계를 포함하고,
    상기 맨드릴 패턴을 형성하는 단계는,
    제1 포토리소그라피를 수행하여, 상기 기판 위에 맨드릴 패턴의 제1 어레이를 형성하는 단계; 및
    제2 포토리소그라피를 수행하여, 상기 기판 위에 맨드릴 패턴의 제2 어레이를 형성하는 단계를 포함하고,
    상기 제1 어레이의 행과 상기 제2 어레이의 행은 인터리브되고(interleaved), 상기 제1 어레이의 열과 상기 제2 어레이의 열도 인터리브되는, 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 맨드릴 패턴은, 상기 미세 상 분리의 유도 후에 상기 제1 구성 중합체의 아일랜드 어레이가 각각의 트렌치 내에 형성되고 상기 아일랜드 어레이가 최대 4개의 행과 최대 4개의 열을 갖도록, 크기 설정되는, 방법.
  10. 기판을 제공하는 단계;
    상기 기판 위에 제1 포토리소그라피 공정을 이용하여 맨드릴 패턴의 제1 어레이를 형성하는 단계;
    상기 기판 위에 제2 포토리소그라피 공정을 이용하여 맨드릴 패턴의 제2 어레이를 형성하는 단계로서, 상기 제1 어레이의 행과 상기 제2 어레이의 행은 인터리브되고, 상기 제1 어레이의 열과 상기 제2 어레이의 열도 인터리브되는 단계;
    상기 맨드릴 패턴의 측벽 상에 스페이서를 형성하는 단계;
    상기 맨드릴 패턴을 제거하여, 상기 스페이서에 의해 적어도 부분적으로 둘러싸이는 트렌치를 형성하는 단계;
    유도 자기 조립하는 공중합체 재료를 상기 트렌치 내에 성막하는 단계;
    상기 공중합체 재료 내에 미세 상 분리를 유도하여, 제2 구성 중합체에 의해 둘러싸이는 제1 구성 중합체를 형성하는 단계; 및
    상기 제1 구성 중합체에 대응하는 패턴을 상기 기판에 전사하는 단계
    를 포함하는, 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056265B2 (en) * 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
CN107742608B (zh) * 2017-11-23 2020-11-13 长江存储科技有限责任公司 双重图形侧墙掩膜刻蚀工艺
CN117038645B (zh) * 2023-10-10 2023-12-22 合肥新晶集成电路有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147984A1 (en) 2009-12-18 2011-06-23 Joy Cheng Methods of directed self-assembly, and layered structures formed therefrom

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6818519B2 (en) * 2002-09-23 2004-11-16 Infineon Technologies Ag Method of forming organic spacers and using organic spacers to form semiconductor device features
KR100450686B1 (ko) * 2002-12-12 2004-10-01 삼성전자주식회사 자기정렬 콘택플러그를 구비한 반도체 소자 및 그 제조방법
KR100585138B1 (ko) * 2004-04-08 2006-05-30 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US8394483B2 (en) * 2007-01-24 2013-03-12 Micron Technology, Inc. Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
US8557128B2 (en) * 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
KR101291223B1 (ko) 2007-08-09 2013-07-31 한국과학기술원 블록 공중합체를 이용한 미세 패턴 형성 방법
JP2011511465A (ja) * 2008-02-05 2011-04-07 ニル・テクノロジー・エーピーエス 電子ビームリソグラフィを行うための方法
US8101261B2 (en) 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US8084310B2 (en) * 2008-10-23 2011-12-27 Applied Materials, Inc. Self-aligned multi-patterning for advanced critical dimension contacts
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP2011129874A (ja) * 2009-11-19 2011-06-30 Toshiba Corp パターン形成方法及びパターン形成装置
US8334083B2 (en) * 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
US8883649B2 (en) * 2011-03-23 2014-11-11 International Business Machines Corporation Sidewall image transfer process
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
CN102983065B (zh) 2011-09-06 2015-12-16 中芯国际集成电路制造(北京)有限公司 图案、掩模图案形成方法和半导体器件制造方法
JP5795221B2 (ja) * 2011-09-26 2015-10-14 株式会社東芝 パターン形成方法
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
JP2013165151A (ja) * 2012-02-10 2013-08-22 Toshiba Corp パターン形成方法
JP2013174766A (ja) 2012-02-27 2013-09-05 Toshiba Corp マスクパターン作成方法、マスクパターン作成プログラムおよび半導体装置の製造方法
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
JP5758363B2 (ja) * 2012-09-07 2015-08-05 株式会社東芝 パターン形成方法
US9087699B2 (en) * 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US8894869B2 (en) * 2012-11-13 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process using directed self assembly
CN103839781B (zh) * 2012-11-21 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体精细图案的形成方法
US8956808B2 (en) 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
KR101993255B1 (ko) * 2013-01-07 2019-06-26 삼성전자주식회사 콘택 홀 형성 방법
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
FR3001306A1 (fr) * 2013-01-18 2014-07-25 Commissariat Energie Atomique Procede de fabrication d'un reseau de conducteurs sur un substrat au moyen de copolymeres a blocs
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US20140234466A1 (en) * 2013-02-21 2014-08-21 HGST Netherlands B.V. Imprint mold and method for making using sidewall spacer line doubling
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
JP2014170802A (ja) * 2013-03-01 2014-09-18 Toshiba Corp パターン形成方法
US9312220B2 (en) * 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9053279B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern modification with a preferred position function
US9153478B2 (en) * 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
KR101772038B1 (ko) * 2013-03-15 2017-08-28 에이에스엠엘 네델란즈 비.브이. 블록 공중합체의 자가-조립에 의해 기판에 리소그래피 피처들을 제공하는 방법들
US9012270B2 (en) * 2013-03-15 2015-04-21 Globalfoundries Inc. Metal layer enabling directed self-assembly semiconductor layout designs
CN105264642B (zh) 2013-04-03 2018-03-09 布鲁尔科技公司 用于定向自组装的嵌段共聚物中的高度耐蚀刻的聚合物嵌段
US8853085B1 (en) * 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
US20150024597A1 (en) * 2013-07-16 2015-01-22 HGST Netherlands B.V. Method for sidewall spacer line doubling using polymer brush material as a sacrificial layer
US20150031207A1 (en) * 2013-07-29 2015-01-29 Applied Materials, Inc. Forming multiple gate length transistor gates using sidewall spacers
US8987008B2 (en) * 2013-08-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout and method with double patterning
US9230820B2 (en) * 2013-10-30 2016-01-05 HGST Netherlands B.V. Method for directed self-assembly (DSA) of a block copolymer (BCP) using a blend of a BCP with functional homopolymers
US9129909B2 (en) * 2013-11-08 2015-09-08 Kabushiki Kaisha Toshiba Method of patterning
US9070630B2 (en) * 2013-11-26 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9416447B2 (en) * 2014-02-07 2016-08-16 HGST Netherlands B.V. Method for line density multiplication using block copolymers and sequential infiltration synthesis
TWI545622B (zh) * 2014-02-23 2016-08-11 東京威力科創股份有限公司 藉由交叉多重圖案化層以增加圖案密度的方法
US9293341B2 (en) * 2014-03-13 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
JP6129773B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 パターン形成方法
US9640397B2 (en) * 2014-03-14 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor integrated circuit using a directed self-assembly block copolymer
US9711646B2 (en) * 2014-03-31 2017-07-18 United Microelectronics Corp. Semiconductor structure and manufacturing method for the same
US9508562B2 (en) 2014-06-27 2016-11-29 Globalfoundries Inc. Sidewall image templates for directed self-assembly materials
JP2016054214A (ja) 2014-09-03 2016-04-14 株式会社東芝 パターン形成方法
CN107112212B (zh) * 2014-12-22 2021-03-12 东京毅力科创株式会社 使用接枝聚合物材料图案化基底
JP6413888B2 (ja) * 2015-03-30 2018-10-31 Jsr株式会社 パターン形成用組成物、パターン形成方法及びブロック共重合体
KR102317785B1 (ko) * 2015-05-12 2021-10-26 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US9576817B1 (en) * 2015-12-03 2017-02-21 International Business Machines Corporation Pattern decomposition for directed self assembly patterns templated by sidewall image transfer
US9466534B1 (en) * 2015-12-09 2016-10-11 International Business Machines Corporation Cointegration of directed self assembly and sidewall image transfer patterning for sublithographic patterning with improved design flexibility
JP6856651B2 (ja) * 2016-01-05 2021-04-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
US9684236B1 (en) * 2016-03-17 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of patterning a film layer
US10056265B2 (en) * 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
US9947597B2 (en) * 2016-03-31 2018-04-17 Tokyo Electron Limited Defectivity metrology during DSA patterning

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147984A1 (en) 2009-12-18 2011-06-23 Joy Cheng Methods of directed self-assembly, and layered structures formed therefrom

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Publication number Publication date
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US10056265B2 (en) 2018-08-21
US10692725B2 (en) 2020-06-23
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