KR102102735B1 - 다중 패터닝 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 공정에서의 패터닝 방법이 설명된다. 내부에 절단부를 갖는 더미층이 형성된다. 제1 희생층이 더미층 위에 형성되고, 제1 희생층의 적어도 일부분이 절단부 내에 배치된다. 제2 희생층이 제1 희생층 위에 형성된다. 제2 희생층은 제1 패턴을 갖도록 패터닝된다. 제2 희생층의 제1 패턴을 사용하여, 제1 희생층이 제1 패턴을 갖도록 패터닝된다. 제2 희생층이 제거된다. 그 후, 제1 희생층의 제1 패턴의 치수를 변경하는 것을 포함하여, 제1 희생층 내의 제2 패턴이 형성된다. 제1 희생층의 제2 패턴을 사용하여, 더미층이 패터닝된다. 마스크 부분들이 패터닝된 더미층의 각각의 측벽들을 따라 형성된다. 마스크 부분들은 마스크를 형성하는데 사용된다.

Description

다중 패터닝 방법{MULTIPLE PATTERNING METHOD}
본 출원은 "Patterning Method"이라는 발명의 명칭으로 2017년 7월 31일에 출원된 미국 가특허 출원 제62/539,144호의 이익과 우선권을 청구하며, 이 가특허 출원 내용은 그 전체가 참조로서 본 명세서 내에 병합된다.
이중 패터닝(double patterning)은 집적 회로에서 피처(feature) 밀도를 증대시키기 위해 리소그래피용으로 개발된 기술이다. 통상적으로, 리소그래피 기술은 웨이퍼 상에 집적 회로의 피처들을 형성하는데 사용된다. 리소그래피 기술은 포토레지스트를 도포하고 포토레지스트에 패턴을 정의하는 것을 포함한다. 포토레지스트 내의 패턴은 제일먼저 리소그래피 마스크에서 정의되고, 리소그래피 마스크의 투명 부분에 의해 또는 불투명 부분에 의해 구현된다. 리소그래피 마스크 내의 패턴은 리소그래피 마스크를 사용하는 노광 및 이어서 포토레지스트의 현상을 통해 포토레지스트에 전사된다. 그 후 패터닝된 포토레지스트 내의 패턴은 웨이퍼 상에 형성된, 제조된 피처에 전사된다.
이중 또는 다중 패터닝을 구현하기 위해 다양한 기술들이 창설되었다. 한가지 기술은 리소그래피 에칭 리소그래프 에칭(lithography-etch-lithograph-etch; LELE) 기술이다. LELE 기술에서, 패턴은 일반적으로 복수의 각각의 리소그래피 및 이어서 에칭 단계들을 사용하여 구현되는 복수의 부분들로 분할된다. 다른 기술은 자가 정렬(self-aligned) 기술이다. 자가 정렬 기술에서, 패턴은 일반적으로 맨드렐(mandrel) 및 맨드렐의 측벽들 상에 스페이서를 형성함으로써 형성되며, 여기서 스페이서는 아래에 있는 기판에 형성될 패턴이다. 이러한 기술들에서는, 이웃 피처들 간의 폭을 감소시켜서 밀도를 증가시키는 것이 목적이다.
실시예는 다중 패터닝 방법이다. 더미층이 기판 위에 형성된다. 더미층은 내부에 절단부를 갖는다. 제1 희생층이 더미층 위에 형성되고, 제1 희생층의 적어도 일부분이 절단부 내에 배치된다. 제2 희생층이 제1 희생층 위에 형성된다. 제2 희생층은 제1 패턴을 갖도록 패터닝된다. 제2 희생층의 제1 패턴을 사용하여, 제1 희생층이 제1 패턴을 갖도록 패터닝된다. 제2 희생층이 제거된다. 제2 희생층을 제거한 후, 제1 희생층의 제1 패턴의 치수를 변경하는 것을 포함하여, 제1 희생층 내의 제2 패턴이 형성된다. 제1 희생층의 제2 패턴을 사용하여, 더미층이 패터닝된다. 마스크 부분들이 패터닝된 더미층의 각각의 측벽들을 따라 형성된다. 마스크 부분들은 마스크를 형성하는데 사용되며, 마스크는 기판의 층을 에칭하는 동안 사용될 것이다.
다른 실시예는 자가 정렬 다중 패터닝 방법이다. 더미층이 유전체층 위에 형성되고, 더미층은 내부에 절단부를 갖는다. 유전체층은 기판 위에 있다. 제1 희생층이 더미층 위에 형성되고, 제1 희생층의 적어도 일부분이 절단부 내에 배치된다. 패터닝된 제2 희생층이 제1 희생층 위에 형성된다. 패터닝된 제2 희생층을 사용하여, 제1 희생층이 패터닝된다. 패터닝된 제2 희생층을 에칭하는 것을 포함하여, 패터닝된 제2 희생층이 제거된다. 패터닝된 제2 희생층을 에칭하는 것은 제1 희생층에 대한 패터닝된 제2 희생층의, 10보다 큰 제1 에칭 선택비를 갖고, 패터닝된 제2 희생층을 에칭하는 것은 더미층 아래에 있고 더미층과 접촉해 있는 층에 대한 패터닝된 제2 희생층의, 2보다 큰 제2 에칭 선택비를 갖는다. 패터닝된 제2 희생층을 제거한 후, 패터닝된 제1 희생층의 부분들의 각각의 횡측 치수는 감소된다. 각각의 횡측 치수를 감소시킨 후, 패터닝된 제1 희생층을 사용하여 더미층이 패터닝된다. 마스크 부분들이 패터닝된 더미층의 각각의 측벽들을 따라 형성된다. 마스크 부분들은 마스크를 형성하는데 사용되며, 마스크는 유전체층에서의 에칭 동안 사용될 것이다.
추가적인 실시예는 자가 정렬 이중 패터닝 방법이다. 마스크 스택이 유전체층 위에 형성되고, 유전체층은 반도체 기판 위에 있다. 더미층이 마스크 스택 위에 형성되고, 더미층은 내부에 절단부를 갖는다. 제1 희생층이 더미층 위에 형성되고, 제1 희생층의 절단 부분이 절단부 내에 배치된다. 패터닝된 제2 희생층이 제1 희생층 위에 형성된다. 패터닝된 제2 희생층을 사용하여, 제1 희생층이 패터닝된다. 패터닝된 제2 희생층을 에칭하는 것을 포함하여, 패터닝된 제2 희생층이 제거된다. 패터닝된 제2 희생층을 에칭하는 것은 제1 희생층에 대한 패터닝된 제2 희생층의, 10보다 큰 제1 에칭 선택비를 갖고, 패터닝된 제2 희생층을 에칭하는 것은 더미층과 접촉해 있는 마스크 스택의 층에 대한 패터닝된 제2 희생층의, 2보다 큰 제2 에칭 선택비를 갖는다. 패터닝된 제2 희생층을 제거한 후, 패터닝된 제1 희생층이 등방성 에칭된다. 패터닝된 제1 희생층을 등방성 에칭한 후, 제1 희생층의 절단 부분의 적어도 일부분은 절단부 내에 배치된 채로 남아있고, 패터닝된 제1 희생층은 절단 부분의 적어도 일부분을 포함한다. 패터닝된 제1 희생층을 등방성 에칭한 후, 패터닝된 제1 희생층을 이용하여 더미층이 패터닝된다. 마스크 부분들이 패터닝된 더미층의 각각의 측벽들을 따라 형성된다. 마스크 부분들을 사용하여, 마스크 스택으로부터 마스크가 형성되고, 마스크는 유전체층에서의 에칭 동안 사용될 것이다.
일부 실시예들은 장점들을 달성할 수 있다. 일부 예시들에서 작은 피처 크기 및/또는 작은 격리 간격의, 라인 절단 또는 불연속성을 갖는 도전성 라인들(예를 들어, 금속 라인들)이 달성될 수 있다. 또한, 예를 들어, 이전 공정과는 반대로, 도 6a 및 도 6b에서 도시된 바와 같이 공정에서 패터닝된 바닥층(34)의 치수를 변경함으로써, 포토레지스트 부분들(38a~38e)의 붕괴와 같은 패터닝된 피처들의 붕괴의 위험성이 감소되거나 제거될 수 있다. 패터닝된 피처들의 붕괴는 유전체층(22)에서 패턴 이상(예를 들어, 물결모양 라인 또는 절단된 라인)을 초래할 수 있고, 패터닝된 피처들의 붕괴의 위험성을 감소시킴으로써, 유전체층(22)에서의 패턴 이상의 발생이 감소되거나 또는 제거될 수 있다. 또한, 마스크 부분들(44)을 형성하는 공정에서 절단부(32)가 형성되었던 영역에서와 같이 의도하지 않게 층을 언더컷팅 또는 언더에칭하는 것이 본원에서 설명된 일부 에칭 공정들 및 본 발명개시의 범위 내의 다른 에칭 공정들을 이용하여 회피될 수 있다. 다양한 층들을 에칭할 때 에칭 선택비를 증가시키면 의도하지 않게 층을 언더컷팅 또는 언더에칭하는 것을 방지할 수 있다. 일부 실시예들은 이들 더 작은 기술 노드에서 더 견고한 처리를 용이하게 하기 위해 7㎚, 5㎚ 및 그 이하와 같은 더 작은 기술 노드에서 특히 유리할 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제에서, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 및 도 13b는 일부 실시예들에 따라, 예를 들어, 자가 정렬 이중 패터닝 기술을 사용하여 유전체층에 도전성 피처들을 형성하는 방법의 각 단계 동안의 중간 구조물들의 도면들이다.
도 14a와 도 14b는 일부 실시예들에 따라, 예를 들어, 자가 정렬 이중 패터닝 기술을 사용하여 유전체층에 도전성 피처들을 형성하는 방법의 흐름도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "상에", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 명세서에서 설명된 일부 실시예들은 일반적으로 반도체 기판 상의 하나 이상의 층들 및/또는 반도체 기판 자체를 패터닝하는 하나 이상의 방법에 관한 것이다. 일반적으로, 피처의 치수를 변경(예를 들어, 감소 또는 트리밍(trim))하는 단계는 아래에서 보다 상세하게 설명되는 바와 같이, 패터닝된 바닥층에 대해서 수행될 수 있다. 패터닝된 바닥층에 대한 치수 변경에 의해, 포토레지스트는 보다 더 높은 종횡비(aspect ratio)를 유지할 수 있으며, 이는 보다 더 견고한 처리를 가능하게 함에 따라 포토레지스트가 붕괴되는 것을 피할 수 있게 할 수 있다. 또한, 패터닝된 바닥층에 대한 치수 변경에 의해, 패턴 또는 다른 피처들의 이상(abnormality)을 초래할 수 있었을 에칭 공정들로부터 다양한 다른 층들이 더 잘 보호될 수 있다.
본 명세서에서 설명된 일부 실시예들은 자가 정렬 이중 패터닝(self-aligned double patterning; SADP)의 상황과 관련되어 있다. 다른 실시예들은 자가 정렬 사중 패터닝(self-aligned quadruple patterning; SAQP) 또는 다른 패터닝 기술들과 같은, 다른 상황들에서 적용될 수 있다. 종래의 리소그래피에 의해 달성될 수 있는 물리적 분해능을 극복하기 위해 다양한 다중 패터닝 기술들이 개발되었다. 예를 들어, 종래의 리소그래피의 물리적 분해능보다 더 작은 치수 및 크기를 갖는 피처들을 생성하기 위해 자가 정렬 이중 패터닝이 구현될 수 있다. 이는 칩 상에서 더 작은 디바이스 및 증가된 밀도를 가능하게 해줄 수 있다.
예시적인 방법들 및 구조물들의 일부 변형예들이 설명된다. 본 업계의 당업자는 다른 실시예들의 범위 내에서 다른 수정들이 구상가능할 수 있다는 것을 손쉽게 이해할 것이다. 방법 실시예들은 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고 본 명세서에서 설명된 단계들보다 적은 수 또는 많은 수의 단계들을 포함할 수 있다.
도 1a와 도 1b 내지 도 13a와 도 13b는 일부 실시예들에 따라, 예를 들어, 자가 정렬 이중 패터닝 기술을 사용하여 유전체층에 도전성 피처들을 형성하는 예시적인 방법의 각 단계들 동안의 중간 구조물들을 도시한다. 이들 도면들은 도면들에서 상이한 시점 기준들의 이해를 용이하게 하기 위해 x-y-z 축을 도시한다. 추가적으로, 도 14a와 도 14b는 일부 실시예들에 따라, 예를 들어, 자가 정렬 이중 패터닝 기술을 사용하여 유전체층에 도전성 피처들을 형성하는 예시적인 방법의 흐름도이다.
도 1a와 도 1b는 처리 동안의 중간 구조물을 도시한다. 도 1a는 중간 구조물의 단면도를 도시한다. 도 1b는 도 1a에서 도시된 중간 구조물의 평면도를 도시하며, 도 1a의 단면은 A-A 라인에 따라 취해진 것이다. 중간 구조물은 반도체 기판(20)을 포함한다. 반도체 기판(20)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 또는 이를 포함할 수 있고, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층을 포함한다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 이산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다중층 또는 구배 기판과 같은, 다른 기판들이 또한 이용될 수 있다. 일부 실시예들에서, 반도체 기판의 반도체 물질은 실리콘(Si); 게르마늄(Ge); 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또한, 반도체 기판(20)은 특정 크기, 형상 또는 물질로 제한되지 않는다. 반도체 기판(20)은 200㎜ 직경, 300㎜ 직경, 450㎜ 직경, 또는 다른 직경을 갖는 둥근/원형 기판일 수 있다. 반도체 기판(20)은 또한 다각형 유리 기판과 같은, 임의의 다각형, 정사각형, 직사각형, 만곡형 또는 이와 달리 비원형 워크피스일 수 있다.
유전체층(22)은 반도체 기판(20) 위에 있다. 유전체층(22)은 반도체 기판(20) 바로 위에 있을 수 있거나, 또는 유전체층(22)과 반도체 기판(20) 사이에 임의의 개수의 다른 층들이 배치될 수 있다. 예를 들어, 유전체층(22)은 층간 유전체(Inter-Layer Dielectric; ILD) 또는 금속간 유전체(Inter-Metal Dielectric; IMD)일 수 있거나 또는 이들을 포함할 수 있다. 예를 들어, 유전체층(22)은 약 2.0 또는 2.0보다 훨씬 미만의 k값과 같은, 약 4.0 미만의 k값을 갖는 로우 k 유전체일 수 있거나 또는 이를 포함할 수 있다. 일부 예시들에서, 유전체층(22)은 PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorosilicate glass), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 복합물들, 이들의 조합이거나 또는 이들을 포함할 수 있다. 유전체층(22)은 플라즈마 강화 CVD(Plasma Enhanced CVD; PECVD) 또는 유동성 CVD(Flowable CVD; FCVD)와 같은 화학적 기상 증착(Chemical Vapor Deposition; CVD); 스핀 온 코팅; 또는 다른 퇴적 기술을 이용하여 퇴적될 수 있다. 일부 예시들에서, 유전체층(22)의 최상면을 평탄화하기 위해 화학적 기계적 평탄화(Chemical Mechanical Planarization; CMP) 또는 다른 평탄화 공정이 수행될 수 있다. 유전체층(22)은 예컨대, 약 30㎚ 내지 약 70㎚의 범위의 두께를 가질 수 있다.
또한, 도시되지는 않았지만, 유전체층(22) 내부 또는 그 아래에 그리고 이에 인접하여 에칭 정지층이 배치될 수 있다. 일반적으로, 에칭 정지층은, 예컨대, 콘택트 또는 비아를 형성할 때 에칭 공정을 정지시키기 위한 메커니즘을 제공할 수 있다. 에칭 정지층은 인접 층들, 예를 들어, 유전체층(22)과는 상이한 에칭 선택비를 갖는 유전체 물질로 형성될 수 있다. 에칭 정지층은 본 명세서에서 설명된 바와 같이 도전성 피처들을 위한 리세스 및/또는 개구를 유전체층(22) 내에 형성하기 위해 사용되는 에칭 공정에 대해 상이한 에칭 선택비를 가질 수 있고, 따라서 에칭 정지부일 수 있다. 에칭 정지층은 반도체 기판(20)(및/또는 그 위에 형성된 임의의 개입 구조물들 및 층들) 상에 컨포멀하게(conformally) 퇴적될 수 있다. 에칭 정지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
반도체 기판(20) 상에 다양한 디바이스들이 있을 수 있으며, 이 디바이스들은 유전체층(22) 및/또는 다른 유전체층들을 통해 상호연결을 이루고/이루거나 상호연결될 수 있다. 예를 들어, 반도체 기판(20)은 Fin FET(FinFET), 평면형 FET, 수직형 게이트 올 어라운드 FET(vertical gate all around FET; VGAA FET), 수평형 게이트 올 어라운드 FET(horizontal gate all around FET; HGAA FET) 등과 같은 전계 효과 트랜지스터(Field Effect Transistor; FET); 다이오드; 커패시터; 인덕터; 및 다른 디바이스들을 포함할 수 있다. 디바이스들은, 예를 들어, 반도체 기판(20) 내에 전체적으로 형성되고, 반도체 기판(20)의 일부분에 형성되고, 하나 이상의 상부층의 일부분에 형성되고, 및/또는 하나 이상의 상부층 내에 전체적으로 형성될 수 있다. 본 명세서에서 설명된 패터닝은, 예를 들어, 디바이스들을 상호연결하여 집적 회로를 형성하기 위한 처리에서 사용될 수 있다. 집적 회로는 주문형 집적 회로(Application Specific Integrated Circuit; ASIC), 프로세서, 메모리, 또는 다른 회로와 같은 임의의 회로일 수 있다.
도 1a 및 도 1b에서 도시된 바와 같이, 도 14a의 동작(102)에서, 마스크 스택이 유전체층(22) 위에 형성된다. 마스크 스택은 제1 마스크 서브층(24), 제2 마스크 서브층(26), 및 제3 마스크 서브층(28)을 포함한다. 다른 예시들에서, 마스크 스택은 하나의 층 또는 임의의 개수의 상이한 층들일 수 있거나 또는 이들을 포함할 수 있다. 제1 마스크 서브층(24)은 유전체층(22) 위에 있다. 제2 마스크 서브층(26)은 제1 마스크 서브층(24) 위에 있다. 제3 마스크 서브층(28)은 제2 마스크 서브층(26) 위에 있다.
제1 마스크 서브층(24)은 무질소 반사 방지 코팅(Anti-Reflective Coating; NFARC)(예를 들어, 실리콘이 풍부한 산화물(silicon-rich oxide; SRO)) 등과 같은 반사 방지 코팅(Anti-Reflective Coating; ARC)일 수 있거나 또는 이를 포함할 수 있고, CVD, 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 다른 퇴적 기술을 이용하여 형성될 수 있다. 제1 마스크 서브층(24)은 예컨대, 약 2㎚ 내지 약 15㎚의 범위의 두께를 가질 수 있다. 제2 마스크 서브층(26)은 티타늄 질화물(TiN), 실리콘 질화물(SiN), 탄탈륨 질화물(TaN) 등 또는 이들의 조합과 같은 질화물층일 수 있거나 또는 이를 포함할 수 있으며, CVD, PVD, ALD, 또는 다른 퇴적 기술을 이용하여 형성될 수 있다. 제2 마스크 서브층(26)은 예컨대, 약 20㎚ 내지 약 50㎚의 범위의 두께를 가질 수 있다. 제3 마스크 서브층(28)은 테트라에틸오르토실리케이트(TEOS) 등 또는 이들의 조합과 같은 산화물층일 수 있거나 또는 이를 포함할 수 있으며, CVD, PVD, ALD, 또는 다른 퇴적 기술을 이용하여 형성될 수 있다. 제3 마스크 서브층(28)은 예컨대, 약 10㎚ 내지 약 50㎚의 범위의 두께를 가질 수 있다.
도 1a 및 도 1b에서 도시된 바와 같이, 도 14a의 동작(104)에서, 절단부(32)를 갖는 더미 마스크층(30)이 마스크 스택 위(예를 들어, 제3 마스크 서브층(28) 위)에 형성된다. 더미 마스크층(30)은 비정질 실리콘층 등과 같은 실리콘층 또는 이들의 조합일 수 있거나 또는 이를 포함할 수 있다. 더미 마스크층(30)은 CVD, PVD, ALD, 또는 다른 퇴적 기술을 사용하여 형성될 수 있다. 더미 마스크층(30)은 예컨대, 약 30㎚ 내지 약 70㎚의 범위의 두께를 가질 수 있다.
절단부(32)(예를 들어, 개구부)는 더미 마스크층(30)을 관통하여 형성된다. 절단부(32)는 적절한 포토리소그래피 기술 및 에칭을 이용하여 형성될 수 있다. 예를 들어, 포토레지스트는 스핀 온 코팅 등을 사용하여 더미 마스크층(30) 상에 형성될 수 있고, 적절한 포토마스크를 사용하여 포토레지스트를 광에 노광시킴으로써 패터닝될 수 있다. 그 후, 포지티브 또는 네거티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노광된 부분 또는 노광되지 않은 부분이 제거될 수 있다. 그 후, 포토레지스트의 패턴은 적절한 에칭 공정 등을 사용하여 더미 마스크층(30)으로 전사될 수 있다. 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다. 이어서, 예를 들어, 애싱 및/또는 습식 스트립 공정들에서 포토레지스트가 제거된다. 후속 도면들 및 상세한 설명으로부터 명백해질 바와 같이, 절단부(32)는, 유전체층(22)에 형성되고 절단부(32)를 횡측으로 가로지르는 일부 도전성 피처들이 각각의 y 방향으로 불연속이 될 영역에 대응한다.
후속 도면들에서는, 이들 도면들에서 도시된 피처들을 불명료하게 하는 것을 피하도록 반도체 기판(20), 유전체층(22), 및 A-A 라인이 생략될 수 있다. 그럼에도 불구하고 당업자는 반도체 기판(20) 및 유전체층(22)이 이들 도면들에서 도시된 구조물들에 존재한다는 것을 쉽게 이해할 것이며, 이들 도면들에서 A-A 라인의 참조점을 쉽게 이해할 것이다.
도 2a와 도 2b는 추가적인 처리 후의 도 1a와 도 1b의 중간 구조물을 도시한다. 도 2a와 도 2b는 도 1a와 도 1b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 2a와 도 2b 및 도 14a의 동작(106)에서, 바닥층(34)(예를 들어, 희생층)이 더미 마스크층(30) 위에 그리고 절단부(32) 내에 형성된다. 바닥층(34)은 탄소 함유 물질과 같은 하드 마스크 물질일 수 있거나 또는 이를 포함할 수 있으며, 스핀 온 코팅, CVD, PVD, ALD, 또는 다른 퇴적 기술을 이용하여 형성될 수 있다. 예시에서, 바닥층(34)은 스핀 온 코팅에 의해 형성된 산화물과 같은 폴리머 물질이다. 일부 예시들에서, 바닥층(34)은 CMP 또는 다른 평탄화 공정 등에 의해, 퇴적된 후에 평탄화될 수 있다. 바닥층(34)은 예컨대, 약 20㎚ 내지 약 150㎚의 범위의 (절단부(32)의 바깥 영역에서의) 두께를 가질 수 있다.
또한, 도 2a와 도 2b, 및 도 14a의 동작(108)에서, 중간층(36)(예를 들어, 희생층)이 바닥층(34) 위에 형성된다. 중간층(36)은 실리콘 옥시카바이드(SiOC)와 같은 탄소 함유 물질과 같은 다른 마스크 물질일 수 있거나 또는 이를 포함할 수 있고, CVD, PVD, ALD, 또는 다른 퇴적 기술을 이용하여 형성될 수 있다. 예시에서, 중간층(36)은 SiOC이다. 중간층(36)은 예컨대, 약 10㎚ 내지 약 40㎚의 범위의 두께를 가질 수 있다.
또한, 도 2a와 도 2b, 및 도 14a의 동작(110)에서, 포토레지스트(38)가 스핀 온 코팅 등을 사용하여 중간층(36) 위에 형성되고, 적절한 포토마스크를 사용하여 포토레지스트(38)를 광에 노광시킴으로써 패터닝된다. 그 후, 포지티브 또는 네거티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노광된 부분 또는 노광되지 않은 부분이 제거될 수 있다. 패터닝된 라인 포토레지스트 부분들(38a~38e)은 중간층(36) 위에 남아있다. 포토레지스트(38)의 부분들이 제거된 영역은 중간층(36)의 대응하는 부분들을 노출시키는 라인 영역들(40a~40d)을 형성한다. 라인 영역들(40a~40d)은, 예를 들어, 약 10㎚ 내지 약 80㎚의 범위 내에 있는 간격(예를 들어, 이웃한 패터닝된 라인 포토레지스트 부분들(38a~38e) 사이의 y 방향으로의 치수)을 각각 가질 수 있다. 패터닝된 라인 포토레지스트 부분들(38a~38e)은 하나 이상의 후속 에칭 공정들 동안 패터닝된 라인 포토레지스트 부분들(38a~38e)의 붕괴를 완화시키기에 충분한 종횡비를 각각 가질 수 있다. 패터닝된 라인 포토레지스트 부분들(38a~38e) 각각은 패터닝된 라인 포토레지스트 부분(38b)에 대해 예시된 바와 같이, 높이(H) 및 폭(W)을 가질 수 있고, 약 0.1 내지 약 5의 범위 내와 같이, 약 5.5 이하의 종횡비(예를 들어, 높이(H) 대 폭(W))를 더 가질 수 있다.
도 3a와 도 3b는 추가적인 처리 후의 도 2a와 도 2b의 중간 구조물을 도시한다. 도 3a와 도 3b는 도 2a와 도 2b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 3a와 도 3b, 및 도 14a의 동작(112)에서, 패터닝된 라인 포토레지스트 부분들(38a~38e)의 패턴을 아래에 있는 중간층(36)으로 전사시키기 위해 에칭 공정이 수행된다. 중간층(36)의 부분들이 제거된 영역은 마찬가지로 바닥층(34)의 대응하는 부분들을 노출시키는 라인 영역들(40a~40d)을 갖는다. 에칭 공정은 RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적절한 에칭 공정일 수 있다. 이 에칭 공정 동안, 패터닝된 라인 포토레지스트 부분들(38a~38e)은 약 0.1 내지 약 5의 범위 내와 같이, 약 5.5 이하의 종횡비와 같은, 붕괴를 완화시키기에 충분히 작은 종횡비를 각각 가질 수 있다. 이어서, 예를 들어, 애싱 및/또는 습식 스트립 공정들에서 포토레지스트(38)(예컨대, 포토레지스트 부분들(38a~38e))가 제거될 수 있다.
도 4a와 도 4b는 추가적인 처리 후의 도 3a와 도 3b의 중간 구조물을 도시한다. 도 4a와 도 4b는 도 3a와 도 3b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 4a와 도 4b, 및 도 14a의 동작(114)에서, 패터닝된 중간층(36)의 패턴을 아래에 있는 바닥층(34)으로 전사시키기 위해 에칭 공정이 수행된다. 중간층(36)의 부분들이 제거된 영역은 마찬가지로 더미 마스크층(30)의 대응하는 부분들 및/또는 절단부(32) 내에 배치된 바닥층(34)의 부분을 노출시키는 라인 영역들(40a~40d)을 갖는다. 에칭 공정은 RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적절한 에칭 공정일 수 있다. 절단부(32) 내에 배치된 바닥층(34)의 부분이 더미 마스크층(30)의 최상면 아래 깊이까지 에칭될 수 있지만, 더미 마스크층(30)의 부분들이 노출되는 동안, 절단부(32) 내에 배치된 바닥층(34)의 부분이 남도록, 에칭 공정은 제어(예를 들어, 타이밍화)될 수 있다.
도 5a와 도 5b는 추가적인 처리 후의 도 4a와 도 4b의 중간 구조물을 도시한다. 도 5a와 도 5b는 도 4a와 도 4b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 5a와 도 5b, 및 도 14a의 동작(116)에서, 패터닝된 중간층(36)을 제거하기 위해 에칭 공정이 수행된다. 에칭 공정은 패터닝된 중간층의 물질을 에칭하도록 선택적인 임의의 적절한 에칭 공정일 수 있다. 예를 들어, 에칭 공정은 RIE 등, 또는 이들의 조합과 같은 플라즈마 기반 에칭일 수 있다. 일부 예시들에서, 에칭 공정은 패터닝된 바닥층(34) 및 절단부(32) 내에 배치된 바닥층(34)의 부분을 많이 에칭하지 않는다. 일부 예시들에서, 바닥층(34)에 대한 중간층(36)의 에칭 공정의 선택비의 비율은 1보다 크거나, 약 10보다 크거나, (무한대와 같이) 약 50보다 크거나, 또는 다른 선택비일 수 있다. 일부 예시들에서, 제3 마스크 서브층(28)에 대한 중간층(36)의 에칭 공정의 선택비의 비율은 2보다 크거나, 4보다 크거나, 10보다 크거나, 100보다 크거나, 또는 다른 선택비일 수 있다.
예시에서, 중간층(36)은 SiOC이고; 바닥층(34)은 폴리머 산화물이고; 더미 마스크층(30)은 비정질 실리콘이며; 제3 마스크 서브층(28)은 TEOS이다. 이 예시에서, 패터닝된 중간층(36)을 제거하기 위해 플라즈마 에칭이 사용될 수 있다. 플라즈마 에칭은 질소(N2) 가스, 아르곤(Ar) 가스, 수소(H2) 가스, 사불화 탄소(CF4) 가스, 및 플루오로폼(CHF3) 가스의 조합을 포함할 수 있다. 예를 들어, 조합 내의 가스들의 유량의 비는 (20sccm(standard cubic centimeter per minute) 내지 100sccm):(10sccm 내지 100sccm):(70sccm 내지 200sccm):(30sccm 내지 150sccm):(5sccm 내지 80sccm)(N2:Ar:H2:CF4:CHF3)의 범위 내일 수 있다. 일부 실시예들에서, N2:Ar:H2:(CF4+CHF3)의 유량의 비는 약 1:1:2:3이다. 이 플라즈마 에칭을 사용하는 이 실시예에서, 중간층(36)의 에칭율은 약 26Å/초(Å/s)일 수 있고; 바닥층(34)의 에칭율은 약 -1.127Å/s일 수 있으며; 제3 마스크 서브층(28)의 에칭율은 약 12.573Å/s일 수 있다. 따라서, 이 예시에서, 바닥층(34)에 대한 중간층(36)의 에칭 선택비는 무한대와 같이 높을 수 있고, 제3 마스크 서브층(28)에 대한 중간층(36)의 에칭 선택비는 약 2.07와 같이 높을 수 있다. 따라서, 이 예시에서, 바닥층(34)의 부분이 제거되고 및/또는 절단부(32)에서 약간의 손실을 경험한다면, 플라즈마 에칭 동안 중간층(36)과 제3 마스크 서브층(28) 간의 에칭 선택비는 다른 에칭 공정들에 비해 더 높을 수 있기 때문에, 제3 마스크 서브층(28)은 많이 에칭되지 않을 수 있다.
도 6a와 도 6b는 추가적인 처리 후의 도 5a와 도 5b의 중간 구조물을 도시한다. 도 6a와 도 6b는 도 5a와 도 5b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 6a와 도 6b, 및 도 14a의 동작(118)에서, 중간 구조물의 피처들의 치수가 변경된다. 예를 들어, 플라스마 에칭일 수 있는 등방성 에칭이 수행될 수 있는데, 이 등방성 에칭은 패터닝된 바닥층(34)의 물질에 대해 선택적이고, 패터닝된 바닥층(34)의 수평면과 수직면을 실질적으로 동일한 비율로 에칭한다. 따라서, 예시된 예시에서, 바닥층(34)의 패터닝된 부분들의 (예를 들어, x방향으로의) 각각의 횡측 치수는 제1 치수(D1)의 2배만큼 감소(예를 들어, 트리밍)될 수 있다. 이에 대응하여, 바닥층(34)의 패터닝된 부분들의 횡측 치수가 감소되면, 라인 영역들(40a~40d)의 각각의 횡측 치수는 제1 치수(D1)의 2배만큼 증가되어 제2 치수(D2)를 갖는 수정된 라인 영역들(40a'~40d')이 획득된다. 제2 치수(D2)는 바닥층(34)의 이웃하는 패터닝된 부분들의 대향 측벽들 사이의 간격이다. 일부 예시들에서, 제1 치수(D1)는 약 0.5㎚ 내지 약 3㎚의 범위일 수 있고, 일부 예시들에서, 제2 치수(D2)는 약 1㎚ 내지 약 6㎚의 범위일 수 있다.
추가적으로, 절단부(32) 내에 배치된 바닥층(34)의 부분은 제1 치수(D1)만큼 수직으로 에칭될 수 있다. 절단부(32) 내에 배치된 바닥층(34)의 부분의 윗면은 더미 마스크층(30)의 최상면에 대해 단차(D3)를 가질 수 있으며, 이 단차(D3)는 제1 치수(D1)와 같거나 또는 이보다 크다. 예를 들어, 절단부(32) 내에 배치된 바닥층(34)의 부분이 도 4a와 도 4b 및/또는 5a와 도 5b의 에칭 공정들 동안 약간의 손실을 경험하면, 단차(D3)는 제1 치수(D1)보다 클 수 있다. 바닥층(34)이 폴리머 산화물인 예시에서, 플라즈마 에칭 공정이 등방성 에칭을 위해 사용될 수 있고, 플라즈마 에칭은 2:1:1:1(O2:N2:Cl2:HBr)의 비율의 산소(O2) 가스, 질소(N2) 가스, 염소(Cl2) 가스, 브롬화 수소(HBr) 가스의 조합을 포함할 수 있다. 상이한 에칭 화학물질들을 갖는 다른 에칭 공정이 사용될 수 있다.
도 7a와 도 7b는 추가적인 처리 후의 도 6a와 도 6b의 중간 구조물을 도시한다. 도 7a와 도 7b는 도 6a와 도 6b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 7a와 도 7b, 및 도 14b의 동작(120)에서, 더미 마스크 라인들(30a~30e)(후속 도면들 참조)을 형성하기 위해, 패터닝된 바닥층(34)의 패턴을 아래에 있는 더미 마스크층(30)으로 전사시키기 위해 에칭 공정이 수행된다. 더미 마스크층(30)의 부분들이 제거된 영역은 마찬가지로, 절단부(32) 내에 배치되었던 바닥층(34)의 부분의 수용과 함께, 마스크 스택의 대응하는 부분들(예컨대, 제3 마스크 서브층(28)) 및/또는 절단부(32) 내에 배치되었던 바닥층(34)의 부분을 노출시키는 수정된 라인 영역들(40a'~40d')을 갖는다. 에칭 공정은 RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적절한 에칭 공정일 수 있다.
도 8a와 도 8b는 추가적인 처리 후의 도 7a와 도 7b의 중간 구조물을 도시한다. 도 8a와 도 8b는 도 7a와 도 7b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 8a와 도 8b, 및 도 14b의 동작(122)에서, 바닥층(34)의 물질에 대해 선택적인 애싱 및/또는 에칭 공정이 수행되어 바닥층(34)의 남아있는 부분들이 제거된다. 애싱 및/또는 에칭 공정은 플라즈마 기반 공정일 수 있다.
더미 마스크 라인들(30a~30e)(예컨대, 맨드렐)이 마스크 스택 위에 잔존해 있다. 예시된 바와 같이, 더미 마스크 라인들(30a~30e)은 y방향을 따라 종방향으로 연장한다. 절단부(32)가 더미 마스크층(30)을 관통하는 결과로서, 하나 이상의 더미 마스크 라인들은 종방향으로 불연속적일 수 있다. 예를 들어, 제2 더미 마스크 라인의 제1 섹션(30b1) 및 제2 더미 마스크 라인의 제2 섹션(30b2)은 A-A 라인에 의해 도시되고 도 8a에서 도시된 단면을 통해 연장하지 않는다. 따라서, 제2 더미 마스크 라인(30b)은 불연속이다. 마찬가지로, 예를 들어, 제3 더미 마스크 라인의 제1 섹션(30c1) 및 제3 더미 마스크 라인의 제2 섹션(30c2)은 A-A 라인에 의해 도시되고 도 8a에서 도시된 단면을 통해 연장하지 않는다. 따라서, 제3 더미 마스크 라인(30c)은 불연속이다. 제2 및 제3 더미 마스크 라인들의 제1 섹션들(30b1, 30c1)은 이러한 불연속성을 설명하기 위해 도 8a의 단면에서 점선으로 도시되어 있다.
도 9a와 도 9b는 추가적인 처리 후의 도 8a와 도 8b의 중간 구조물을 도시한다. 도 9a와 도 9b는 도 8a와 도 8b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 9a와 도 9b 및 도 14b의 동작(124)에서, 스페이서층(42)이 더미 마스크 라인들(30a~30e) 상과 마스크 스택 위에 형성된다. 스페이서층(42)은 더미 마스크 라인들(30a~30e) 상에 컨포멀하게 형성된다. 스페이서층(42)은, 예를 들어, 티타늄 산화물, 실리콘 질화물과 같은 질화물, 또는 다른 허용가능한 물질일 수 있고, CVD, ALD, 또는 다른 퇴적 기술을 이용하여 형성될 수 있다. 스페이서층(42)은 예컨대, 약 5㎚ 내지 약 30㎚의 범위의 두께를 가질 수 있다.
전술한 바와 같이, 도시된 예시에서, 더미 마스크층(30)을 관통하는 절단부(32)는 제2 더미 마스크 라인(30b)과 제3 더미 마스크 라인(30c)을 불연속이게 한다. 또한, 절단부(32)는 xz 평면에서 제2 및 제3 더미 마스크 라인들의 제1 및 제2 섹션들(30b1, 30b2, 30c1, 30c2)의 각각의 측벽을 형성한다. 제2 더미 마스크 라인의 제1 및 제2 섹션들(30b1, 30b2)의 각각의 xz 평면에서의 측벽들 간의 거리가, 예를 들어, 스페이서층(42)의 두께의 2배 이하이면, xz 평면에서의 측벽들 상의 스페이서층(42)의 형성으로 인해 스페이서층(42)은 제2 더미 마스크 라인의 제1 및 제2 섹션들(30b1, 30b2) 사이에서 합체될 수 있으며, 이는 도 9a의 합체 영역(42b)에 의해 도시된다. 마찬가지로, 제3 더미 마스크 라인의 제1 및 제2 섹션들(30c1, 30c2)의 xz 평면에서의 측벽들 간의 거리가, 예를 들어, 스페이서층(42)의 두께의 2배 이하이면, 스페이서층(42)은 제3 더미 마스크 라인의 제1 및 제2 섹션들(30c1, 30c2) 사이에서 합체될 수 있으며, 이는 도 9a의 합체 영역(42c)에 의해 도시된다.
도 10a와 도 10b는 추가적인 처리 후의 도 9a와 도 9b의 중간 구조물을 도시한다. 도 10a와 도 10b는 도 9a와 도 9b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 10a와 도 10b, 및 도 14b의 동작(126)에서, 이방성 에칭이 수행되며, 이는 마스크 부분(44)을 형성하도록 스페이서층(42)의 횡측 부분들을 실질적으로 제거할 수 있다. 마스크 부분(44)은 이방성 에칭 후에 더미 마스크 라인들(30a~30e)의 측벽들(예를 들어, xz 평면 및 yz 평면) 상에 잔존한다. 또한, 더미 마스크 라인들(30a~30e)의 최상면들은 이방성 에칭에 의해 노출되고, 더미 마스크 라인에 의해 덮히지 않은 마스크 부분들(44) 사이의 마스크 스택의 부분들(예를 들어, 제3 마스크 서브층(28))이 또한 노출된다. 이방성 에칭은 RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적절한 에칭일 수 있다.
도 11a와 도 11b는 추가적인 처리 후의 도 10a와 도 10b의 중간 구조물을 도시한다. 도 11a와 도 11b는 도 10a와 도 10b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 11a와 도 11b 및 도 14b의 동작(128)에서, 더미 마스크 라인들(30a~30e)이 제거된다. 더미 마스크 라인들(30a~30e)은 습식 에칭 또는 플라즈마 기반 에칭과 같은, 더미 마스크 라인들(30a~30e)의 물질에 대해 선택적인 임의의 적절한 에칭 공정에 의해 제거될 수 있다.
도 12a와 도 12b는 추가적인 처리 후의 도 11a와 도 11b의 중간 구조물을 도시한다. 도 12a와 도 12b는 도 11a와 도 11b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 12a와 도 12b, 및 도 14b의 동작(130)에서, 마스크 부분들(44)의 패턴이 마스크 스택(예를 들어, 제3 마스크 서브층(28), 제2 마스크 서브층(26), 및 제1 마스크 서브층(24)) 및 유전체층(22)에 전사되어 유전체층(22)에서 리세스 및/또는 개구가 형성된다. 유전체층(22)에서 리세스 및/또는 개구를 형성하기 위해 하나 이상의 에칭 공정이 사용될 수 있다. 예를 들어, 마스크 스택의 마스크 서브층들(28, 26, 24)과 유전체층(22) 간의 상이한 에칭 선택비로 인해, 마스크 부분들(44)의 패턴을 상이한 층 또는 서브층으로 전사시키기 위해 상이한 에칭 화학물질이 이용될 수 있다. 일부 경우들에서, 유전체층(22)을 에칭하기 위한 에칭 공정은, 예를 들어 전술한 바와 같이, 에칭 공정이 유전체층(22) 아래에서 유전체층(22)에 인접해 있는 에칭 정지층에 도달할 때까지 유전체층(22)을 계속 에칭할 수 있다. 도 12a 및 도 12b에서는 마스크 부분들(44)이 마스크 스택 위에 남아있는 것으로서 도시되어 있지만, 마스크 부분들(44)의 패턴을 유전체층(22)으로 전사시키는데 사용되는 다양한 에칭 공정들은 적어도 부분적으로 마스크 부분들(44) 및/또는 마스크 스택의 부분들을 소모시킬 수 있다.
도 13a와 도 13b는 추가적인 처리 후의 도 12a와 도 12b의 중간 구조물을 도시한다. 도 13a와 도 13b는 도 12a와 도 12b에서와 같이, 각각 단면도와 평면도를 도시한다. 도 13a와 도 13b, 및 도 14b의 동작(132)에서, 도전성 피처(50)가 유전체층(22) 내에 형성된다. 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 배리어층이 유전체층(22) 내의 리세스 및/또는 개구 내에(예를 들어, 측벽 및 바닥면을 따라) 컨포멀하게 퇴적될 수 있고, 구리, 텅스텐, 알루미늄, 금, 은, 또는 이들의 합금 등, 또는 이들의 조합과 같은 금속과 같은 도전성 물질이 배리어층 상에 퇴적될 수 있다. 배리어층은 ALD, CVD 등, 또는 이들의 조합과 같은 임의의 적절한 퇴적 기술에 의해 퇴적될 수 있으며, 도전성 물질은 또한 PVD, CVD, ALD 등, 또는 이들의 조합과 같은 적절한 퇴적 기술에 의해 퇴적될 수 있다. 배리어층 및 도전성 물질의 최상면들을 유전체층(22)의 최상면과 동일 평면이 되도록 평탄화시키기 위해 CMP 등을 사용하는 것에 의해, 임의의 과잉 배리어층 및/또는 도전성 물질이 제거될 수 있다. 배리어층 및/또는 도전성 물질이 퇴적될 때 마스크 부분들(44) 및 마스크 스택 중 어느 하나가 남아있으면, CMP는 또한 마스크 부분들(44) 및 마스크 스택을 제거할 수 있다. CMP 후, 도전성 피처(50)는 남아있고, 도전성 피처는 도전성 라인(예를 들어, 금속 라인), 도전성 비아, 및/또는 도전성 콘택트일 수 있거나, 또는 이를 포함할 수 있다. 도 13a에서는 명확하게 도시되지 않았지만, 반도체 기판(20)은 유전체층(22) 아래에 있다.
하나 이상의 추가적인 유전체층이 유전체층(22) 위에 형성될 수 있다. 하나 이상의 추가적인 유전체층 각각의 내부에는 다양한 도전성 피처가 형성될 수 있으며, 도전성 피처는 또한 집적 회로를 형성하기 위해 반도체 기판(20) 상에 형성된 디바이스들을 상호연결할 수 있다. 이들 도전성 피처는 유전체층(22)을 패터닝하기 위해 상술한 패터닝을 사용하거나 또는 다른 패터닝 기술을 사용하여 형성될 수 있다. 본 명세서에서 설명된 패터닝 및/또는 다양한 실시예들의 범위 내의 패터닝이 집적 회로 내의 임의의 층간 유전체(ILD)층 및 금속간 유연체(IMD)층에 적용될 수 있다. 추가적으로, 일부 실시예들은 자가 정렬 사중 패터닝(SAQP)과 같은 임의의 적절한 다중 패터닝의 환경에서 구현될 수 있다.
본 명세서에서 설명된 일부 실시예들은 유전체층(22) 내에 도전성 피처(50)를 형성하는 상황과 관련있지만, 본 명세서에서 설명된 양태를 구현하는 일부 실시예들은 반도체 기판(20) 내에 구조물들을 형성하는데 사용될 수 있다. 예시적인 구조물들은 핀 또는 격리 영역 정의를 포함할 수 있다. 이들 구조물들은 반도체 기판(20) 상에 디바이스들을 형성하는데 사용될 수 있다. 예를 들어, 마스크 스택(예컨대, 제1 마스크 서브층(24), 제2 마스크 서브층(26), 및 제3 마스크 서브층(28))이 반도체 기판(20) 바로 위에 형성될 수 있거나 또는 이들 사이에 다른 층들이 배치되도록 형성될 수 있다. 마스크 스택은 본 명세서에서 설명된 바와 같이 패터닝될 수 있고, 마스크 스택은, 예를 들어, 핀들을 갖는 반도체 기판(20)을 패터닝하는데 사용될 수 있다. 핀은 일부 예시들에서 반도체 기판(20) 상에 형성된 일부 디바이스들을 위한 FinFET의 활성 영역들 내에 포함될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 다중 패터닝 방법에 있어서,
기판 위에 더미층 - 상기 더미층은 내부에 절단부를 가짐 - 을 형성하는 단계;
상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
상기 제1 희생층 위에 제2 희생층을 형성하는 단계;
상기 제2 희생층을 제1 패턴을 갖도록 패터닝하는 단계;
상기 제2 희생층의 상기 제1 패턴을 사용하여, 상기 제1 희생층을 상기 제1 패턴을 갖도록 패터닝하는 단계;
상기 제2 희생층을 제거하는 단계;
상기 제2 희생층을 제거한 후, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것을 포함하여, 상기 제1 희생층 내에 제2 패턴을 형성하는 단계;
상기 제1 희생층의 상기 제2 패턴을 이용하여, 상기 더미층을 패터닝하는 단계;
상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
상기 마스크 부분들을 사용하여 마스크를 형성하는 단계
를 포함하며, 상기 마스크는 상기 기판의 층을 에칭하는 동안 사용되는 것인 다중 패터닝 방법.
실시예 2. 실시예 1에 있어서,
상기 기판의 층 위에 적어도 하나의 마스크층을 형성하는 단계 - 상기 더미층은 상기 적어도 하나의 마스크층 위에 형성됨 -;
상기 마스크 부분들을 사용하여 상기 적어도 하나의 마스크층으로부터 상기 마스크를 형성하는 단계; 및
상기 마스크를 사용하여 상기 기판의 층을 에칭하는 단계
를 더 포함하는 다중 패터닝 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것은, 상기 제1 희생층의 이웃하는 부분들 간의 횡측 간격(lateral spacing)을 증가시키고 상기 제1 희생층의 적어도 하나의 부분의 횡측 치수를 감소시키는 것을 포함한 것인 다중 패터닝 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것은 등방성 에칭을 수행하는 것을 포함한 것인 다중 패터닝 방법.
실시예 5. 실시예 1에 있어서, 상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계는,
상기 패터닝된 더미층을 따라 스페이서층을 컨포멀하게(conformally) 퇴적하는 단계; 및
상기 스페이서층을 이방성 에칭하는 단계를 포함한 것인 다중 패터닝 방법.
실시예 6. 실시예 1에 있어서, 상기 제2 희생층을 제거하는 단계는 상기 제2 희생층을 에칭하는 단계를 포함하며, 상기 에칭하는 단계는 상기 제1 희생층에 대한 상기 제2 희생층의, 10보다 큰 에칭 선택비를 갖는 것인 다중 패터닝 방법.
실시예 7. 실시예 1에 있어서, 상기 제2 희생층을 제거하는 단계는 상기 제2 희생층을 에칭하는 단계를 포함하며, 상기 에칭하는 단계는 상기 더미층 아래에 있고 상기 더미층과 접촉해 있는 층에 대한 상기 제2 희생층의, 2보다 큰 에칭 선택비를 갖는 것인 다중 패터닝 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 희생층은 산화물 물질의 층이고, 상기 산화물 물질은 폴리머이고;
상기 제2 희생층은 SiOC의 층이고;
상기 더미층 아래에 있고 상기 더미층과 접촉해 있는 층은 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS)의 층이며;
상기 제2 희생층을 제거하는 단계는, (20sccm(standard cubic centimeter per minute) 내지 100sccm):(10sccm 내지 100sccm):(70sccm 내지 200sccm):(30sccm 내지 150sccm):(5sccm 내지 80sccm)(N2:Ar:H2:CF4:CHF3)의 범위 내의 유량비로 N2 가스, Ar 가스, H2 가스, CF4 가스, 및 CHF3 가스의 조합을 사용하여 상기 제2 희생층을 에칭하는 단계를 포함한 것인 다중 패터닝 방법.
실시예 9. 실시예 1에 있어서,
상기 마스크를 사용하여 적어도 리세스들을 형성하도록 상기 기판의 층을 에칭하는 단계; 및
상기 적어도 리세스들 내에 각각의 도전성 라인들을 형성하는 단계를 더 포함하고, 상기 도전성 라인들 중 적어도 하나는 상기 더미층 내의 상기 절단부에 대응하는 영역을 가로지르며, 상기 도전성 라인들 중 적어도 하나는 상기 영역에서 불연속적인 것인 다중 패터닝 방법.
실시예 10. 자가 정렬 다중 패터닝 방법에 있어서,
유전체층 위에 더미층 - 상기 더미층은 내부에 절단부를 갖고, 상기 유전체층은 기판 위에 있음 - 을 형성하는 단계;
상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
상기 제1 희생층 위에 패터닝된 제2 희생층을 형성하는 단계;
상기 패터닝된 제2 희생층을 사용하여, 상기 제1 희생층을 패터닝하는 단계;
상기 패터닝된 제2 희생층을 에칭하는 것을 포함하여, 상기 패터닝된 제2 희생층을 제거하는 단계 - 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 제1 희생층에 대한 상기 패터닝된 제2 희생층의, 10보다 큰 제1 에칭 선택비를 갖고, 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 더미층 아래에 있고 상기 더미층과 접촉해 있는 층에 대한 상기 패터닝된 제2 희생층의, 2보다 큰 제2 에칭 선택비를 가짐 -;
상기 패터닝된 제2 희생층을 제거한 후, 상기 패터닝된 제1 희생층의 부분들의 각각의 횡측 치수를 감소시키는 단계;
상기 각각의 횡측 치수를 감소시킨 후, 상기 패터닝된 제1 희생층을 사용하여 상기 더미층을 패터닝하는 단계;
상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
상기 마스크 부분들을 사용하여 마스크를 형성하는 단계
를 포함하며, 상기 마스크는 상기 유전체층에서의 에칭 동안 사용되는 것인 자가 정렬 다중 패터닝 방법.
실시예 11. 실시예 10에 있어서,
상기 유전체층 위에 마스크 스택을 형성하는 단계 - 상기 더미층은 상기 마스크 스택 위에 형성됨 -;
상기 마스크 부분들을 사용하여 상기 마스크 스택으로부터 상기 마스크를 형성하는 단계; 및
상기 마스크를 사용하여 상기 유전체층을 에칭하는 단계를 더 포함하는 자가 정렬 다중 패터닝 방법.
실시예 12. 실시예 10에 있어서, 상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계는,
상기 패터닝된 더미층을 따라 스페이서층을 컨포멀하게 퇴적하는 단계; 및
상기 스페이서층을 이방성 에칭하는 단계를 포함한 것인 자가 정렬 다중 패터닝 방법.
실시예 13. 실시예 10에 있어서,
상기 제1 희생층은 산화물 물질의 층이고, 상기 산화물 물질은 폴리머이고;
상기 패터닝된 제2 희생층은 SiOC의 층이고;
상기 더미층 아래에 있고 상기 더미층과 접촉해 있는 층은 테트라에틸오르토실리케이트(TEOS)의 층이며;
상기 패터닝된 제2 희생층을 에칭하는 것은, (20sccm(standard cubic centimeter per minute) 내지 100sccm):(10sccm 내지 100sccm):(70sccm 내지 200sccm):(30sccm 내지 150sccm):(5sccm 내지 80sccm)(N2:Ar:H2:CF4:CHF3)의 범위 내의 유량비로 N2 가스, Ar 가스, H2 가스, CF4 가스, 및 CHF3 가스의 조합을 사용하는 것인 자가 정렬 다중 패터닝 방법.
실시예 14. 실시예 10에 있어서,
상기 마스크를 사용하여 적어도 리세스들을 형성하도록 상기 유전체층을 에칭하는 단계; 및
상기 적어도 리세스들 내에 각각의 도전성 라인들을 형성하는 단계를 더 포함하고, 상기 도전성 라인들 중 적어도 하나는 상기 더미층 내의 상기 절단부에 대응하는 영역을 가로지르며, 상기 도전성 라인들 중 적어도 하나는 상기 영역에서 불연속적인 것인 자가 정렬 다중 패터닝 방법.
실시예 15. 실시예 10에 있어서, 상기 패터닝된 제1 희생층의 부분들의 각각의 횡측 치수를 감소시키는 단계는 상기 패터닝된 제1 희생층을 등방성 에칭하는 단계를 포함한 것인 자가 정렬 다중 패터닝 방법.
실시예 16. 자가 정렬 이중 패터닝 방법에 있어서,
유전체층 - 상기 유전체층은 반도체 기판 위에 있음 - 위에 마스크 스택을 형성하는 단계;
상기 마스크 스택 위에 더미층 - 상기 더미층은 내부에 절단부를 가짐 - 을 형성하는 단계;
상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 절단 부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
상기 제1 희생층 위에 패터닝된 제2 희생층을 형성하는 단계;
상기 패터닝된 제2 희생층을 사용하여, 상기 제1 희생층을 패터닝하는 단계;
상기 패터닝된 제2 희생층을 에칭하는 것을 포함하여, 상기 패터닝된 제2 희생층을 제거하는 단계 - 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 제1 희생층에 대한 상기 패터닝된 제2 희생층의, 10보다 큰 제1 에칭 선택비를 갖고, 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 더미층과 접촉해 있는 상기 마스크 스택의 층에 대한 상기 패터닝된 제2 희생층의, 2보다 큰 제2 에칭 선택비를 가짐 -;
상기 패터닝된 제2 희생층을 제거한 후, 상기 패터닝된 제1 희생층을 등방성 에칭하는 단계 - 상기 패터닝된 제1 희생층을 등방성 에칭한 후, 상기 제1 희생층의 상기 절단 부분의 적어도 일부분은 상기 절단부 내에 배치된 채로 남아있고, 상기 패터닝된 제1 희생층은 상기 절단 부분의 적어도 일부분을 포함함 -;
상기 패터닝된 제1 희생층을 등방성 에칭한 후, 상기 패터닝된 제1 희생층을 이용하여 상기 더미층을 패터닝하는 단계;
상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
상기 마스크 부분들을 사용하여, 상기 마스크 스택으로부터 마스크를 형성하는 단계
를 포함하며, 상기 마스크는 상기 유전체층에서의 에칭 동안 사용되는 것인 자가 정렬 이중 패터닝 방법.
실시예 17. 실시예 16에 있어서, 상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계는,
상기 패터닝된 더미층을 따라 스페이서층을 컨포멀하게 퇴적하는 단계; 및
상기 스페이서층을 이방성 에칭하는 단계를 포함한 것인 자가 정렬 이중 패터닝 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 희생층은 산화물 물질의 층이고, 상기 산화물 물질은 폴리머이고;
상기 패터닝된 제2 희생층은 SiOC의 층이고;
상기 더미층과 접촉해 있는 상기 마스크 스택의 층은 테트라에틸오르토실리케이트(TEOS)의 층이며;
상기 패터닝된 제2 희생층을 에칭하는 것은, (20sccm(standard cubic centimeter per minute) 내지 100sccm):(10sccm 내지 100sccm):(70sccm 내지 200sccm):(30sccm 내지 150sccm):(5sccm 내지 80sccm)(N2:Ar:H2:CF4:CHF3)의 범위 내의 유량비로 N2 가스, Ar 가스, H2 가스, CF4 가스, 및 CHF3 가스의 조합을 사용하는 것인 자가 정렬 이중 패터닝 방법.
실시예 19. 실시예 16에 있어서,
상기 더미층과 접촉해 있는 상기 마스크 스택의 층은 테트라에틸오르토실리케이트(TEOS)의 층이며;
상기 TEOS의 층은 상기 마스크를 형성하기 전에 에칭되지 않는 것인 자가 정렬 이중 패터닝 방법.
실시예 20. 실시예 16에 있어서, 상기 패터닝된 제2 희생층은 상기 패터닝된 제2 희생층의 개별 라인 부분들을 포함한 것인 자가 정렬 이중 패터닝 방법.

Claims (10)

  1. 다중 패터닝 방법에 있어서,
    기판 위에 더미층 - 상기 더미층은 내부에 절단부를 가짐 - 을 형성하는 단계;
    상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
    상기 제1 희생층 위에 제2 희생층을 형성하는 단계;
    상기 제2 희생층을 제1 패턴을 갖도록 패터닝하는 단계;
    상기 제2 희생층의 상기 제1 패턴을 사용하여, 상기 제1 희생층을 상기 제1 패턴을 갖도록 패터닝하는 단계;
    상기 제2 희생층을 제거하는 단계;
    상기 제2 희생층을 제거한 후, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것을 포함하여, 상기 제1 희생층 내에 제2 패턴을 형성하는 단계로서, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것은 상기 제1 희생층의 상기 제1 패턴을 등방성으로 에칭하는 것을 포함하고, 상기 제1 희생층의 상기 제1 패턴을 등방성으로 에칭한 후, 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치된 채로 남아있고, 상기 제2 패턴은 상기 절단부 내에 상기 제1 희생층의 적어도 일부분을 포함하는 것인, 상기 제2 패턴 형성 단계;
    상기 제1 희생층의 상기 제2 패턴을 이용하여, 상기 더미층을 패터닝하는 단계;
    상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
    상기 마스크 부분들을 사용하여 마스크를 형성하는 단계
    를 포함하며, 상기 마스크는 상기 기판의 층을 에칭하는 동안 사용되는 것인 다중 패터닝 방법.
  2. 제1항에 있어서,
    상기 기판의 층 위에 적어도 하나의 마스크층을 형성하는 단계 - 상기 더미층은 상기 적어도 하나의 마스크층 위에 형성됨 -;
    상기 마스크 부분들을 사용하여 상기 적어도 하나의 마스크층으로부터 상기 마스크를 형성하는 단계; 및
    상기 마스크를 사용하여 상기 기판의 층을 에칭하는 단계
    를 더 포함하는 다중 패터닝 방법.
  3. 제1항에 있어서,
    상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것은, 상기 제1 희생층의 이웃하는 부분들 간의 횡측 간격(lateral spacing)을 증가시키고 상기 제1 희생층의 적어도 하나의 부분의 횡측 치수를 감소시키는 것을 포함한 것인 다중 패터닝 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계는,
    상기 패터닝된 더미층을 따라 스페이서층을 컨포멀하게(conformally) 퇴적하는 단계; 및
    상기 스페이서층을 이방성 에칭하는 단계
    를 포함한 것인 다중 패터닝 방법.
  6. 다중 패터닝 방법에 있어서,
    기판 위에 더미층 - 상기 더미층은 내부에 절단부를 가짐 - 을 형성하는 단계;
    상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
    상기 제1 희생층 위에 제2 희생층을 형성하는 단계;
    상기 제2 희생층을 제1 패턴을 갖도록 패터닝하는 단계;
    상기 제2 희생층의 상기 제1 패턴을 사용하여, 상기 제1 희생층을 상기 제1 패턴을 갖도록 패터닝하는 단계;
    상기 제2 희생층을 제거하는 단계;
    상기 제2 희생층을 제거한 후, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것을 포함하여, 상기 제1 희생층 내에 제2 패턴을 형성하는 단계;
    상기 제1 희생층의 상기 제2 패턴을 이용하여, 상기 더미층을 패터닝하는 단계;
    상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
    상기 마스크 부분들을 사용하여 마스크를 형성하는 단계
    를 포함하며, 상기 마스크는 상기 기판의 층을 에칭하는 동안 사용되고,
    상기 제1 희생층은 산화물 물질의 층이고, 상기 산화물 물질은 폴리머이고;
    상기 제2 희생층은 SiOC의 층이고;
    상기 더미층 아래에 있고 상기 더미층과 접촉해 있는 층은 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS)의 층이며;
    상기 제2 희생층을 제거하는 단계는, (20sccm(standard cubic centimeter per minute) 내지 100sccm):(10sccm 내지 100sccm):(70sccm 내지 200sccm):(30sccm 내지 150sccm):(5sccm 내지 80sccm)(N2:Ar:H2:CF4:CHF3)의 범위 내의 유량비로 N2 가스, Ar 가스, H2 가스, CF4 가스, 및 CHF3 가스의 조합을 사용하여 상기 제2 희생층을 에칭하는 단계를 포함한 것인 다중 패터닝 방법.
  7. 다중 패터닝 방법에 있어서,
    기판 위에 더미층 - 상기 더미층은 내부에 절단부를 가짐 - 을 형성하는 단계;
    상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
    상기 제1 희생층 위에 제2 희생층을 형성하는 단계;
    상기 제2 희생층을 제1 패턴을 갖도록 패터닝하는 단계;
    상기 제2 희생층의 상기 제1 패턴을 사용하여, 상기 제1 희생층을 상기 제1 패턴을 갖도록 패터닝하는 단계;
    상기 제2 희생층을 제거하는 단계;
    상기 제2 희생층을 제거한 후, 상기 제1 희생층의 상기 제1 패턴의 치수를 변경하는 것을 포함하여, 상기 제1 희생층 내에 제2 패턴을 형성하는 단계;
    상기 제1 희생층의 상기 제2 패턴을 이용하여, 상기 더미층을 패터닝하는 단계;
    상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계;
    상기 마스크 부분들을 사용하여 마스크를 형성하는 단계 - 상기 마스크는 상기 기판의 층을 에칭하는 동안 사용됨 - ;
    상기 마스크를 사용하여 적어도 리세스들을 형성하도록 상기 기판의 층을 에칭하는 단계; 및
    상기 적어도 리세스들 내에 각각의 도전성 라인들을 형성하는 단계
    를 포함하고,
    상기 도전성 라인들 중 적어도 하나는 상기 더미층 내의 상기 절단부에 대응하는 영역을 가로지르며, 상기 도전성 라인들 중 적어도 하나는 상기 영역에서 불연속적인 것인 다중 패터닝 방법.
  8. 자가 정렬 다중 패터닝 방법에 있어서,
    유전체층 위에 더미층 - 상기 더미층은 내부에 절단부를 갖고, 상기 유전체층은 기판 위에 있음 - 을 형성하는 단계;
    상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 적어도 일부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
    상기 제1 희생층 위에 패터닝된 제2 희생층을 형성하는 단계;
    상기 패터닝된 제2 희생층을 사용하여, 상기 제1 희생층을 패터닝하는 단계;
    상기 패터닝된 제2 희생층을 에칭하는 것을 포함하여, 상기 패터닝된 제2 희생층을 제거하는 단계 - 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 제1 희생층에 대한 상기 패터닝된 제2 희생층의, 10보다 큰 제1 에칭 선택비를 갖고, 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 더미층 아래에 있고 상기 더미층과 접촉해 있는 층에 대한 상기 패터닝된 제2 희생층의, 2보다 큰 제2 에칭 선택비를 가짐 -;
    상기 패터닝된 제2 희생층을 제거한 후, 상기 패터닝된 제1 희생층의 부분들의 각각의 횡측 치수를 감소시키는 단계;
    상기 각각의 횡측 치수를 감소시킨 후, 상기 패터닝된 제1 희생층을 사용하여 상기 더미층을 패터닝하는 단계;
    상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
    상기 마스크 부분들을 사용하여 마스크를 형성하는 단계
    를 포함하며, 상기 마스크는 상기 유전체층에서의 에칭 동안 사용되는 것인 자가 정렬 다중 패터닝 방법.
  9. 제8항에 있어서,
    상기 유전체층 위에 마스크 스택을 형성하는 단계 - 상기 더미층은 상기 마스크 스택 위에 형성됨 -;
    상기 마스크 부분들을 사용하여 상기 마스크 스택으로부터 상기 마스크를 형성하는 단계; 및
    상기 마스크를 사용하여 상기 유전체층을 에칭하는 단계
    를 더 포함하는 자가 정렬 다중 패터닝 방법.
  10. 자가 정렬 이중 패터닝 방법에 있어서,
    유전체층 - 상기 유전체층은 반도체 기판 위에 있음 - 위에 마스크 스택을 형성하는 단계;
    상기 마스크 스택 위에 더미층 - 상기 더미층은 내부에 절단부를 가짐 - 을 형성하는 단계;
    상기 더미층 위에 제1 희생층 - 상기 제1 희생층의 절단 부분은 상기 절단부 내에 배치됨 - 을 형성하는 단계;
    상기 제1 희생층 위에 패터닝된 제2 희생층을 형성하는 단계;
    상기 패터닝된 제2 희생층을 사용하여, 상기 제1 희생층을 패터닝하는 단계;
    상기 패터닝된 제2 희생층을 에칭하는 것을 포함하여, 상기 패터닝된 제2 희생층을 제거하는 단계 - 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 제1 희생층에 대한 상기 패터닝된 제2 희생층의, 10보다 큰 제1 에칭 선택비를 갖고, 상기 패터닝된 제2 희생층을 에칭하는 것은 상기 더미층과 접촉해 있는 상기 마스크 스택의 층에 대한 상기 패터닝된 제2 희생층의, 2보다 큰 제2 에칭 선택비를 가짐 -;
    상기 패터닝된 제2 희생층을 제거한 후, 상기 패터닝된 제1 희생층을 등방성 에칭하는 단계 - 상기 패터닝된 제1 희생층을 등방성 에칭한 후, 상기 제1 희생층의 상기 절단 부분의 적어도 일부분은 상기 절단부 내에 배치된 채로 남아있고, 상기 패터닝된 제1 희생층은 상기 절단 부분의 적어도 일부분을 포함함 -;
    상기 패터닝된 제1 희생층을 등방성 에칭한 후, 상기 패터닝된 제1 희생층을 이용하여 상기 더미층을 패터닝하는 단계;
    상기 패터닝된 더미층의 각각의 측벽들을 따라 마스크 부분들을 형성하는 단계; 및
    상기 마스크 부분들을 사용하여, 상기 마스크 스택으로부터 마스크를 형성하는 단계
    를 포함하며, 상기 마스크는 상기 유전체층에서의 에칭 동안 사용되는 것인 자가 정렬 이중 패터닝 방법.
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