CN110416067B - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法。半导体装置的制造方法包括形成一第一掩模层于一目标层上；形成一第二掩模层于第一掩模层上；图案化第二掩模层；形成一第三掩模层于图案化的第二掩模层上；图案化第三掩模层；利用图案化的第二掩模层及图案化的第三掩模层作为蚀刻掩模组合来蚀刻第一掩模层；去除图案化的第三掩模层以露出一部分的第一掩模层；对第一掩模层的露出部分上进行修整制程；以及利用第一掩模层来蚀刻目标层，以在目标层内形成开口。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种半导体装置及其制造方法。
背景技术
随着半导体装置的微缩方面的加快，各种制程技术(例如，光刻)是用以允许制造具有越来越小尺寸的装置。举例来说，随着栅极密度的增加，装置内各种不同特征部件(例如，层叠的内连特征部件)的制造整体上与装置特征部件的微缩相容。然而，随着半导体制程越来越小的制程容许度，这些装置的制造已经接近甚至超过了光刻设备的理论极限。随着半导体装置继续微缩，装置的元件之间所需的空间(即，间距(pitch))小于使用传统光学掩模及光刻设备所能制造之间距。
发明内容
一种半导体装置的制造方法包括：形成一第一掩模层于一目标层上；形成一第二掩模层于第一掩模层上；图案化第二掩模层；形成一第三掩模层于图案化的第二掩模层上；图案化第三掩模层；利用图案化的第二掩模层及图案化的第三掩模层作为一蚀刻掩模组合来蚀刻第一掩模层；去除图案化的第三掩模层，以露出一部分的第一掩模层；对第一掩模层的露出部分进行一修整制程；以及利用第一掩模层来蚀刻目标层，以形成多个开口于目标层内。
一种半导体装置的制造方法包括：沉积一硅层于一基底上；沉积一氧化层于硅层上；图案化出多个第一掩模区于氧化层内，第一掩模区由露出硅层的多个间隙隔开；沉积一光刻胶层于硅层上；图案化出多个第二掩模区于光刻胶层内，其中第二掩模区的至少一者延伸跨过两相邻的第一掩模区之间的间隙；去除硅层未覆盖第一掩模区及第二掩模区的部分，以于硅层内形成多个第三掩模区；去除第二掩模区；进行一蚀刻制程，以蚀刻第三掩模区未覆盖第一掩模区的部分；以及在进行蚀刻制程除基底未覆盖第三掩模区的部分。在一实施例中，去除部分的基底而形成多个开口于基底内，且上述方法还包括形成多个接点于基底内的开口内。
一种半导体装置的制造方法包括：形成一目标层于一基底上；形成一第一掩模层于目标层上，第一掩模层包括一第一材料；形成一图案化的介电层于第一掩模层上，图案化的介电层包括不同于第一材料的一第二材料；形成一图案化的光刻胶层于图案化的介电层上，图案化的光刻胶层包括不同于第一材料的一第三材料；利用一第一蚀刻制程来蚀刻第一掩模层，其中第一蚀刻制程选择第一材料多过于第二材料及第三材料；去除图案化的光刻胶层，以露出第一掩模层的多个第一部；利用一第二蚀刻制程来修整第一掩模层的第一部，其中第二蚀刻制程选择第一材料多过于第二材料；以及将蚀刻的第一掩模层内的图案转移至目标层内。
附图说明
图1示出根据一些实施例的掩模层的图案化。
图2示出根据一些实施例的掩模层的进一步图案化。
图3示出根据一些实施例的掩模层的进一步图案化。
图4示出根据一些实施例的氧化物掩模层的图案化。
图5A及图5B示出根据一些实施例的掩模层的去除。
图6示出根据一些实施例的掩模层的图案化。
图7A及图7B示出根据一些实施例的氧化物掩模层的进一步图案化。
图8A至图8C示出根据一些实施例的掩模层的图案化。
图9A及图9B示出根据一些实施例的掩模层的进一步图案化。
图10A及图10B示出根据一些实施例的硅掩模层的图案化。
图11A至图11C示出根据一些实施例的掩模层的去除。
图12A至图12C示出根据一些实施例的进行修整制程。
图13A至图13B示出根据一些实施例的硬式掩模层及目标层的图案化。
图14A及图14B示出根据一些实施例的导电材料的沉积。
图15A及图15B示出根据一些实施例的接点(contact)的形成。
图16示出根据一些实施例的半导体装置内的接点制造方法流程图。
其中，附图标记说明如下：
100 半导体装置
102 目标层
104 半导体基底
106 硬式掩模层
108 硅掩模层
110、124 氧化物掩模层
112、126、142 底层
114、128、144 中间层
116、132、148 顶层
120 三层式掩模层
122 第一开口
130、140 掩模层
134 第二开口
146 开口
150 露出部分
162 衬层
164 导电材料
200 方法
202、204、206、208、210、212、214、216、218 步骤
W1、W1′、W2、W3、W4 宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等在此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
根据一些实施例，提供半导体装置及半导体装置的制造方法。在一些实施例中，进行图案化制程，以于半导体装置的目标层内图案化出用于导电特征部件的开口。举例来说，图案化制程可用于形成晶体管装置的接点(例如，源极/漏极接点或栅极接点)的开口。使用光刻制程图案化一第一介电层，以形成一第一硬式掩模于一第二介电层上。形成一图案化的光刻胶层于第一硬式掩模上。第一硬式掩模及图案化的光刻胶层是用于图案化第二介电层。在图案化第二介电层之后，去除图案化的光刻胶层并对第二介电层进行修整制程。修整制程减小了第二介电层的露出部分的尺寸。然后，使用第二介电层来图案化一目标层。位于下方的目标层可为用于各种不同目的的膜层。举例来说，目标层可为低k值介电层或氧化物层，其中利用第二介电层图案化出开口。随后，可填入导电材料于低k值介电层或氧化物层的开口内，以定义出导电特征部件，导电特征部件具有由第二介电层所定义的切口。一些导电特征部件可以具有微小间距，或者一些切口可以具有微小间距。
图1至图15B是示出根据一些示例性实施例的于半导体装置100上的目标层102内形成接点(contact)的中间阶段的剖面示意图及/或平面示意图。在一些实施例中，接点可为用于鳍式场效晶体管(Fin Field-effect Transistor,FinFET)装置的源极/漏极接点或栅极接点。图7A至图15A是示出沿对应的图7B至图15B的平面示意图中所示的A-A’线的剖面示意图。目标层102是根据本公开实施例的待形成图案的膜层。在一些实施例中，半导体装置100为晶圆的一部分。在上述实施例中，在形成半导体装置100的各种特征部件(例如主动装置、内连结构等)之后，可于晶圆的切割道区进行单体化(singulation)制程，以将晶圆分割成单独的半导体芯片(也称为单体)。
在一些实施例中，目标层102为介电层，例如内层介电(inter-layer dielectric,ILD)层。在一些实施例中，可利用实施例制程来图案化目标层102内的开口，且可于开口内形成接点(例如，接触插塞)，如以下关于图1至图15B所述。举例来说，于图1中，于半导体装置100内形成包括目标层102的叠层。在一些实施例中，形成目标层102于半导体基底104上。半导体基底104可由半导体材料形成，例如硅、掺杂或未掺杂、或绝缘体上覆半导体(semiconductor-on-insulator,SOI)基底的主动层。半导体基底104可包括其他半导体材料(例如，锗)、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、或其组合。也可以使用其他基底，例如多层或渐变基底。诸如平面晶体管、FinFET、其他类型的晶体管、二极管、电容器、电阻器等装置(未示出)可形成于半导体基底104的主动表面内及/或之上。举例来说，可于半导体基底104内形成的一或多个FinFET的鳍部、金属栅极或源极/漏极区上方形成目标层102。
尽管图1示出目标层102与半导体基底104为实体接触，然而任何数量的中间层可设置于目标层102与半导体基底104之间。上述中间层可包括其他ILD层，且内部可形成接触插塞、导电线及/或介层连接(via)，或者可包括一或多个中间层(例如，蚀刻停止层、粘着层等)、其组合等。举例来说，可选的蚀刻停止层(未示出)可设置于目标层102正下方。蚀刻停止层可用作后续于目标层102上进行的蚀刻制程的停止处。用于形成蚀刻停止层的材料及制程可取决于目标层102的材料。在一些实施例中，蚀刻停止层可由氮化硅、SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他介电材料或其组合等形成。可利用等离子体辅助化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)，低压化学气相沉积(lowpressure CVD,LPCVD)、等离子体气相沉积(plasma vapor deposition,PVD)等形成。也可使用其他材料及制程。
形成硬式掩模层106于目标层102上。硬式掩模层106可由包括金属(例如，氮化钛、钛、氮化钽、钽、掺杂金属的碳化物(例如，碳化钨)等)及/或类金属(例如，氮化硅、氮化硼、碳化硅等)的材料形成。在一些实施例中，可决定硬式掩模层106的材料成分，而相对于其他层具有高蚀刻选择比，诸如目标层102及/或后续形成的膜层(例如，硅掩模层108或氧化物掩模层110(以下有更详细的叙述))。可利用化学气相沉积(CVD)、原子层沉积(AtomicLayer Deposition,ALD)等制程来形成硬式掩模层106。也可利用其他制程及材料。在一些实施例中，硬式掩模层106具有介于约20nm与约50nm之间的厚度。然而在其他实施例中，硬式掩模层106可具有另一厚度。在后续的制程步骤中，利用本公开实施例所述的图案化技术而形成一图案于硬式掩模层106上。接着，以硬式掩模层106作为蚀刻目标层102的蚀刻掩模，其中硬式掩模层106的图案是转移至目标层102。
形成一硅掩模层108于硬式掩模层106上方。在后续的制程步骤中，利用本公开实施例所述的图案化技术而形成一图案于硅掩模层108上。接着，以图案化的硅掩模层108作为图案化硬式掩模层106的蚀刻掩模。可利用化学气相沉积(CVD)、原子层沉积(ALD)等制程来形成硅掩模层108。在一些实施例中，可决定硅掩模层108的材料成分而相对于其他层具有高蚀刻选择比，诸如硬式掩模层106、氧化物掩模层110(叙述于下)或其他层。硅掩模层108可包括多于一层，且包括多于一种材料。在一些实施例中，硅掩模层108具有介于约20nm与约50nm之间的厚度，然而在其他实施例中，硅掩模层108可具有另一厚度。
形成一氧化物掩模层110于硅掩模层108上。在后续的制程步骤中，利用本公开实施例所述的图案化技术而形成一图案于氧化物掩模层110上。接着，以图案化的氧化物掩模层110作为图案化硅掩模层108的蚀刻掩模。氧化物掩模层110可由氧化硅形成，诸如硼磷硅酸盐正硅酸乙酯(borophosphosilicate tetraethylorthosilicate,BPTEOS)或未掺杂的正硅酸乙酯(tetraethylorthosilicate,TEOS)氧化物，且可利用化学气相沉积(CVD)、原子层沉积(ALD)、等离子体辅助原子层沉积(Plasma-enhanced Atomic Layer Deposition,PEALD)、旋涂等形成。氧化物掩模层110可包括低温(Low-Temperature,LT)氧化物层，其在低温下沉积，例如，低于约100℃。在一些实施例中，可决定氧化物掩模层110的材料成分而相对于其他层具有高蚀刻选择比，诸如硬式掩模层106、硅掩模层108或其他层。氧化物掩模层110可包括多于一层，且包括多于一种材料。在一些实施例中，氧化物掩模层110具有介于约20nm与约50nm之间的厚度，然而在其他实施例中，氧化物掩模层110可具有另一厚度。
形成三层式掩模层120于氧化物掩模层110上。三层式掩模层120包括底层112、位于底层112上方的中间层114以及位于中间层上方的顶层116。顶层116可以由光刻胶(例如，光敏材料)形成，其包括有机材料，且可为正型光敏材料或负型光敏材料。在一些实施例中，底层112可以由高分子材料形成。底层112也可为底层抗反射涂层(bottom anti-reflective coating,BARC)。中间层114可包括无机材料，其可为氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)、氧化物(例如，氧化硅)等。中间层114可相对于顶层116及底层112具有高蚀刻选择比。三层式掩模层120的各个层可使用旋涂制程按序毯覆式沉积。也可以使用其他制程及材料。尽管此处所讨论的是三层式掩模层120，然而在其他实施例中，三层式掩模层120实际上可为单层式掩模层或双层式掩模层(例如，仅包括底层112及顶层116而没有中间层114)。所使用的掩模层的类型(例如，单层式掩模层，双层式掩模层或三层罩式幕层)可取决于用于图案化氧化物掩模层110的光刻制程。例如，在极紫外光(extremeultraviolet,EUV)光刻制程中可用单层式掩模层或双层式掩模层。
图1至图7B是示出根据一些示例性实施例的形成图案化开口于氧化物掩模层110中的中间阶段。图1至图7B中所示的示例性图案化制程是利用两个单独的光刻制程来图案化氧化物掩模层110。图1至图5是示出利用第一光刻图案化制程于氧化物掩模层110内形成第一开口122的中间阶段。图6、图7A及图7B是示出利用第二为影图案化制程于氧化物掩模层110内形成第二开口134的中间阶段。在一些情况中，采用两个或更多个光刻图案化制程(即，多重图案化)可允许得到具有更小间距的图案化特征部件。在其他实施例中，仅使用单一光刻制程来图案化氧化物掩模层110。其他光刻技术(包括另外或不同的步骤)也可用于图案化氧化物掩模层110，且涵盖于本公开的范围内。
如图1所示，可图案化顶层116(例如，使用光刻制程)。随后，以顶层116作为图案化中间层114的蚀刻掩模(请参照图2)。接着，以中间层114作为图案化底层112的蚀刻掩模(请参照图3)，然后使用底层112来图案化氧化物掩模层110(请参照图4)。在一些情况中，使用三层光刻胶(例如，三层式掩模层120)来蚀刻目标层(例如，氧化物掩模层110)能够改进于目标层内微小间距图案的定义。也可使用任何合适的光刻制程来图案化顶层116，以在其内形成第一开口122。
请参照图2，在图案化顶层116之后，在蚀刻制程中将顶层116的图案转移至中间层114。上述蚀刻制程可为异向性蚀刻，使顶层116内的第一开口122延伸穿过中间层114，且其于中间层114内具有与于顶层116内大致相同的尺寸(或略小)。所得到的结构如图2所示。
如图3所示，可进行蚀刻制程，以将中间层114的图案转移至底层112，而使第一开口122延伸穿过底层112。用于底层112的蚀刻制程为异向性，使中间层114内的第一开口122延伸穿过底层112，且其于底层112内具有与于中间层114内大致相同的尺寸(或略小)。顶层116同为蚀刻底层112时的一部分，因而也会消耗。
在图4中，使用蚀刻制程将底层112的图案转移至氧化物掩模层110。蚀刻制程可为异向性蚀刻，使底层112内的第一开口122延伸穿过氧化物掩模层110，且其于氧化物掩模层110内具有与于底层112内大致相同的尺寸(或略小)。氧化物掩模层110蚀刻制程可包括干式蚀刻制程及后续的湿式清洁制程，湿式清洁制程中氧化物掩模层110相对于硅掩模层108具有高蚀刻选择比。在一些实施例中，干式蚀刻制程可包括由约100瓦特至约800瓦特的功率产生的电感耦合等离子体，在约10mTorr至约100mTorr的压力下进行。在一些实施例中，干式蚀刻制程可使用氟基的制程气体(例如，CF4、CH2F2、CHF3或其他类型的制程气体)。在一些实施例中，湿式清洁制程可包括使用HF(例如，稀释的HF)、SC-1等。在其他实施例中，也可使用其他蚀刻技术。在蚀刻氧化物掩模层110期间，中间层114会消耗，且至少部分的底层112也会消耗。在蚀刻氧化物掩模层110时，且未完全消耗底层112的实施例中，可进行灰化制程以去除底层112的剩余残留物。留下的结构示出于图5A(剖面示意图)及图5B(平面示意图)。图5A是沿图5B的平面示意图中所示的A-A’线的剖面示意图。在图5B的平面示意图中，开口122定义出于目标层102内形成一些接点的区域。
图6至图7B示出形成第二开口134于氧化物掩模层110内。在图6中，形成掩模层130于图案化氧化物掩模层110上。在一些实施例中，掩模层130可相似于前述参照图1所叙述的三层式掩模层120。掩模层130可包括底层126、中间层128及顶层132。顶层132可由光刻胶(例如，光敏材料)形成，其包括有机材料。顶层132可为正型光敏材料或负型光敏材料。在一些实施例中，底层126可为高分子材料，例如底层抗反射涂层(BARC)。中间层128可包括无机材料，其可为氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)、氧化物(例如，氧化硅)等。中间层128相对于顶层132及底层126具有高蚀刻选择比。可使用旋涂制程按序毯覆式沉积掩模层130的各个层。也可使用其他制程及材料。尽管此处所讨论的是三层式掩模层130，然而在其他实施例中，掩模层130可为单层式掩模层或双层式掩模层(例如，仅包括底层126及顶层132而没有中间层128)。
在图6中，使用光刻制程来图案化顶层132，以形成第二开口134。随后，以顶层132作为图案化中间层128的蚀刻掩模。接着，以中间层128作为图案化底层126的蚀刻掩模，然后使用底层126于氧化物掩模层110内图案化出第二开口134(请参照图7A及图7B)。也可使用任何合适的光刻制程来进行顶层132、中间层128、底层126及氧化物掩模层110的图案化。举例来说，掩模层130的图案化阶段可相似于前述有关于图1至图4所叙述的三层式掩模层120的图案化阶段。
在图7A及图7B中，使用光刻制程将顶层132内的第二开口图案转移至氧化物掩模层110。以这种方式，氧化物掩模124由氧化物掩模层110的剩余部分(例如，第一开口122与第二开口134之间的氧化物掩模层110的部分)所定义而成。留下的结构示出于图7A(剖面示意图)及图7B(平面示意图)。图7A是沿图7B的平面示意图中所示的A-A’线的剖面示意图。在图7B的平面示意图中，第一开口122及第二开口134形成间隙于相邻的氧化物掩模124之间，露出部分的硅掩模层108。在图7A及图7B中标记具有宽度W1的第一示例性间隙及具有宽度W1’的第二示例性间隙。在一些实施例中，氧化物掩模124之间的间隙可具有介于约10nm与约100nm之间的横向宽度(例如，宽度W1或W1’)。举例来说，宽度W1可约在20nm与约100nm之间，而宽度W1’可约在10nm与约30nm之间。不同的间隙可具有不同的宽度，或者单一间隙可以具有多个宽度。
请参照图8A至图8C，形成掩模层140于氧化物掩模124及硅掩模层108上。在图8A至图15B中，“B”图为平面示意图，而“A”图为沿“B”图的A-A’的剖面示意图。掩模层140可包括底层142、中间层144及顶层148。尽管示出三层式掩模层140，然而在一些实施例中，掩模层140可为单层式掩模层或双层式掩模层，如前所述。在一些实施例中，顶层148可由光刻胶(例如，光敏材料)形成，其包括有机材料。顶层148可由正型光敏材料或负型光敏材料形成。在一些实施例中，底层142可为高分子材料，例如底层抗反射涂层(BARC)。中间层144可包括无机材料，其可为氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)、氧化物(例如，氧化硅)等。中间层144相对于顶层148与底层142具有高蚀刻选择比。三层式掩模层140的各个层可使用旋涂制程按序毯覆式沉积。也可以使用其他制程及材料。
在图8A至图8C中，使用光刻制程来图案化顶层148。顶层148的示例性图案化区在平面示意图中具有矩形形状(请参照图8B)，且可具有介于约30nm与约80nm之间的横向宽度W2。在图8B的平面示意图中示出的顶层148的图案化区可为多重图案化区的一部分，如图8C的扩展的平面示意图所示。图8C中示出可对应于图8B的示例区域。顶层148的图案化区可具有延伸横跨两个或更多个相邻氧化物掩模124的长度。在其他情况中，顶层148可具有多个图案化区，且图案化区可以具有除矩形形状的外的形状。随后，图案化的顶层148作为图案化中间层144的蚀刻掩模。接着，以中间层144作为图案化底层142的蚀刻掩模。图案化的底层142覆盖第一开口122及/或第二开口134的区域。在图9A及图9B图中将未覆盖的开口标记为开口146。留下的结构示出于图9A及图9B，其中开口146露出硅掩模层108的区域。可使用任何合适的光刻制程来进行顶层148、中间层144及底层142的图案化。举例来说，掩模层140的图案化阶段可相似于前面所述的三层式掩模层120或掩模层130的图案化阶段。在图9B的平面示意图中，通过开口146露出的硅掩模层108的区域可定义出目标层102内形成接点的区域。底层142覆盖硅掩模层108的区域可定义出切口，其中切口位于后续形成于目标层102内的接点之间，以下将更详细叙述。
请参照图10A及图10B，使用蚀刻制程去除硅掩模层108的露出部分。蚀刻制程可为异向性蚀刻，使得氧化物掩模层110内的开口146延伸穿过硅掩模层108，且其于硅掩模层108内具有与于氧化物掩模层110内大致相同的尺寸(或略小)。开口146露出硬式掩模层106的区域。上述蚀刻制程可为异向性蚀刻，且可包括干式蚀刻制程，其使硅掩模层108相对于氧化物掩模层110具有高蚀刻选择比。上述蚀刻制程也可使硅掩模层108相对于硬式掩模层106具有高蚀刻选择比。举例来说，上述蚀刻制程可包括等离子体蚀刻制程。在一些实施例中，等离子体蚀刻制程可包括由约100瓦特至约800瓦特的功率产生的电感耦合等离子体，在约10mTorr至约100mTorr的压力下进行。在一些实施例中，等离子体蚀刻制程可使用Cl2、HBr、氟基制程气体(例如，CF4、CH2F2、CHF3)或其他类型的制程气体。在其他实施例中，也可使用其他制程气体或蚀刻技术。在一些情况中，在蚀刻硅掩模层108期间，中间层14会消耗，且至少部分的底层142也会消耗。在蚀刻硅掩模层108时底层142未被完全消耗的实施例中，可进行灰化制程以去除底层142的剩余残留物。留下的结构示出于图11A至图11C。在去除底层142之后，露出硅掩模层108中未被氧化物掩模层110覆盖且先前被底层142覆盖的部分，其于图11B图中标记为露出部分150。示出于图11B的平面式意图的露出部分150为大的图案化区域的一部分，如图11C的扩展的平面示意图所示。图11C示出可对应于图11B的示例区域。
在图12A至图12C中，进行修整(trim)制程以缩减露出部分150的横向宽度。修整制程可为等向性或异向性的，且可为干式或湿式制程。修整制程可包括蚀刻制程，其可相对于氧化物掩模层110或硬掩模层106选择性蚀刻硅掩模层108的。示出于图12B的平面式意图的露出部分150为大的图案化区域的一部分，如图12C的扩展的平面示意图所示。图12C示出可对应于图12B的示例区域。
在一些实施例中，修整制程包括等离子体蚀刻制程，其中露出部分150受等离子体作用。在一些实施例中，等离子体蚀刻制程于制程反应室中进行，其中制程气体供应于制程反应室内。制程气体可包括HBr、Cl2、其他气体或气体组合。载气(例如，氮气、氩气、氦气、氙气等)可用于将制程气体带入制程反应室。等离子体蚀刻制程可在约20℃至约60℃的温度下进行，例如约40℃。制程反应室内的压力可介于约50mTorr与约200之间。等离子体处理可进行一既定持续时间，例如介于约20秒与约200秒之间。在一些实施例中，上述等离子体为直接式等离子体。在其他实施例中，上述等离子体为产生于单独的等离子体产生室的远距(remote)等离子体，且等离子体产生室是连接至制程反应室。可通过任何产生等离子体的合适方法将制程气体激发成等离子体，诸如变压器耦合等离子体产生器、电感耦合等离子体系统、磁增强反应离子技术、电子回旋共振技术等等。
在其他实施例中，修整制程包括湿式蚀刻制程。湿式蚀刻制程可包括使用蚀刻剂(例如，NH4OH或使用NH4OH、H2O2及H2O的混合物(即，APM))，然而在其他实施例中也可使用其他蚀刻剂或湿式蚀刻技术。湿式蚀刻制程可在20℃至约80℃的温度下进行，例如约60℃。湿式蚀刻制程进行一既定持续时间，例如介于约10秒与约300秒之间。在一些实施例中，NH4OH可作为蚀刻剂，其浓度介于约1％(体积百分比)与10％(体积百分比)之间。在一些实施例中，在进行修整制程之后，可选择性进行湿式清洁制程，以去除氧化物掩模层110的任何余留部分。
修整制程缩减了露出部分150的尺寸，例如露出部分150的横向尺寸。举例来说，修整制程可将暴露部分150(示出于图11B)的宽度W2缩减至更小宽度W3(示出于图12B)。在一些实施例中，修整制程可将W2缩减约5nm至约10nm之间。在一些实施例中，宽度W3可介于约20nm和约75nm之间。举例来说，修整制程可以将约30nm的宽度W2缩减至约20nm的宽度W3，然而宽度W2或宽度W3也可具有其他数值。在一些情况中，露出部分150的不同部分可具有不同的宽度，且修整制程可将这些不同的宽度缩减相似的量。
在一些情况中，修整制程也缩减了露出部分150的厚度。在一些实施例中，修整制程可以将露出部分的厚度缩减约5nm至约10nm之间的量。在一些情况中，硅掩模层108受氧化物掩模层110覆盖的部分因受到保护而不受修整制程的影响，因此其尺寸在修整制程中影响很小或未缩减。举例来说，氧化物掩模124下方的硅掩模层108的一部分在进行修整制程之前具有宽度W4(示出于图11A)，且在进行修整制程之后具有相同的宽度W4或近似相同的宽度W4(示出于图12A)。在一些实施例中，宽度W4可介于约50nm与约200nm之间。在一些情况中，修整制程会底切(undercut)由氧化物掩模层110覆盖的硅掩模层108的部分。在进行修整制程之前完全延伸跨过两个相邻氧化物掩模124的露出部分150可在进行修整制程之后维持完全延伸跨过两个相邻的氧化物掩模124。在这种方式中，修整制程可沿一维度(即，宽度)缩减一些露出部分150的尺寸，但未沿另一维度(即，长度)缩减。
在图12B的平面示意图中，通过开口146露出的硬掩模层106的区域可定义出于目标层102内形成接点的区域。硅掩模层108的露出部分150可定义位于后续形成于目标层102内的接点之间的切口。通过使用修整制程来缩减露出部分150的横向宽度，可缩减切口的间距，且相邻的接点分开的距离更小。使用前述修整制程也能允许小的切口间距，同时降低不全的切口使相邻接点连接的可能性。
在图13A及图13B中，以硅掩模层108作为蚀刻掩模，以将开口146延伸至目标层102中，而在目标层102内形成接触开口。举例来说，开口146露出基底104内FinFET装置的源极/漏极区，以便形成FinFET装置的源极/漏极接点及/或露出基底104内的FinFET装置的金属栅极区，以便形成FinFET装置的栅极接点。目标层102的蚀刻可包括异向性干式蚀刻制程及/或湿式蚀刻制程，其按序蚀刻穿过硬掩模层106到达目标层102。目标层102的余留部分可具有与图12A及图12B的硅掩模层108相同的图案。因此，可在单一图案化步骤中图案化目标层102。在一些情况中，在蚀刻硬掩模层106及目标层102期间，会消耗氧化物掩模层110和硅掩模层108，如图13A及图13B所示。在图案化开口146之后，可进行湿式清洁制程，以去除氧化物掩模层110、硅掩模层108或硬掩模层106的任何余留部分。
请参照图14A及图14B与图15A及图15B，形成接点于目标层102的图案化开口146内。在图14A及图14B中，可沿着开口146的侧壁及底表面形成一或多个衬层162，且形成一导电材料164于目标层102上方。在一些实施例中，在形成衬层162之前，可形成硅化物区于开口146所露出的源极/漏极区。导电材料164一开始先沉积于衬层162上，并过塡而超出开口146，如图14A及图14B所示。衬层162可包括TiO、TiN、TaO、TaN等，且可供作接点的扩散阻挡层、粘着层及/或种子层。可使用任何合适的制程沉积衬层，例如PVD、CVD、ALD等。导电材料164可为合适的导电材料，例如铜或其他导电材料，且可使用如PVD、电镀等制程来沉积。
请参照图15A及图15B，可进行一平坦化制程，以去除目标层102上方导电材料164的多余部分。因此，可形成接点于目标层102内。当图案化硬掩模层106时，露出部分150下方的区域(参见图12A及图12B)是相邻接点之间形成切口的区域。举例来说，在15B中，第一接点166A通过切口170与第二接点166B隔开。
如先前关于图8A及图8B所讨论，在一些实施例中，可延伸图8A及图8B中所示的顶层148的图案化区的长度，或者可形成顶层148的另外的图案化区。举例来说，可延伸顶层148的图案化区的长度，使图15B中所示的切口170延伸于另外的接点之间。顶层148的多个图案化区可用于形成另外的切口(其从图15B所示的切口170偏移)。在一些情况中，可使用多重图案化制程来形成用以定义切口的硅掩模层108的露出部分150。在一些实施例中，可通过多次使用实施例所述的图案化技术而于目标层102内形成多组接点。举例来说，可先通过形成第一组掩模层于目标层102上以及使用此处所述的技术对目标层102进行图案化，以形成源极/漏极接触开口于目标层102内。接着可用导电材料填充源极/漏极接触开口。然后，通过形成第二组掩模层于目标层102上，且使用此处所述的技术对目标层102进行图案化而形成栅极接触开口于目标层102内。接着可用导电材料填充栅极接触开口。此为一示例，且这些或各种其他组接点或其他导电特征部件可同时形成或以上述示例的顺序或以其他的顺序形成。通过采用这里讨论的实施例，可形成具有切口间距约20nm或更大切口间距的接点。
请参照图16，提供一种形成导电特征部件于目标层内的方法200。在步骤202中，图案化一第一光刻胶，以形成一第一掩模，例如，如图1至图3所示。在步骤204中，利用第一掩模作为蚀刻掩模来蚀刻一第一层，例如，如图4所示。第一层是设置于一第二层(其设置于目标层上)上。在步骤206中，图案化一第二光刻胶，以形成一第二掩模，例如，如图6所示。在步骤208中，利用第二掩模作为蚀刻掩模来蚀刻第一层，例如，如图7A及图7B所示。在一些实施例中，步骤206及208为选择性的步骤。在一些实施例中，可重复步骤206及208，举例来说，通过图案化另一光刻胶，以形成另一掩模(其作为蚀刻第一层的蚀刻掩模)。在步骤210中，图案化一第三光刻胶，以形成一第三掩模，例如，如图8A至图9B所示。在步骤212中，利用第三掩模及第一层作为蚀刻掩模组合来蚀刻第二层，例如，如图10A及图10B所示。在步骤214中，对第二层进行一修整制程。修整制程缩减了第二层的露出部分的尺寸。在步骤216中，利用第二层作为蚀刻掩模来蚀刻目标层。上述蚀刻形成了开口于目标层内。在步骤218中，形成导电特征部件于目标层的开口内。一些导电特征部件可通过切口而隔开。
在一些实施例中，此处所述的图案化方法可用于形成导电特征部件，例如图15A及图15B中示出的位于目标层内的接点。如此处文所述，掩模是用以定义形成接点的区域，然后利用另一掩模来定义于接点之间形成切口的区域。因为切割区域的图案化是于图案化接点区域之后进行的，所以此处所述的图案化方法可视为是“后切口(cut last)”制程。此与“先切口(cut first)”制程(其中在图案化接点区域之前先进行切口区域的图案化)形成对比。在一些情况中，具有一或多个切口的多个接点可形成为具有相同的尺寸或实质上相同的尺寸，这允许接点的电阻能够获得更好的控制。在一些情况中，图12A及图12B所述的修整制程的使用可缩减相邻接点之间的切口宽度。此能够允许增加各个接点的尺寸(例如，长度)而不增加半导体装置的尺寸或占用面积(footprint)。增加接点的尺寸可降低接点的电阻(例如，接触电阻、片电阻等)，其可改善半导体装置的效能。举例来说，可降低装置的功率耗损。使用如此处所述的修整制程能够允许缩减切口的宽度而不增加过蚀刻切口或形成不全的切口的机会。
在一些实施例中，一种半导体装置的制造方法包括：形成一第一掩模层于一目标层上；形成一第二掩模层于第一掩模层上；图案化第二掩模层；形成一第三掩模层于图案化的第二掩模层上；图案化第三掩模层；利用图案化的第二掩模层及图案化的第三掩模层作为一蚀刻掩模组合来蚀刻第一掩模层；去除图案化的第三掩模层，以露出一部分的第一掩模层；对第一掩模层的露出部分进行一修整制程；以及利用第一掩模层来蚀刻目标层，以形成多个开口于目标层内。在一实施例中，第一掩模层包括硅，且第二掩模层包括氧化硅。在一实施例中，目标层设置于多个半导体鳍部上，且目标层包括多晶硅。在一实施例中，目标层设置于多个半导体鳍部上，且目标层包括金属。在一实施例中，图案化的第三掩模层延伸跨过位于图案化的第二掩模层内的一间隙。在一实施例中，上述方法还包括填入一导电材料于目标层内的开口。在一实施例中，在进行修整制程之后，第一掩模层的露出部分具有一横向宽度约为20nm。在一实施例中，修整制程包括一等离子体蚀刻制程。在一实施例中，图案化第二掩模层包括：形成一第一图案化的光刻胶层于第二掩模层上；利用第一图案化的光刻胶层作为一蚀刻掩模来蚀刻第二掩模层；去除第一图案化的光刻胶层；形成一第二图案化的光刻胶层于第二掩模层上；利用第二图案化的光刻胶层作为一蚀刻掩模来蚀刻第二掩模层；以及去除第二图案化的光刻胶层。
在一些实施例中，一种半导体装置的制造方法包括：沉积一硅层于一基底上；沉积一氧化层于硅层上；图案化出多个第一掩模区于氧化层内，第一掩模区由露出硅层的多个间隙隔开；沉积一光刻胶层于硅层上；图案化出多个第二掩模区于光刻胶层内，其中第二掩模区的至少一者延伸跨过两相邻的第一掩模区之间的间隙；去除硅层未覆盖第一掩模区及第二掩模区的部分，以于硅层内形成多个第三掩模区；去除第二掩模区；进行一蚀刻制程，以蚀刻第三掩模区未覆盖第一掩模区的部分；以及在进行蚀刻制程之后，去除基底未覆盖第三掩模区的部分。在一实施例中，去除部分的基底而形成多个开口于基底内，且上述方法还包括形成多个接点于基底内的开口内。在一实施例中，上述蚀刻制程蚀刻由第一掩模区覆盖的第三掩模区的一第一者的侧壁小于上述蚀刻制程蚀刻未覆盖第一掩模区的第三掩模区的一第二者的侧壁。在一实施例中，进行上述蚀刻制程包括进行一干式蚀刻制程。在一实施例中，干式蚀刻制程使用HBr或Cl2作为制程气体。在一实施例中，进行上述蚀刻制程包括进行一湿式蚀刻制程。在一实施例中，湿式蚀刻制程使用NH4OH作为蚀刻剂。
在一些实施例中，一种半导体装置的制造方法包括：形成一目标层于一基底上；形成一第一掩模层于目标层上，第一掩模层包括一第一材料；形成一图案化的介电层于第一掩模层上，图案化的介电层包括不同于第一材料的一第二材料；形成一图案化的光刻胶层于图案化的介电层上，图案化的光刻胶层包括不同于第一材料的一第三材料；利用一第一蚀刻制程来蚀刻第一掩模层，其中第一蚀刻制程选择第一材料多过于第二材料及第三材料；去除图案化的光刻胶层，以露出第一掩模层的多个第一部；利用一第二蚀刻制程来修整第一掩模层的第一部，其中第二蚀刻制程选择第一材料多过于第二材料；以及将蚀刻的第一掩模层内的图案转移至目标层内。在一实施例中，第一材料为硅，且第二材料为氧化硅。在一实施例中，上述方法还包括形成多个接点于目标层内。在一实施例中，接点中一第一接点与一第二接点之间隔开约20nm。

Claims (20)

1.一种半导体装置的制造方法，包括：
形成一第一掩模层于一目标层上；
形成一第二掩模层于该第一掩模层上；
图案化该第二掩模层；
形成一第三掩模层于该图案化的第二掩模层上；
图案化该第三掩模层；
利用该图案化的第二掩模层及该图案化的第三掩模层作为一蚀刻掩模组合来蚀刻该第一掩模层；
去除该图案化的第三掩模层，以露出一部分的该第一掩模层；
对该第一掩模层的该露出部分进行一修整制程；以及
利用该第一掩模层来蚀刻该目标层，以形成多个开口于该目标层内。
2.如权利要求1所述的半导体装置的制造方法，其中，该第一掩模层包括硅，且该第二掩模层包括氧化硅。
3.如权利要求1所述的半导体装置的制造方法，其中，该目标层设置于多个半导体鳍部上，且其中该目标层包括多晶硅。
4.如权利要求1所述的半导体装置的制造方法，其中，该目标层设置于多个半导体鳍部上，且其中该目标层包括金属。
5.如权利要求1所述的半导体装置的制造方法，其中，该图案化的第三掩模层延伸跨过位于该图案化的第二掩模层内的一间隙。
6.如权利要求1所述的半导体装置的制造方法，还包括填入一导电材料于该目标层内的所述开口。
7.如权利要求1所述的半导体装置的制造方法，其中，在进行该修整制程之后，该第一掩模层的该露出部分具有一横向宽度为20nm。
8.如权利要求1所述的半导体装置的制造方法，其中，该修整制程包括一等离子体蚀刻制程。
9.如权利要求1所述的半导体装置的制造方法，其中，图案化该第二掩模层包括：
形成一第一图案化的光刻胶层于该第二掩模层上；
利用该第一图案化的光刻胶层作为一蚀刻掩模来蚀刻该第二掩模层；
去除该第一图案化的光刻胶层；
形成一第二图案化的光刻胶层于该第二掩模层上；
利用该第二图案化的光刻胶层作为一蚀刻掩模来蚀刻该第二掩模层；以及
去除该第二图案化的光刻胶层。
10.一种半导体装置的制造方法，包括：
沉积一硅层于一基底上；
沉积一氧化层于该硅层上；
图案化出多个第一掩模区于该氧化层内，所述第一掩模区由露出该硅层的多个间隙隔开；
沉积一光刻胶层于该硅层上；
图案化出多个第二掩模区于该光刻胶层内，其中所述第二掩模区的至少一者延伸跨过两相邻的所述第一掩模区之间的该间隙；
去除该硅层未覆盖所述第一掩模区及所述第二掩模区的部分，以于该硅层内形成多个第三掩模区；
去除所述第二掩模区；
进行一蚀刻制程，以蚀刻所述第三掩模区未覆盖所述第一掩模区的部分；以及
在进行该蚀刻制程之后，去除该基底未覆盖所述第三掩模区的部分。
11.如权利要求10所述的半导体装置的制造方法，其中，去除部分的该基底而形成多个开口于该基底内，且上述方法还包括形成多个接点于该基底内的所述开口内。
12.如权利要求10所述的半导体装置的制造方法，其中，该蚀刻制程蚀刻由所述第一掩模区覆盖的所述第三掩模区的一第一者的侧壁小于该蚀刻制程蚀刻未覆盖所述第一掩模区的所述第三掩模区的一第二者的侧壁。
13.如权利要求10所述的半导体装置的制造方法，其中，进行该蚀刻制程包括进行一干式蚀刻制程。
14.如权利要求13所述的半导体装置的制造方法，其中，该干式蚀刻制程使用HBr或Cl2作为制程气体。
15.如权利要求10所述的半导体装置的制造方法，其中，进行该蚀刻制程包括进行一湿式蚀刻制程。
16.如权利要求15所述的半导体装置的制造方法，其中，该湿式蚀刻制程使用NH4OH作为蚀刻剂。
17.一种半导体装置的制造方法，包括：
形成一目标层于一基底上；
形成一第一掩模层于该目标层上，该第一掩模层包括一第一材料；
形成一图案化的介电层于该第一掩模层上，该图案化的介电层包括不同于该第一材料的一第二材料；
形成一图案化的光刻胶层于该图案化的介电层上，该图案化的光刻胶层包括不同于该第一材料的一第三材料；
利用一第一蚀刻制程来蚀刻该第一掩模层，其中第一蚀刻制程选择该第一材料多过于该第二材料及该第三材料；
去除该图案化的光刻胶层，以露出该第一掩模层的多个第一部；
利用一第二蚀刻制程来修整该第一掩模层的所述第一部，其中第二蚀刻制程选择该第一材料多过于该第二材料；以及
将该蚀刻的该第一掩模层内的图案转移至该目标层内。
18.如权利要求17所述的半导体装置的制造方法，其中，该第一材料为硅，且该第二材料为氧化硅。
19.如权利要求17所述的半导体装置的制造方法，还包括形成多个接点于该目标层内。
20.如权利要求19所述的半导体装置的制造方法，其中，所述接点中一第一接点与一第二接点之间隔开20nm。
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