CN111508929B - 图形片及半导体中间产物 - Google Patents

图形片及半导体中间产物 Download PDF

Info

Publication number
CN111508929B
CN111508929B CN202010306855.2A CN202010306855A CN111508929B CN 111508929 B CN111508929 B CN 111508929B CN 202010306855 A CN202010306855 A CN 202010306855A CN 111508929 B CN111508929 B CN 111508929B
Authority
CN
China
Prior art keywords
layer
mask layer
mask
thickness
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010306855.2A
Other languages
English (en)
Other versions
CN111508929A (zh
Inventor
谢秋实
史小平
周清军
李东三
王春
张轶铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Naura Microelectronics Equipment Co Ltd
Original Assignee
Beijing Naura Microelectronics Equipment Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Naura Microelectronics Equipment Co Ltd filed Critical Beijing Naura Microelectronics Equipment Co Ltd
Priority to CN202010306855.2A priority Critical patent/CN111508929B/zh
Publication of CN111508929A publication Critical patent/CN111508929A/zh
Priority to EP21789169.6A priority patent/EP4138125A4/en
Priority to KR1020227035582A priority patent/KR102586690B1/ko
Priority to PCT/CN2021/085171 priority patent/WO2021208757A1/zh
Priority to JP2022563055A priority patent/JP7372482B2/ja
Priority to TW110112502A priority patent/TWI755313B/zh
Application granted granted Critical
Publication of CN111508929B publication Critical patent/CN111508929B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种图形片及半导体中间产物，图形片包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、介质层和衬底层，第一掩膜层为光刻胶层；第一掩膜层具有第一图形孔，第一图形孔沿第一掩膜层的厚度方向贯穿第一掩膜层，第一掩膜层的厚度为d1，第二掩膜层的厚度为d2，介质层的厚度为d4，衬底层与第一掩膜层的选择比为S1，衬底层与第二掩膜层的选择比为S2，介质层与第一掩膜层的选择比为S3，介质层与第二掩膜层的选择比为S4，第二掩膜层与第一掩膜层的选择比为S5；其中，d1·S5＞d2，且d2≥(d1－d4/S3)·S2/S1+d4/S4；或者，d1·S5＝d2，且d2＞(d1－d4/S3)·S2/S1+d4/S4。采用上述技术方案可以在衬底层上形成深度较大的孔，以满足使用需求。

Description

图形片及半导体中间产物
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种图形片及半导体中间产物。
背景技术
受用户需求的影响，IC制造业已经从2D平面集成制造技术转向3D立体集成制造技术。在3D立体集成制造技术中，采用刻蚀技术可以使晶圆与晶圆之间形成垂直导通关系。衬底层的表面设置有CMOS介质层，在形成通孔的过程中，需先贯穿CMOS介质层，再在衬底层上形成通孔。
目前，通常在介质层背离衬底层的一侧形成掩膜，掩膜通常为光刻胶，以通过刻蚀的方式形成通孔。随着技术的进步，能够形成的通孔的直径已经从原来5～10um缩小到2～5um。受光刻技术的曝光能量和精度等因素的限制，光刻胶形成的掩膜的厚度需小于掩膜上通孔的直径，这使得光刻胶形成的掩膜的厚度存在上限。由于介质层和衬底层与光刻胶之间的选择比均为定值，因此，在形成直径较小的孔的过程中，如果仍采用光刻胶作为掩膜，则刻蚀过程中无法在衬底层上形成深度较大的孔，无法满足使用需求。
发明内容
本发明公开一种图形片及半导体中间产物，以解决采用刻蚀的方式在晶圆等被刻蚀件上形成通孔时，因目前的掩膜结构的厚度存在上限，从而借助这种掩膜结构无法在衬底层上形成深度较大的孔，无法满足使用需求。
为了解决上述问题，本发明采用下述技术方案：
第一方面，本发明提供了一种图形片，其包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、介质层和衬底层，所述第一掩膜层为光刻胶层；
所述第一掩膜层具有第一图形孔，所述第一图形孔沿所述第一掩膜层的厚度方向贯穿所述第一掩膜层，所述第一掩膜层的厚度为d1，所述第二掩膜层的厚度为d2，所述介质层的厚度为d4，所述衬底层与所述第一掩膜层的选择比为S1，所述衬底层与所述第二掩膜层的选择比为S2，所述介质层与所述第一掩膜层的选择比为S3，所述介质层与所述第二掩膜层的选择比为S4，第二掩膜层与第一掩膜层的选择比为S5；其中，d1·S5＞d2，且d2≥(d1－d4/S3)·S2/S1+d4/S4；或者，d1·S5＝d2，且d2＞(d1－d4/S3)·S2/S1+d4/S4。
第二方面，本发明提供一种半导体中间产物，由上述图形片采用刻蚀工艺形成，其特征在于，包括自上而下依次层叠设置的第二掩膜层、介质层和衬底层，所述半导体中间产物中的所述第二掩膜层的厚度小于所述图形片中所述第二掩膜层的厚度，所述第二掩膜层具有贯穿所述第二掩膜层的第二图形孔，所述介质层具有与所述第二图形孔相对设置，且贯穿所述介质层的第四图形孔，所述衬底层具有与所述第四图形孔相对设置，且贯穿所述衬底层的第五图形孔。
第三方面，本发明还提供一种图形片，包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、第三掩膜层、介质层和衬底层，所述第一掩膜层为光刻胶层；
所述第一掩膜层具有第一图形孔，所述第一图形孔沿所述第一掩膜层的厚度方向贯穿所述第一掩膜层，所述第一掩膜层的厚度为d1＇，所述第二掩膜层的厚度为d2＇，所述第三掩膜层的厚度为d3＇，所述介质层的厚度为d4＇，所述衬底层与所述第一掩膜层的选择比为S1＇，所述衬底层与所述第三掩膜层的选择比为S2＇，所述介质层与所述第一掩膜层的选择比为S3＇，所述介质层与所述第三掩膜层的选择比为S4＇，第二掩膜层与第一掩膜层的选择比为S5＇所述第三掩膜层与所述第二掩膜层的选择比为S6＇，其中，d1＇·S5＞d2＇，且d2＇·S6＇≥d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S5≥d2＇，且d2＇·S6＇＞d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S≥d2＇，且d2＇·S6＇≥d3＇，且d3＇＞(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇。
第四方面，本发明提供一种半导体中间产物，由上述图形片采用刻蚀工艺形成，其特征在于，包括自上而下依次层叠设置的第三掩膜层、介质层和衬底层，所述半导体中间产物中的所述第三掩膜层的厚度小于所述图形片中所述第三掩膜层的厚度，所述第三掩膜层具有贯穿所述第三掩膜层的第三图形孔，所述介质层具有与所述第三图形孔相对设置，且贯穿所述介质层的第四图形孔，所述衬底层具有与所述第四图形孔相对设置，且贯穿所述衬底层的第五图形孔。
本发明采用的技术方案能够达到以下有益效果：
本发明公开一种图形片及半导体中间产物，图形片包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、介质层和衬底层，其中，第一掩膜层为光刻胶层，且第一掩膜层具有第一图形孔，第一图形孔沿第一掩膜层的厚度方向贯穿第一掩膜层，第一掩膜层的厚度为d1，第二掩膜层的厚度为d2，介质层的厚度为d4，衬底层与第一掩膜层的选择比为S1，衬底层与第二掩膜层的选择比为S2，介质层与第一掩膜层的选择比为S3，介质层与第二掩膜层的选择比为S4，第二掩膜层与第一掩膜层的选择比为S5；其中，d1·S5＞d2，且d2≥(d1－d4/S3)·S2/S1+d4/S4；或者，d1·S5＝d2，且d2＞(d1－d4/S3)·S2/S1+d4/S4。
在刻蚀厚度为d4的介质层以及衬底层的过程中，相较于单独使用光刻胶作为介质层和衬底层的掩膜结构而言，采用本发明公开的图形片中的第二掩膜层(和第一掩膜层的一部分)作为介质层和衬底层的掩膜结构时，在衬底层上形成的孔的深度更大，可以满足使用需求。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例公开的图形片的剖面示意图；
图2为本发明实施例公开的图形片进行刻蚀过程时的一种中间产物的剖面示意图；
图3为本发明实施例公开的图形片进行刻蚀过程时的另一种中间产物的剖面示意图；
图4为本发明实施例公开的图形片进行刻蚀过程时的再一种中间产物的剖面示意图；
图5为本发明实施例公开的图形片进行刻蚀过程时的又一种中间产物的剖面示意图。
附图标记说明：
100-第一掩膜层、110-第一图形孔、
200-第二掩膜层、210-第二图形孔、
300-第三掩膜层、310-第三图形孔、
400-介质层、410-第四图形孔、
500-衬底层、510-第五图形孔。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施例及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下结合附图，详细说明本发明各个实施例公开的技术方案。
本发明的第一实施例公开一种图形片，其包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、介质层和衬底层。在对图形片进行刻蚀的过程中，第一掩膜层和第二掩膜层均作为掩膜结构存在，以在介质层和衬底层上形成通孔。
其中，第一掩膜层为光刻胶层，通过曝光等方式可以在第一掩膜层上形成第一图形孔，第一图形孔可以为圆形孔，其半径可以根据实际需求确定。通过改变曝光能量等方式，可以在厚度满足预设范围内的第一图形孔上形成第一图形孔，且保证第一图形孔沿第一掩膜层的厚度方向贯穿第一掩膜层，从而在对图形片进行刻蚀的过程中，利用第一掩膜层作为掩膜结构，对第一掩膜层下方的第二掩膜层进行刻蚀。当然，在本发明的其他实施例中，第一掩膜层还可以作为第二掩膜层和介质层(以及衬底层)的掩膜结构。
介质层可以为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)，介质层上设置有CMOS电路。因硅元素具有良好的半导体性能，且取材简便，成本较低，因此通常被用来制作半导体产品。基于上述实施例，可选地，第二掩膜层采用含硅元素的材料形成，从而在借助第二掩膜层对衬底层进行刻蚀的过程中，能够同时刻蚀二者的材料较多，较容易选择和取材，进而可以降低加工难度和加工成本。
可选地，第二掩膜层为二氧化硅层，这可以进一步降低第二掩膜层的材料成本和加工难度，提升产品竞争力。另外，在第二掩膜层采用含硅元素的材料形成的情况下，可以通过氟的等离子体对第二掩膜层和介质层，以及第二掩膜层和衬底层进行刻蚀，以借助第二掩膜层作为掩膜结构，在衬底层和厚度为d4的介质层上形成贯穿孔。
第一掩膜层的厚度为d1，第二掩膜层的厚度为d2，介质层的厚度为d4，衬底层与第一掩膜层的选择比为S1，衬底层与第二掩膜层的选择比为S2，介质层与第一掩膜层的选择比为S3，介质层与第二掩膜层的选择比为S4，第二掩膜层与第一掩膜层的选择比为S5。需要说明的是，选择比指的是在同一刻蚀条件下，一种材料与另一种材料相对刻蚀速率快慢。例如，衬底层与第一掩膜层的选择比为S1指的是在同一条件下，第一掩膜层作为掩蔽材料，且衬底层作为被刻蚀材料进行刻蚀时，衬底层的被刻蚀速率与第一掩膜层的被刻蚀速率的比值。
基于上述实施例公开的图形片的结构，通过使d1·S5＞d2，且d2≥(d1－d4/S3)·S2/S1+d4/S4；或者，使d1·S5＝d2，且d2＞(d1－d4/S3)·S2/S1+d4/S4，可以在刻蚀介质层和衬底层的过程中，保证本实施例公开的图形片中的第二掩膜层(和第一掩膜层的一部分)作为介质层和衬底层的掩膜结构，能够比单独使用光刻胶(也就是第一掩膜层)作为介质层和衬底层的掩膜结构在衬底层上形成深度更大的孔，以满足使用需求。
详细地说，d1·S5所代表的含义为刻蚀厚度为d1的第一掩膜层所用的时间内，能够同时刻蚀的第二掩膜层的厚度为dx，在dx＝d2的情况下，可以认为厚度为d2的第二掩膜层被刻蚀完时，厚度为d1的第一掩膜层也刚好被刻蚀完，从而在借助第一掩膜层作为掩膜结构刻蚀第二掩膜层的过程中，当厚度为d1的第一掩膜层被刻蚀完时，第二掩膜层上正好可以形成贯穿第二掩膜层的第二图形孔，且第二图形孔与被刻蚀完之前的第一掩膜层上的第一图形孔的位置相对。显然，在d1·S5＞d2的情况下，则可以认为，在借助第一掩膜层作为掩膜结构刻蚀第二掩膜层的过程中，厚度为d2的第二掩膜层上被刻蚀出贯穿第二掩膜层且与第一图形孔相对的第二图形孔时，厚度为d1的第一掩膜层仍有存留，进而保证在刻蚀介质层和衬底层之前，第二掩膜层仍未被消耗，从而在对介质层和衬底层进行刻蚀的过程中，可以以第二掩膜层和第一掩膜层中存留的部分一并作为掩膜结构。
d2＝(d1－d4/S3)·S2/S1+d4/S4即为d2-d4/S4＝(d1－d4/S3)·S2/S1，也可以为(d2-d4/S4)/S2＝(d1－d4/S3)/S1。
其中，d4/S4表示：在借助第二掩膜层作为掩膜结构对介质层进行刻蚀的过程中，刻蚀厚度为d4的介质层所需消耗的第二掩膜层的厚度；进而，d2-d4/S4即为借助第二掩膜层作为掩膜结构，刚好在介质层上形成贯穿孔时，第二掩膜层剩余的厚度。(d2-d4/S4)/S2代表厚度为d2-d4/S4的第二掩膜层所能够刻蚀的衬底层的厚度。
相似地，d1－d4/S3即为借助第一掩膜层作为掩膜结构，对介质层和衬底层进行刻蚀的过程中，刚好在介质层上形成贯穿孔时，第一掩膜层剩余的厚度。进而，(d1－d4/S3)/S1即为厚度为d1－d4/S3的第一掩膜层所能够刻蚀的衬底层的厚度。
显然，在(d2-d4/S4)/S2＝(d1－d4/S3)/S1时，则可以认为厚度为d1的第一掩膜层与厚度为d2的第二掩膜层在作为介质层和衬底层的掩膜结构时，能够在厚度为d4的介质层上形成贯穿介质层的贯穿孔之后，还能在衬底层上形成的孔的深度相等(或者，还能在厚度相等的衬底层上形成贯穿衬底层的贯穿孔)。因此，在(d2-d4/S4)/S2＞(d1－d4/S3)/S1，即d2＞(d1－d4/S3)·S2/S1+d4/S4的情况下，可以认为厚度为d2的第二掩膜层和厚度为d1的第一掩膜层分别作为刻蚀介质层和衬底层的掩膜结构时，在厚度为d4的介质层上形成贯穿介质层的贯穿孔之后，厚度为d2的第二掩膜层剩余的部分比厚度为d1的第一掩膜层剩余的部分在衬底层上形成孔的深度更大。
综上，在刻蚀厚度为d4的介质层以及衬底层的过程中，相较于单独使用光刻胶作为介质层和衬底层的掩膜结构而言，通过使本实施例中公开的图形片中的第二掩膜层满足下述关系：d1·S5＞d2，且d2≥(d1－d4/S3)·S2/S1+d4/S4；或者，使d1·S5＝d2，且d2＞(d1－d4/S3)·S2/S1+d4/S4，即可保证本发明公开的图形片中的第二掩膜层(和第一掩膜层的一部分)作为介质层和衬底层的掩膜结构时，能够在衬底层上形成深度更大的孔，以满足使用需求。
需要说明的是，在保证厚度为d2的第二掩膜层被刻蚀完之前能够在厚度为d4的介质层上形成贯穿介质层的贯穿孔的情况下，可以根据实际需求确定介质层的厚度d4的值。
基于上述实施例，本发明还公开一种半导体中间产物，半导体中间产物采用上述实施例公开的图形片采用刻蚀工艺形成，半导体中间产物包括自上而下依次层叠设置的第二掩膜层、介质层和衬底层，所述半导体中间产物中的所述第二掩膜层的厚度小于所述图形片中所述第二掩膜层的厚度，所述第二掩膜层具有贯穿所述第二掩膜层的第二图形孔，所述介质层具有与所述第二图形孔相对设置，且贯穿所述介质层的第四图形孔，所述衬底层具有与所述第四图形孔相对设置，且贯穿所述衬底层的第五图形孔。
通过使所形成的半导体中间产物仍存留有预设尺寸的第二掩膜层，在图形片的刻蚀过程中，可以防止出现介质层被刻蚀的情况，从而保证介质层不会受损，进而保证半导体中间产物具备完整性能。
可选地，刻蚀工艺为TSV(Through Silicon Vias，硅通孔)工艺，以进一步降低加工难度，提升加工效率。
如图1所示，本发明的第二实施例公开一种图形片，其包括自上而下依次层叠设置的第一掩膜层100、第二掩膜层200、第三掩膜层300、介质层400和衬底层500。在对图形片进行刻蚀的过程中，第一掩膜层100、第二掩膜层200和第三掩膜层300均作为掩膜结构存在，以在介质层400和衬底层500上形成通孔。
其中，第一掩膜层100为光刻胶层，通过曝光等方式可以在第一掩膜层100上形成第一图形孔110，第一图形孔110可以为圆形孔，其半径可以根据实际需求确定。通过改变曝光能量等方式，可以在厚度满足预设范围内的第一图形孔110上形成第一图形孔110，且保证第一图形孔110沿第一掩膜层100的厚度方向贯穿第一掩膜层100，从而在对图形片进行刻蚀的过程中，利用第一掩膜层100作为掩膜结构，对第一掩膜层100下方的第二掩膜层200进行刻蚀。当然，在本发明的其他实施例中，第一掩膜层100还可以作为第二掩膜层200和第三掩膜层300(以及介质层400和衬底层500)的掩膜结构。
介质层400可以为CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)，介质层400上设置有CMOS电路。因硅元素具有良好的半导体性能，且取材简便，成本较低，因此通常被用来制作半导体产品。基于上述实施例，可选地，第二掩膜层200采用含硅元素的材料形成，从而在借助第二掩膜层200对衬底层500进行刻蚀的过程中，能够同时刻蚀二者的材料较多，较容易选择和取材，进而可以降低加工难度和加工成本。
可选地，第二掩膜层200为二氧化硅层，这可以进一步降低第二掩膜层200的材料成本和加工难度，提升产品竞争力。可选地，第三掩膜层300为APFα-C层。在第三掩膜层300为APFα-C层的情况下，可以通过氧的等离子体对第三掩膜层300和介质层400，以及第三掩膜层300和衬底层500进行刻蚀，以借助第三掩膜层300作为掩膜结构，在衬底层500和厚度为d4＇的介质层400上形成贯穿孔。
第一掩膜层100的厚度为d1＇，第二掩膜层200的厚度为d2＇，第三掩膜层300的厚度为d3＇，介质层400的厚度为d4＇，衬底层500与第一掩膜层100的选择比为S1＇，衬底层500与第三掩膜层300的选择比为S2＇，介质层400与第一掩膜层100的选择比为S3＇，介质层400与第三掩膜层300的选择比为S4＇，第二掩膜层200与第一掩膜层100的选择比为S5＇，第三掩膜层300与第二掩膜层200的选择比为S6＇。需要说明的是，选择比指的是在同一刻蚀条件下，一种材料与另一种材料相对刻蚀速率快慢。例如，衬底层500与第一掩膜层100的选择比为S1＇指的是在同一条件下，第一掩膜层100作为掩蔽材料，且衬底层500作为被刻蚀材料进行刻蚀时，衬底层500的被刻蚀速率与第一掩膜层100的被刻蚀速率的比值。
基于上述实施例公开的图形片的结构，通过使d1＇·S5＇＞d2＇，且d2＇·S6＇≥d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S5＇≥d2＇，且d2＇·S6＇＞d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S≥d2＇，且d2＇·S6＇≥d3＇，且d3＇＞(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇，可以在刻蚀介质层400和衬底层500的过程中，保证本实施例公开的图形片中的第三掩膜层300(和第二掩膜层200的至少一部分，以及第一掩膜层100的一部分)作为介质层400和衬底层500的掩膜结构，能够比单独使用光刻胶(也就是第一掩膜层100)作为介质层400和衬底层500的掩膜结构在衬底层500上形成深度更大的孔，以满足使用需求。
详细地说，d1＇·S5＇所代表的含义为刻蚀厚度为d1＇的第一掩膜层100所用的时间内，能够同时刻蚀的第二掩膜层200的厚度为dx，在dx＝d2＇的情况下，可以认为厚度为d2＇的第二掩膜层200被刻蚀完时，厚度为d1＇的第一掩膜层100也刚好被刻蚀完，从而在借助第一掩膜层100作为掩膜结构刻蚀第二掩膜层200的过程中，当厚度为d1＇的第一掩膜层100被刻蚀完时，第二掩膜层200上正好可以形成贯穿第二掩膜层200的第二图形孔210，且第二图形孔210与被刻蚀完之前的第一掩膜层100上的第一图形孔110的位置相对。显然，如图2所示，在d1＇·S5＇＞d2＇的情况下，则可以认为，在借助第一掩膜层100作为掩膜结构刻蚀第二掩膜层200的过程中，厚度为d2＇的第二掩膜层200上被刻蚀出贯穿第二掩膜层200且与第一图形孔110相对的第二图形孔210时，厚度为d1＇的第一掩膜层100仍有存留，进而保证在刻蚀介质层400和衬底层500之前，第二掩膜层200仍未被消耗，从而在对介质层400和衬底层500进行刻蚀的过程中，可以以第二掩膜层200和第一掩膜层100中存留的部分一并作为掩膜结构。
d2＇·S6＇所代表的含义为刻蚀厚度为d2＇的第二掩膜层200所用的时间内，能够同时刻蚀的第三掩膜层300的厚度为dy，在dy＝d3＇的情况下，可以认为厚度为d3＇的第三掩膜层300被刻蚀完时，厚度为d2＇的第二掩膜层200也刚好被刻蚀完，从而在借助第二掩膜层200作为掩膜结构刻蚀第三掩膜层300的过程中，当厚度为d2＇的第二掩膜层200被刻蚀完时，第三掩膜层300上正好可以形成贯穿第三掩膜层300的第三图形孔310，且第三图形孔310与被刻蚀完之前的第二掩膜层200上的第二图形孔210的位置相对。显然，在d2＇·S6＇＞d3＇的情况下，如图3所示，则可以认为，在借助第二掩膜层200作为掩膜结构刻蚀第三掩膜层300的过程中，厚度为d3＇的第三掩膜层300上被刻蚀出贯穿第三掩膜层300且与第二图形孔210相对的第三图形孔310时，厚度为d2＇的第二掩膜层200仍有存留，进而保证在刻蚀介质层400和衬底层500之前，第三掩膜层300仍未被消耗，从而在对介质层400和衬底层500进行刻蚀的过程中，可以以第三掩膜层300和第二掩膜层200中存留的部分一并作为掩膜结构。
d3＇＝(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇即为d3＇-d4＇/S4＇＝(d1＇－d4＇/S3＇)·S2＇/S1＇，也可以为(d3＇-d4＇/S4＇)/S2＇＝(d1＇－d4＇/S3＇)/S1＇。
其中，d4＇/S4＇表示：在借助第三掩膜层300作为掩膜结构对介质层400进行刻蚀的过程中，刻蚀厚度为d4＇的介质层400所需消耗的第三掩膜层300的厚度；进而，d3＇-d4＇/S4＇即为借助第三掩膜层300作为掩膜结构，刚好在介质层400上形成贯穿孔时，第三掩膜层300剩余的厚度，如图4所示。(d3＇-d4＇/S4＇)/S2＇代表厚度为d3＇-d4＇/S4＇的第三掩膜层300所能够刻蚀的衬底层500的厚度，如图5所示。
相似地，d1＇－d4＇/S3＇即为借助第一掩膜层100作为掩膜结构，对介质层400和衬底层500进行刻蚀的过程中，刚好在介质层400上形成贯穿孔时，第一掩膜层100剩余的厚度。进而，(d1＇－d4＇/S3＇)/S1＇即为厚度为d1＇－d4＇/S3＇的第一掩膜层100所能够刻蚀的衬底层500的厚度。
显然，在(d3＇-d4＇/S4＇)/S2＇＝(d1＇－d4＇/S3＇)/S1＇时，则可以认为厚度为d1＇的第一掩膜层100与厚度为d3＇的第三掩膜层300在作为介质层400和衬底层500的掩膜结构时，能够在厚度为d4＇的介质层400上形成贯穿介质层400的贯穿孔之后，还能在衬底层500上形成的孔的深度相等(或者，还能在厚度相等的衬底层500上形成贯穿衬底层500的贯穿孔)。因此，在(d3＇-d4＇/S4＇)/S2＇＞(d1＇－d4＇/S3＇)/S1＇，即d3＇＞(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇的情况下，可以认为厚度为d3＇的第三掩膜层300和厚度为d1＇的第一掩膜层100分别作为刻蚀介质层400和衬底层500的掩膜结构时，在厚度为d4＇的介质层400上形成贯穿介质层400的贯穿孔之后，厚度为d3＇的第三掩膜层300剩余的部分能比厚度为d1＇的第一掩膜层100剩余的部分在衬底层500上形成孔的深度更大。
综上，在刻蚀厚度为d4＇的介质层400以及衬底层500的过程中，相较于单独使用光刻胶作为介质层400和衬底层500的掩膜结构而言，通过使本实施例中公开的图形片中的第三掩膜层300满足下述关系：d1＇·S5＇＞d2＇，且d2＇·S6＇≥d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S5＇≥d2＇，且d2＇·S6＇＞d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S≥d2＇，且d2＇·S6＇≥d3＇，且d3＇＞(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇，即可保证本发明公开的图形片中的第三掩膜层300(和第二掩膜层200的至少一部分，以及第一掩膜层100的一部分)作为介质层400和衬底层500的掩膜结构时，能够在衬底层500上形成深度更大的孔，以满足使用需求。
需要说明的是，在保证厚度为d3＇的第三掩膜层300被刻蚀完之前能够在厚度为d4＇的介质层400上形成贯穿介质层400的贯穿孔的情况下，可以根据实际需求确定介质层400的厚度d4＇的值。
基于上述实施例，本发明还公开一种半导体中间产物，半导体中间产物采用上述实施例公开的图形片采用刻蚀工艺形成，半导体产物包括自上而下依次层叠设置的第三掩膜层300、介质层400和衬底层500，所述半导体中间产物中的所述第三掩膜层300的厚度小于所述图形片中所述第三掩膜层300的厚度，所述第三掩膜层300具有贯穿所述第三掩膜层300的第三图形孔310，所述介质层400具有与所述第三图形孔310相对设置，且贯穿所述介质层400的第四图形孔410，所述衬底层500具有与所述第四图形孔410相对设置，且贯穿所述衬底层500的第五图形孔510。
通过使所形成的半导体中间产物仍存留有预设尺寸的第三掩膜层300，在图形片的刻蚀过程中，可以防止出现介质层400被刻蚀的情况，从而保证介质层400不会受损，进而保证半导体中间产物具备完整性能。
可选地，刻蚀工艺为TSV(Through Silicon Vias，硅通孔)工艺，以进一步降低加工难度，提升加工效率。
本发明上文实施例中重点描述的是各个实施例之间的不同，各个实施例之间不同的优化特征只要不矛盾，均可以组合形成更优的实施例，考虑到行文简洁，在此则不再赘述。
以上所述仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (9)

1.一种图形片，其特征在于，包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、介质层和衬底层，所述第一掩膜层为光刻胶层；
所述第一掩膜层具有第一图形孔，所述第一图形孔沿所述第一掩膜层的厚度方向贯穿所述第一掩膜层，所述第一掩膜层的厚度为d1，所述第二掩膜层的厚度为d2，所述介质层的厚度为d4，所述衬底层与所述第一掩膜层的选择比为S1，所述衬底层与所述第二掩膜层的选择比为S2，所述介质层与所述第一掩膜层的选择比为S3，所述介质层与所述第二掩膜层的选择比为S4，第二掩膜层与第一掩膜层的选择比为S5；其中，d1·S5＞d2，且d2≥(d1－d4/S3)·S2/S1+d4/S4；或者，d1·S5＝d2，且d2＞(d1－d4/S3)·S2/S1+d4/S4。
2.根据权利要求1所述的图形片，其特征在于，所述第二掩膜层由含硅元素的材料形成。
3.根据权利要求2所述的图形片，其特征在于，所述第二掩膜层为二氧化硅层。
4.一种图形片，其特征在于，包括自上而下依次层叠设置的第一掩膜层、第二掩膜层、第三掩膜层、介质层和衬底层，所述第一掩膜层为光刻胶层；
所述第一掩膜层具有第一图形孔，所述第一图形孔沿所述第一掩膜层的厚度方向贯穿所述第一掩膜层，所述第一掩膜层的厚度为d1＇，所述第二掩膜层的厚度为d2＇，所述第三掩膜层的厚度为d3＇，所述介质层的厚度为d4＇，所述衬底层与所述第一掩膜层的选择比为S1＇，所述衬底层与所述第三掩膜层的选择比为S2＇，所述介质层与所述第一掩膜层的选择比为S3＇，所述介质层与所述第三掩膜层的选择比为S4＇，第二掩膜层与第一掩膜层的选择比为S5＇所述第三掩膜层与所述第二掩膜层的选择比为S6＇，其中，d1＇·S5＞d2＇，且d2＇·S6＇≥d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S5≥d2＇，且d2＇·S6＇＞d3＇，且d3＇≥(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇；或者，d1＇·S≥d2＇，且d2＇·S6＇≥d3＇，且d3＇＞(d1＇－d4＇/S3＇)·S2＇/S1＇+d4＇/S4＇。
5.根据权利要求4所述的图形片，其特征在于，所述第二掩膜层为二氧化硅层，和/或所述第三掩膜层为APFα-C层。
6.一种半导体中间产物，由权利要求1-3中任意一项所述的图形片采用刻蚀工艺形成，其特征在于，包括自上而下依次层叠设置的第二掩膜层、介质层和衬底层，所述半导体中间产物中的所述第二掩膜层的厚度小于所述图形片中所述第二掩膜层的厚度，所述第二掩膜层具有贯穿所述第二掩膜层的第二图形孔，所述介质层具有与所述第二图形孔相对设置，且贯穿所述介质层的第四图形孔，所述衬底层具有与所述第四图形孔相对设置，且贯穿所述衬底层的第五图形孔。
7.根据权利要求6所述的半导体中间产物，其特征在于，所述刻蚀工艺为TSV工艺。
8.一种半导体中间产物，由权利要求4或5所述的图形片采用刻蚀工艺形成，其特征在于，包括自上而下依次层叠设置的第三掩膜层、介质层和衬底层，所述半导体中间产物中的所述第三掩膜层的厚度小于所述图形片中所述第三掩膜层的厚度，所述第三掩膜层具有贯穿所述第三掩膜层的第三图形孔，所述介质层具有与所述第三图形孔相对设置，且贯穿所述介质层的第四图形孔，所述衬底层具有与所述第四图形孔相对设置，且贯穿所述衬底层的第五图形孔。
9.根据权利要求8所述的半导体中间产物，其特征在于，所述刻蚀工艺为TSV工艺。
CN202010306855.2A 2020-04-17 2020-04-17 图形片及半导体中间产物 Active CN111508929B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN202010306855.2A CN111508929B (zh) 2020-04-17 2020-04-17 图形片及半导体中间产物
EP21789169.6A EP4138125A4 (en) 2020-04-17 2021-04-02 GRAPHIC FILM, SEMICONDUCTOR INTERMEDIATE PRODUCT AND HOLE ETCHING METHOD
KR1020227035582A KR102586690B1 (ko) 2020-04-17 2021-04-02 패턴 시트, 반도체 중간 산물 및 홀 에칭 방법
PCT/CN2021/085171 WO2021208757A1 (zh) 2020-04-17 2021-04-02 图形片、半导体中间产物及孔刻蚀方法
JP2022563055A JP7372482B2 (ja) 2020-04-17 2021-04-02 パターンシート、半導体中間製品及びホールエッチング方法
TW110112502A TWI755313B (zh) 2020-04-17 2021-04-07 圖形片、半導體中間產物及孔蝕刻方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010306855.2A CN111508929B (zh) 2020-04-17 2020-04-17 图形片及半导体中间产物

Publications (2)

Publication Number Publication Date
CN111508929A CN111508929A (zh) 2020-08-07
CN111508929B true CN111508929B (zh) 2022-02-22

Family

ID=71876244

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010306855.2A Active CN111508929B (zh) 2020-04-17 2020-04-17 图形片及半导体中间产物

Country Status (6)

Country Link
EP (1) EP4138125A4 (zh)
JP (1) JP7372482B2 (zh)
KR (1) KR102586690B1 (zh)
CN (1) CN111508929B (zh)
TW (1) TWI755313B (zh)
WO (1) WO2021208757A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577763A (zh) * 2003-06-30 2005-02-09 英特尔公司 半导体蚀刻速度改进
CN102856210A (zh) * 2012-08-23 2013-01-02 上海宏力半导体制造有限公司 半导体结构的形成方法以及vdmos晶体管的形成方法
CN103794488A (zh) * 2012-11-02 2014-05-14 北京北方微电子基地设备工艺研究中心有限责任公司 一种衬底的刻蚀方法
CN104347371A (zh) * 2013-07-24 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108847387A (zh) * 2018-06-22 2018-11-20 长江存储科技有限责任公司 一种孔形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472035B1 (ko) * 2002-12-18 2005-03-10 동부아남반도체 주식회사 반도체 소자의 제조 방법
JP4278497B2 (ja) * 2003-11-26 2009-06-17 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
TWI280612B (en) * 2003-12-30 2007-05-01 Macronix Int Co Ltd Planarization method of semiconductor deposition layer
JP2009094279A (ja) * 2007-10-09 2009-04-30 Elpida Memory Inc ホールパターンの形成方法および半導体装置の製造方法
US20100330805A1 (en) * 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
CN102087959B (zh) * 2009-12-04 2013-07-17 中芯国际集成电路制造(上海)有限公司 动态随机存取存储器及其电容器的制造方法
WO2011121166A1 (en) * 2010-03-29 2011-10-06 Silecs Oy Etch resistant alumina based coatings
KR101732975B1 (ko) 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
CN102737984B (zh) 2012-07-06 2015-08-05 中微半导体设备(上海)有限公司 半导体结构的形成方法
US9219032B2 (en) * 2012-07-09 2015-12-22 Qualcomm Incorporated Integrating through substrate vias from wafer backside layers of integrated circuits
KR102114340B1 (ko) * 2013-07-25 2020-05-22 삼성전자주식회사 Ｔｓｖ 구조 및 디커플링 커패시터를 구비한 집적회로 소자 및 그 제조 방법
KR20150031672A (ko) 2013-09-16 2015-03-25 삼성전자주식회사 반도체 소자의 제조 방법
KR102079283B1 (ko) * 2013-10-15 2020-02-19 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
CN105118901B (zh) * 2015-07-29 2017-08-25 湘能华磊光电股份有限公司 一种深槽蚀刻方法
EP3411899A1 (en) * 2016-02-01 2018-12-12 King Abdullah University Of Science And Technology Hybrid mask for deep etching
CN106098549A (zh) * 2016-08-27 2016-11-09 力特半导体（无锡）有限公司 使用表面掩膜结构进行硅刻蚀的方法
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
US10699943B2 (en) * 2018-04-30 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contacts in a semiconductor device
KR20210028801A (ko) 2019-09-04 2021-03-15 삼성전자주식회사 반도체 소자
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577763A (zh) * 2003-06-30 2005-02-09 英特尔公司 半导体蚀刻速度改进
CN102856210A (zh) * 2012-08-23 2013-01-02 上海宏力半导体制造有限公司 半导体结构的形成方法以及vdmos晶体管的形成方法
CN103794488A (zh) * 2012-11-02 2014-05-14 北京北方微电子基地设备工艺研究中心有限责任公司 一种衬底的刻蚀方法
CN104347371A (zh) * 2013-07-24 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108847387A (zh) * 2018-06-22 2018-11-20 长江存储科技有限责任公司 一种孔形成方法

Also Published As

Publication number Publication date
EP4138125A1 (en) 2023-02-22
EP4138125A4 (en) 2023-10-25
TWI755313B (zh) 2022-02-11
JP7372482B2 (ja) 2023-10-31
KR102586690B1 (ko) 2023-10-10
WO2021208757A1 (zh) 2021-10-21
TW202141624A (zh) 2021-11-01
JP2023517775A (ja) 2023-04-26
CN111508929A (zh) 2020-08-07
KR20220154193A (ko) 2022-11-21

Similar Documents

Publication Publication Date Title
KR100772704B1 (ko) 테이퍼형태의 트렌치를 갖는 반도체소자의 제조 방법
US20120322263A1 (en) Methods of etching single crystal silicon
US5933749A (en) Method for removing a top corner of a trench
CN111508929B (zh) 图形片及半导体中间产物
JP2015198135A (ja) 半導体装置の製造方法
JPS58202560A (ja) 半導体装置およびその製造方法
CN110690197A (zh) 一种半导体对位结构及半导体基板
JPH03252131A (ja) 半導体装置の製造方法
US11488961B2 (en) Semiconductor device
CN112510018B (zh) 半导体器件及其制造方法
CN102956543B (zh) 一种硅通孔的制作方法
US20070155126A1 (en) Method for manufacturing semiconductor device with overlay vernier
CN108417531A (zh) 一种接触孔的刻蚀方法
US20090065892A1 (en) Semiconductor device and method for manufacturing the same
US8377794B2 (en) Method of manufacturing semiconductor device, and semiconductor device
JPS5898927A (ja) シリコン基板のエツチング方法
CN106128994B (zh) 沟槽刻蚀工艺方法
JPH051977B2 (zh)
CN112786568B (zh) 一种半导体对准结构、制造方法及其掩膜版组
JPH01248523A (ja) 半導体装置の製造方法
KR100781872B1 (ko) 소자분리막 형성 방법
CN108807267B (zh) 半导体装置及其制造方法
CN114284203A (zh) 带有顶部圆角沟槽隔离结构的制造方法
KR100456530B1 (ko) 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법
JP2009289787A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant