KR100472035B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100472035B1
KR100472035B1 KR10-2002-0081371A KR20020081371A KR100472035B1 KR 100472035 B1 KR100472035 B1 KR 100472035B1 KR 20020081371 A KR20020081371 A KR 20020081371A KR 100472035 B1 KR100472035 B1 KR 100472035B1
Authority
KR
South Korea
Prior art keywords
etching
film
interlayer insulating
nitride film
pattern
Prior art date
Application number
KR10-2002-0081371A
Other languages
English (en)
Other versions
KR20040054340A (ko
Inventor
이대근
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2002-0081371A priority Critical patent/KR100472035B1/ko
Priority to US10/734,818 priority patent/US7183218B2/en
Publication of KR20040054340A publication Critical patent/KR20040054340A/ko
Application granted granted Critical
Publication of KR100472035B1 publication Critical patent/KR100472035B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

홀 식각 공정에서 EPD 시스템을 적용하여 식각 케미컬의 식각률 변화와 CMP 후 층간 절연막의 두께 변화에 관계없이 동일한 수준의 홀 식각을 가능하게 하는 반도체 소자의 제조 방법에 관한 것으로서, 층간 절연막 상에 질화막을 형성하는 단계와; 질화막 상에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계와; 감광막 패턴을 마스크로 하여 질화막을 식각하고, 계속하여 감광막 패턴과 층간 절연막을 함께 식각하는 단계와; 감광막 패턴이 식각에 의해 소멸되어 질화막이 노출되는 시점을 식각 종료 시점으로 설정하는 단계를 포함한다.

Description

반도체 소자의 제조 방법 {FABRICATION METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 홀 식각 공정에서 엔드 포인트 디텍터(end point detector, 이하 'EPD'라 칭함) 시스템을 사용 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에 있어서, 2가지 이상의 필름을 적층하고, 이 가운데 상부 필름 또는 상, 하부 필름을 식각하는 경우, 상부 필름의 식각에 의해 하부 필름이 노출될 때를 식각 종료 지점으로 정하는 EPD 시스템을 사용하고 있다.
그러나 컨택 홀이나 비아 홀 등을 형성하기 위한 홀 식각 공정에서는 웨이퍼 전체에서 홀에 의해 노출되는 면적이 5% 이내로 작기 때문에, 현재 사용하고 있는 EPD 시스템으로는 하부 필름으로 식각 종료 지점을 결정하기 어려우므로 통상의 타임 식각을 진행하게 된다.
도 1a 내지 도 1b는 종래 반도체 소자의 홀 식각 공정을 도시한 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 홀이 형성될 층간 절연막(1)을 형성하고, 층간 절연막(1) 상에 하드 마스크로 사용될 질화막(2)을 형성한다. 그리고 질화막(2) 상에 감광막 패턴(3)을 형성하고, 감광막 패턴(3)을 마스크로 질화막(2)을 식각하여 도 1b에 도시한 바와 같이 질화막 패턴(4)을 형성한다.
이어서, 질화막 패턴(4)을 마스크로 사용하여 층간 절연막(1)을 타임 식각함으로써 홀(5)을 형성한다. 이 때, 홀(5) 형성에 설정되는 식각 시간은 층간 절연막(1)의 식각률을 고려하여 결정한다.
그러나 전술한 타임 식각은 챔버 내부의 조건이나 상태가 항상 동일하다는 전제 하에 진행되는 식각이므로, 식각 케미컬의 식각률 변화와 CMP(chemical mechanical polishing) 후 층간 절연막의 두께 변화에 의해 원하는 수준으로 층간 절연막을 식각하지 못하는 문제를 초래한다.
따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 홀 식각 공정에서 EPD 시스템을 적용하여 식각 케미컬의 식각률 변화와 CMP 후 층간 절연막의 두께 변화에 관계없이 동일한 수준의 홀 식각을 가능하게 하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은,
층간 절연막 상에 질화막을 형성하는 단계와; 질화막 상에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계와; 감광막 패턴을 마스크로 하여 질화막을 식각하고, 계속하여 감광막 패턴과 층간 절연막을 함께 식각하는 단계와; 감광막 패턴이 식각에 의해 소멸되어 질화막이 노출되는 시점을 식각 종료 시점으로 설정하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
감광막 패턴이 소멸되어 질화막이 노출된 다음에는 질화막을 마스크로 하여 층간 절연막을 과식각할 수 있다.
바람직하게, 질화막은 200∼800Å의 두께로 이루어지고, 감광막 패턴은 2500∼3500Å의 두께로 이루어진다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 홀 식각 공정을 도시한 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 컨택 홀 또는 비아 홀 등을 형성할 층간 절연막(11) 상에 질화막(12)을 형성한다. 질화막(12)은 이후의 홀 식각 공정에서 하드 마스크의 역할을 수행하며, 보통 200∼800Å 정도의 두께로 증착하는 것이 바람직하고, 일례로 500Å 두께로 증착할 수 있다.
이어서, 질화막(12) 상에 감광막을 형성하고, 감광막을 노광 및 현상하여 감광막 패턴(13)을 형성한다. 본 발명에서 감광막 패턴(13)은 후속 공정인 층간 절연막(11) 식각시 함께 식각되는 막으로서, 층간 절연막(11)과 함께 식각되는 것을 감안할 때, 층간 절연막(11)의 두께와 식각률 및 감광막 패턴(13)의 식각률을 고려하여 적절한 두께로 형성한다.
다음으로, 도 2b에 도시한 바와 같이 감광막 패턴(13)을 마스크로 하여 질화막(12)을 식각한다. 이 때, 질화막(12)을 식각한 다음 감광막 패턴(13)을 제거하지 않고 잔류시킨다. 그리고 계속하여 도 2c에 도시한 바와 같이 감광막 패턴(13)을 마스크로 하여 층간 절연막(11)의 식각을 진행시킨다.
이와 같이 층간 절연막(11)을 식각하는 과정에서, 감광막 패턴(13)이 층간 절연막(11)과 함께 식각되며, 도 2d에 도시한 바와 같이 감광막 패턴(13)이 식각에 의해 모두 소멸하여 질화막(12)이 노출되는 시점을 식각 종료 지점으로 정하여 식각을 중지시킨다.
이러한 과정에서 중요한 것은 층간 절연막(11) 식각시, 동일한 시간을 기준으로 층간 절연막(11)의 식각률이 감광막 패턴(13)의 식각률보다 상대적으로 크다는 것이며, 이러한 상대적인 식각률 차이를 감안하여 질화막(12) 식각 후 감광막 패턴(13)을 제거하지 않고 잔류시킨다.
그 결과, 층간 절연막(11)의 식각률이 대략 5000Å/min이고, 감광막 패턴(13)의 식각률이 대략 1800Å/min인 경우, 층간 절연막(11)을 7500Å 두께로 형성하고, 질화막(12) 식각 후 감광막 패턴(13)의 두께를 2500Å로 형성하면, 층간 절연막(11)이 7000Å 정도 식각되는 시점에서 감광막 패턴(13)이 모두 소멸하여 질화막(12)이 노출된다.
따라서 질화막(12)이 노출되는 시점을 식각 종료 지점으로 결정하여 홀 식각 공정에서 EPD 시스템을 적용할 수 있는 것이며, 이와 같이 EPD 시스템을 적용하는 경우 감광막 패턴(13)의 두께는 2500∼3500Å 정도가 바람직하다.
이 때, 층간 절연막(11)이 90% 정도 식각된 상태에서 식각 종료 지점을 정하고자 하는 경우, 감광막 패턴(13)의 두께를 설정치보다 작게 하고, 층간 절연막(11)이 모두 식각된 이후 식각 종료 지점을 정하고자 하는 경우에는 감광막 패턴(13)의 두께를 설정치보다 약간 크게 조절한다.
이어서, 도 2e에 도시한 바와 같이, 질화막(12)을 마스크로 하여 층간 절연막(11)을 과식각한다. 이로서 층간 절연막(11)에 컨택 홀 또는 비아 홀 등으로 사용할 홀(14)을 형성한다.
전술한 바와 같이 홀 식각 공정에서 EPD 시스템을 적용할 수 있으므로, 식각률이 다른 식각 케미컬을 사용하거나, CMP 후 층간 절연막의 두께에 변화가 발생하여도 EPD 시스템에 의해 항상 동일한 수준으로 홀 식각을 진행하는 장점을 갖는다. 또한 감광막 패턴의 두께를 조절하여 공정상 필요한 시점에서 식각 종료 지점을 정할 수 있으므로, 홀 식각을 다양하게 진행할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 따르면, 홀 식각 공정에서 EPD 시스템을 적용할 수 있으므로, 식각 케미컬의 식각률 변화와 CMP 후 층간 절연막의 두께 변화 등에 관계없이 항상 동일한 수준의 홀 식각이 가능해진다.
도 1a 내지 도 1b는 종래 반도체 소자의 홀 식각 공정을 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 홀 식각 공정을 도시한 단면도이다.

Claims (4)

  1. 층간 절연막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 하여 질화막을 식각하고, 계속하여 감광막 패턴과 층간 절연막을 함께 식각하는 단계; 및
    상기 감광막 패턴이 식각에 의해 소멸되어 상기 질화막이 노출되는 시점을 식각 종료 시점으로 설정하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 질화막을 형성할 때에는 200∼800Å의 두께로 형성하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 감광막 패턴을 형성할 때에는 2500∼3500Å의 두께로 형성하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 감광막 패턴의 소멸 이후, 상기 질화막을 마스크로 하여 상기 층간 절연막을 과식각하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.
KR10-2002-0081371A 2002-12-18 2002-12-18 반도체 소자의 제조 방법 KR100472035B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0081371A KR100472035B1 (ko) 2002-12-18 2002-12-18 반도체 소자의 제조 방법
US10/734,818 US7183218B2 (en) 2002-12-18 2003-12-12 Methods for fabricating a semiconductor device with etch end point detection

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0081371A KR100472035B1 (ko) 2002-12-18 2002-12-18 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040054340A KR20040054340A (ko) 2004-06-25
KR100472035B1 true KR100472035B1 (ko) 2005-03-10

Family

ID=32653117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0081371A KR100472035B1 (ko) 2002-12-18 2002-12-18 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US7183218B2 (ko)
KR (1) KR100472035B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902078B2 (en) * 2006-02-17 2011-03-08 Tokyo Electron Limited Processing method and plasma etching method
CN102867735A (zh) * 2012-09-17 2013-01-09 上海华力微电子有限公司 一种mom电容制造方法
CN111508929B (zh) * 2020-04-17 2022-02-22 北京北方华创微电子装备有限公司 图形片及半导体中间产物

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4376672A (en) * 1981-10-26 1983-03-15 Applied Materials, Inc. Materials and methods for plasma etching of oxides and nitrides of silicon
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US6040619A (en) * 1995-06-07 2000-03-21 Advanced Micro Devices Semiconductor device including antireflective etch stop layer
US6063711A (en) * 1998-04-28 2000-05-16 Taiwan Semiconductor Manufacturing Company High selectivity etching stop layer for damascene process
TW434886B (en) * 1999-11-04 2001-05-16 Taiwan Semiconductor Mfg Manufacturing method of stacked capacitor
US6383943B1 (en) * 2000-10-16 2002-05-07 Taiwan Semiconductor Manufacturing Company Process for improving copper fill integrity

Also Published As

Publication number Publication date
KR20040054340A (ko) 2004-06-25
US20040127055A1 (en) 2004-07-01
US7183218B2 (en) 2007-02-27

Similar Documents

Publication Publication Date Title
KR100598105B1 (ko) 반도체 패턴 형성 방법
US5895740A (en) Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US6440640B1 (en) Thin resist with transition metal hard mask for via etch application
US6319821B1 (en) Dual damascene approach for small geometry dimension
US6184142B1 (en) Process for low k organic dielectric film etch
US20030077894A1 (en) Method for forming conductive wires of semiconductor device
JPH01290236A (ja) 幅の広いトレンチを平坦化する方法
JP3312604B2 (ja) 半導体装置の製造方法
US5968711A (en) Method of dry etching A1Cu using SiN hard mask
KR100472035B1 (ko) 반도체 소자의 제조 방법
US6423650B2 (en) Ultra-thin resist coating quality by increasing surface roughness of the substrate
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
JPH08279488A (ja) 半導体装置の製造方法
KR100367695B1 (ko) 반도체소자의비아콘택형성방법
JPH1056021A (ja) 半導体装置及びその製造方法
JPH05182885A (ja) 半導体装置の製造方法
KR100688710B1 (ko) 반사 방지막 식각 방법
KR100434710B1 (ko) 반도체 소자의 비아홀 형성방법
KR100205095B1 (ko) 반도체 소자의 비트라인 형성방법
KR100487415B1 (ko) 반도체소자의 콘택홀 형성방법
KR20010047961A (ko) 산화막 마스크를 사용하는 라인 퍼스트 듀얼 다마신 패턴형성방법
KR0172293B1 (ko) 반도체 장치의 콘택홀 형성방법
KR100365745B1 (ko) 반도체장치의콘택홀형성방법
JPH11145285A (ja) 配線形成方法
KR20010003687A (ko) 반도체소자에서의 개선된 듀얼 대머신 공정

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee