JP2009289787A

JP2009289787A - 半導体装置およびその製造方法

Info

Publication number: JP2009289787A
Application number: JP2008137663A
Authority: JP
Inventors: Yoji Kitano; 洋司北野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-05-27
Filing date: 2008-05-27
Publication date: 2009-12-10

Abstract

【課題】小さい面積で大きな容量が実現できるキャパシタを提供する。
【解決手段】シリコン基板１の表面のキャパシタ形成領域１１に、平面視で正方形（矩形）の環状に形成された凹部４を、４×４の行列状に形成する。
【選択図】図１

Description

この発明は、半導体基板の表面に形成された誘電体層と前記誘電体層の上に形成された導電体層とを備えた半導体装置およびその製造方法に関する。

スプリングドライブ（登録商標）は、ぜんまいの解ける力を利用して発電を行う新規な動力源であり、環境に配慮した次世代の低パワーシステムへの応用が期待されている。集積回路を駆動する動力としてスプリングドライブ（以下、ＳＤ）を用いる場合、ＳＤの出力は交流電圧であるため、それを直流電圧に変換するための電源回路が必要である。この用途での電源回路は、昇圧および交流電圧の平滑化のためのキャパシタが必要となる。
現状ではＩＣチップの外部に配置されて接続しているキャパシタをＩＣチップに内蔵できれば、システムをコンパクトにでき、コストも抑えられ、部品点数の減少に伴う歩留まり向上も期待できる。キャパシタをＩＣチップに内蔵するためには、チップサイズの制限から占有面積を小さくする必要があり、小さい面積で容量を大きくすることが求められている。その方法として、キャパシタを構成する誘電体層を薄くする方法とキャパシタの表面積を大きくする方法がある。そして、誘電体層を薄くすることには加工上の限界があるため、キャパシタの表面積を大きくする方法が有効である。

下記の特許文献１には、キャパシタの表面積を大きくする方法として、多数の微細な島状構造を形成する程度に薄い薄膜をシリコン基板上に付着させ、この島状構造の薄膜をマスクにしてエッチングすることにより、シリコン基板の表面に形状・寸法が不規則であるが、きわめて浅い多数の微細な凹凸を形成することが記載されている。
下記の特許文献２には、キャパシタの表面積を大きくする方法として、シリコン基板に形成された深い溝にキャパシタを形成するトレンチ型キャパシタにおいて、溝の側面と底面にも凹凸を形成することが記載されている。
下記の特許文献３には、シリコン基板の表面にフォトリソグラフィおよびエッチング技術を用いて凹凸を設ける方法では、フォトマスクに形成された矩形の孔パターンの角部が実際のシリコン基板には丸く形成されるため、キャパシタの表面積が設計値よりも小さくなることが記載されている。また、これを解決するために、矩形の孔パターンの加工をＸ方向とＹ方向で別々に行うことが記載されている。
特開昭５９−３４６５２号公報特開平４−２６１５３号公報特開２００３−２２９４９７号公報

しかしながら、特許文献３の方法を採用しても、現実的には、矩形の孔パターンの角部が丸く形成されることを完全に避けることはできない。
本発明の課題は、特許文献１〜３に記載された方法で得られるキャパシタと比較して、同じ占有面積でより大きな容量が実現できるキャパシタを提供することである。

〔発明１〕
発明１の半導体装置は、半導体基板の表面に形成された誘電体層と前記誘電体層の上に形成された導電体層とを備え、前記表面は平面視で矩形の環状に形成された凹部を有する。
発明１の半導体装置によれば、前記凹部を平面視で矩形の環状に形成しているため、同じ面積の平面内に、平面視で矩形であって環状でない凹部が形成されている場合と比較して、設計上の表面積は同じであるが凹部が有する角部の数が少なくなる。角部は実際の半導体基板には丸く形成されるため、角部の数が少ないほど、キャパシタの表面積の設計値と実際値との差が小さくなる。発明１の半導体装置によれば、前記凹部を平面視で矩形の環状に形成しているため、同じ面積の平面内に、平面視で矩形であって環状でない凹部が形成されている場合と比較して、キャパシタの表面積の実際値が大きくなる。
また、前記凹部を平面視で矩形の環状に形成しているため、矩形でない環状（角部を有さない環状、例えば円、楕円）に形成されている場合と比較して、同じ面積の平面内に形成された場合の表面積を大きくすることができる。

〔発明２〕
発明２の半導体装置は、発明１の半導体装置において、前記凹部は行列状に複数個配置されている。
〔発明３〕
発明３の半導体装置は、発明１の半導体装置において、前記凹部は異なる大きさのものが複数個配置され、第１の環状体からなる凹部が前記環状体より大きい第２の環状体からなる凹部の内側に配置されている。これによれば、発明２よりも前記凹部の角部の数を少なくすることができる。
〔発明４〕
発明４の半導体装置は、発明３の半導体装置において、前記複数の凹部をなす各環状体は互いに相似形である。

〔発明５〕
発明５の半導体装置の製造方法は、半導体基板の表面に平面視で矩形の環状の凹部を形成する工程と、前記誘電体層の上に導電体層を形成する工程を備えている。この方法によれば、発明１の半導体装置を製造することができる。
発明１〜４の半導体装置は、特許文献１〜３に記載された方法で得られるキャパシタと比較して、同じ占有面積でより大きな容量が実現できるキャパシタを有する。発明５の半導体装置の製造方法によれば、特許文献１〜３に記載された方法で得られるキャパシタと比較して、同じ占有面積でより大きな容量が実現できるキャパシタが得られる。

図１は、本発明の実施形態に相当する半導体装置を示す図である。図１（ａ）はこの半導体装置の一部を示す平面図であり、図１（ｂ）はそのＸ−Ｘ断面図である。
図１は、この半導体装置のキャパシタ部分を示している。このキャパシタは、ｐ型のシリコン基板（半導体基板）１の表面のキャパシタ形成領域１１（素子分離領域１２で囲まれた部分）に形成されたシリコン酸化膜（誘電体層）２と、このシリコン酸化膜２の上に形成された上部電極（導電体層）３を備えている。ｐ型のシリコン基板１のキャパシタ形成領域１１の表層部にはＮウエル１３が形成されており、その範囲内でシリコン基板１の表面に、平面視で正方形（矩形）の環状に形成された凹部４が形成されている。この例において、凹部４は同じ大きさのものが４×４の行列状に配置されている。

また、キャパシタ形成領域１１の端部の上部電極３から外れる部分には、シリコン基板１と接続するコンタクト５が形成され、このコンタクト５に上部配線６が接続されている。上部電極３の端部のキャパシタ形成領域１１から外れる部分には、コンタクト７が形成され、これが上部配線８と接続されている。
この実施形態のキャパシタによれば、図２（ａ）に示すように、凹部４が平面視で正方形の環状に形成されているため、図２（ｂ）に示すように、同じ面積の平面内に正方形の凹部（平面視で環状でない凹部）４０が４つ形成されている場合と比較して、壁面を含めた合計表面積は同じであるが、角部の数が少なくなる。図２（ｂ）が平面視で１６個の角部を有するのに対して、図２（ａ）では平面視で８個の角部を有する。

ここで、凹部の角部は、実際の半導体基板には丸く形成されるため、角部の数が少ないほど、キャパシタの表面積の設計値と実際値との差が小さくなる。よって、この実施形態のキャパシタによれば、図２（ａ）に示す正方形の凹部４が形成されている位置に、図２（ｂ）に示す４個組の凹部４０が形成されている場合と比較して、表面積の実際値が大きくなるため、同じ面積でより大きな容量を有する。
また、図２（ａ）のＡ−Ａ断面図を図２（ｃ）に、図２（ｂ）のＡ−Ａ断面図を図２（ｄ）に、図２（ａ）のＢ−Ｂ断面図を図２（ｅ）に、図２（ｂ）のＢ−Ｂ断面図を図２（ｆ）に示す。平面視が図２（ａ）の凹部４の場合、外周側で図２（ｃ）に示す断面となる。これに対して、平面視が図２（ｂ）の凹部４０の場合、外周側でも図２（ｄ）に示す断面となる。よって、平面視が図２（ａ）の凹部４は平面視が図２（ｂ）の凹部４０と比較して、上部電極となる導電体層の埋め込み性が向上する。

図１の半導体装置の製造方法の一例を図３〜５を用いて以下に述べる。
先ず、ｐ型のシリコン基板１のキャパシタ形成領域１１の外側に、ＳＴＩ法などにより素子分離領域１２を形成する。次に、シリコン基板１のキャパシタ形成領域１１にｎ型の不純物をイオン注入して、Ｎウエル１３を形成する。図３（ａ）はこの状態を示す平面図であり、図３（ｂ）はこの状態を示す図３（ａ）のＸ−Ｘ断面図である。
次に、フォトリソグラフィおよびエッチング技術を用いて、シリコン基板１のキャパシタ形成領域１１のＮウエル１３内に、平面視で正方形の環状に形成された凹部４を４×４の行列状に形成する。図４（ａ）はこの状態を示す平面図であり、図４（ｂ）はこの状態を示す図４（ａ）のＸ−Ｘ断面図である。
次に、シリコン基板１の表面を酸化することで、シリコン基板１の表面にシリコン酸化膜（誘電体層）２を形成する。図５（ａ）はこの状態を示す平面図であり、図５（ｂ）はこの状態を示す図５（ａ）のＸ−Ｘ断面図である。

次に、図５の状態のシリコン基板１上にポリシリコン膜（導電体層）を形成した後、フォトリソグラフィおよびエッチング技術を用いて、キャパシタ形成領域１１の上部に上部電極３を形成する。
次に、キャパシタ形成領域１１の端部の上部電極（導電体層）３から外れる部分と、上部電極３の端部のキャパシタ形成領域１１から外れる部分に、コンタクトホールを形成する。次に、各コンタクトホールにコンタクト（導電性プラグ）５，７を形成した後、上部配線６，８を形成する。図１（ａ）はこの状態を示す平面図であり、図１（ｂ）はこの状態を示す図１（ａ）のＸ−Ｘ断面図である。
なお、この実施形態では、同じ大きさの凹部４が行列状に複数個配置されているが、異なる大きさの凹部が複数個配置され、第１の環状体（小さい環状体）からなる凹部が前記環状体より大きい第２の環状体（大きい環状体）からなる凹部の内側に配置され、これらの凹部をなす各環状体が互いに相似形である例も本発明に含まれる。図６を用いてこの例を説明する。

図６は、上記実施形態の図４に対応する図であり、図３の状態のシリコン基板１に対して、フォトリソグラフィおよびエッチング技術を用いて、シリコン基板１のキャパシタ形成領域１１のＮウエル１３内に、平面視で正方形の環状に形成された大きさの異なる３個の凹部４Ａ，４Ｂ，４Ｃが形成されている。図６（ａ）はこの状態を示す平面図であり、図６（ｂ）はこの状態を示す図６（ａ）のＸ−Ｘ断面図である。
図６の例では、最も小さい環状体からなる凹部４Ｃが、中間の大きさの環状体からなる凹部４Ｂの内側に配置され、その外側に最も大きい環状体４Ａからなる凹部が配置されている。また、これらの凹部４Ａ，４Ｂ，４Ｃはそれぞれ正方形の環状体であり、各環状体は互いに相似形であり、正方形の中心を一致させて配置されている。

実施形態の半導体装置を示す平面図（ａ）とＸ−Ｘ断面図（ｂ）。凹部の平面視が正方形の環状（ａ）と正方形（ｂ）での違いを示す図。図１の半導体装置の製造工程を示す平面図（ａ）とＸ−Ｘ断面図（ｂ）。図１の半導体装置の製造工程を示す平面図（ａ）とＸ−Ｘ断面図（ｂ）。図１の半導体装置の製造工程を示す平面図（ａ）とＸ−Ｘ断面図（ｂ）。別の実施形態の半導体装置を示す平面図（ａ）とＸ−Ｘ断面図（ｂ）。

符号の説明

１…シリコン基板（半導体基板）、１１…キャパシタ形成領域、１２…素子分離領域、２…シリコン酸化膜（誘電体層）、３…上部電極（導電体層）、１３…Ｎウエル、４…平面視で正方形（矩形）の環状に形成された凹部、５…コンタクト、６…上部配線、７…コンタクト、８…上部配線。

Claims

半導体基板の表面に形成された誘電体層と、前記誘電体層の上に形成された導電体層と、を備え、前記表面は平面視で矩形の環状に形成された凹部を有する半導体装置。
前記凹部は平面視で行列状に複数個配置されている請求項１記載の半導体装置。
前記凹部は平面視で異なる大きさのものが複数個配置され、第１の環状体からなる凹部が、前記環状体より大きい第２の環状体からなる凹部の内側に配置されている請求項１記載の半導体装置。
前記複数の凹部をなす各環状体は平面視で互いに相似形である請求項３記載の半導体装置。
半導体基板の表面に平面視で矩形の環状の凹部を形成する工程と、前記誘電体層の上に導電体層を形成する工程を備えた半導体装置の製造方法。