JP2023517775A - パターンシート、半導体中間製品及びホールエッチング方法 - Google Patents

パターンシート、半導体中間製品及びホールエッチング方法 Download PDF

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Abstract

本発明は、パターンシート、半導体中間製品、及びホールエッチング方法を開示する。パターンシートは、基板と、誘電体層と、マスク構造とを含む。マスク構造は、多層マスク層を含む。最上層のマスク層はフォトレジスト層である。マスク層の各層の厚さ及びマスク層の下の層間のエッチング選択比は、マスク層の各２つの隣接する層において、マスク層の下層の厚さを貫通するスルーホールを形成するようにマスク層の下層がエッチングされ、マスク層の上層の残りの厚さは０以上であることを満たす。誘電体層の厚さを貫通するスルーホールを形成するように誘電体層がエッチングされる一方で、誘電体層の上のすべてのマスク層の残りの厚さは０より大きい。設定された深さを有するホールが基板に形成される一方で、誘電体層の上のすべてのマスク層の残りの厚さは０以上である。上記の技術的解決法を使用することによって、より大きな深さを有するホールを基板に形成して、適用要件を満たすことができる。【選択図】図３

Description

[0001]本開示は、一般に半導体機器の分野に関し、より詳細には、パターンシート、半導体中間製品、及びホールエッチング方法に関する。
[0002]ユーザ要件の影響を受けて、集積回路（ＩＣ）製造は、２次元（２Ｄ）平面集積製造テクノロジーから３次元（３Ｄ）立体集積製造にシフトした。３Ｄ立体３次元集積製造テクノロジーでは、エッチングテクノロジーを使用して、基板と基板との間にスルーホールを形成し、基板を垂直に導電性にすることができる。基板は、シリコン基板（ウェハ）であることがある。具体的には、基板の表面には、一般に、相補型金属酸化膜半導体（以下、ＣＭＯＳと称する）誘電体層が設けられる。スルーホールを形成するプロセスの間、ＣＭＯＳ誘電体層を貫通するスルーホールを形成するために、ＣＭＯＳ誘電体層が最初にエッチングされる必要がある。次に、基板をエッチングして基板を貫通するスルーホールを形成する。
[0003]現在、エッチングプロセスで使用されるマスクは、一般にフォトレジストマスクである。フォトレジストマスクは、通常、ＣＭＯＳ誘電体層の基板から離れる側に形成されるので、フォトレジストマスクは、ＣＭＯＳ誘電体層及び基板に対するマスク機能を果たさなければならない。しかしながら、フォトリソグラフィテクノロジーの露光エネルギー及び精度の制限により、フォトレジストマスクの厚さは、マスク開口部のサイズよりも小さい必要があり、これは、フォトレジストマスクの厚さの上限を生じさせ、比較的小さい直径（例えば２から５μm）及び比較的大きい深さを有するホールのためのフォトレジストマスクの厚さ要件を満たすことができない。
[0004]本開示は、適用要件を満たすために、より大きな深さを有するホールを基板に形成することができるパターンシート及びホールエッチング方法を提供する。
[0005]上記の問題を解決するために、本開示は以下の技術的解決策を採用する。
[0006]本開示の実施形態は、基板と、基板から離れる方向に沿って基板上に順に配置された誘電体層及びマスク構造とを含むパターンシートを提供する。マスク構造は、基板から離れる誘電体層の側から、基板から離れる方向に沿って積層状に順に配置された多層マスク層を含む。マスク層の最上層はフォトレジスト層である。マスク層の各層の厚さ及びマスク層の下の層間のエッチング選択比は、マスク構造を使用することによってそれに応じてホールを形成するように基板及び誘電体層をエッチングするプロセス中に、マスク層の各２つの隣接する層において、下層の厚さを貫通するスルーホールを形成するようにマスク層の下層がエッチングされる一方で、マスク層の上層の残りの厚さは０以上であり、誘電体層の厚さを貫通するスルーホールを形成するように誘電体層がエッチングされる一方で、誘電体層の上のすべてのマスク層の残りの厚さは０より大きく、設定された深さを有するホールが基板に形成される一方で、誘電体層の上のすべてのマスク層の残りの厚さは０以上であることを満たす。
[0007]一部の実施形態では、マスク層の層の数は２であり、基板から離れる方向に沿って順に積層された第２のマスク層及び第１のマスク層である。第１のマスク層はフォトレジスト層である。第１のマスク層及び第２のマスク層のそれぞれの厚さと、マスク層の下の層間のエッチング選択比とは、以下の条件を満たす。
ｄ１×Ｓ５>ｄ２、かつｄ２≧（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４、又は
ｄ１×Ｓ５=ｄ２、かつｄ２>（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４であり、
ここで、ｄ１は第１のマスク層の厚さを示し、ｄ２は第２のマスク層の厚さを示し、ｄ４は誘電体層の厚さを示し、Ｓ１は基板と第１のマスク層とのエッチング選択比を示し、Ｓ２は基板と第２のマスク層とのエッチング選択比を示し、Ｓ３は誘電体層と第１のマスク層とのエッチング選択比を示し、Ｓ４は誘電体層と第２のマスク層とのエッチング選択比を示し、Ｓ５は第２のマスク層と第１のマスク層とのエッチング選択比を示す。
[0008]いくつかの実施形態では、第２のマスク層は、シリコン含有材料を含む。
[0009]いくつかの実施形態では、第２のマスク層は、二酸化ケイ素層である。
[0010]いくつかの実施形態では、マスク層の層の数は３であり、基板から離れる方向に沿って順に積層された第３のマスク層、第２のマスク層、及び第１のマスク層である。第１のマスク層はフォトレジスト層である。第１のマスク層、第２のマスク層及び第３のマスク層のそれぞれの厚さと、マスク層の下の層間のエッチング選択比とは、以下の条件を満たす。
ｄ１'×Ｓ５'>ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'、又は
ｄ１'×Ｓ５'≧ｄ２'、かつｄ２'×Ｓ６'>ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'、又は
ｄ１'×Ｓ≧ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'>（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'
ここで、ｄ１'は第１のマスク層の厚さを示し、ｄ２'は第２のマスク層の厚さを示し、ｄ３'は第３のマスク層の厚さを示し、ｄ４'は誘電体層の厚さを示し、Ｓ１'は基板と第１のマスク層とのエッチング選択比を示し、Ｓ２'は基板と第３のマスク層とのエッチング選択比を示し、Ｓ３'は誘電体層と第１のマスク層とのエッチング選択比を示し、Ｓ４'は誘電体層と第３のマスク層とのエッチング選択比を示し、Ｓ５'は第２のマスク層と第１のマスク層とのエッチング選択比を示し、Ｓ６'は第３のマスク層と第２のマスク層とのエッチング選択比を示す。
[0011]いくつかの実施形態では、第２のマスク層は二酸化ケイ素層である。
[0012]いくつかの実施形態では、第３のマスク層はＡＰＦα－Ｃ層である。
[0013]いくつかの実施形態では、第１のマスク層の厚さは１μmから２μmの範囲であり、第２のマスク層の厚さは４００nmから７００nmの範囲であり、第３のマスク層の厚さは６μmから７μmの範囲である。
[0014]別の技術的解決策として、本開示の実施形態は、エッチングプロセスによって本開示の実施形態のパターンシートから形成される半導体中間製品を提供する。半導体中間製品は、基板と、基板上に配置された誘電体層とを、又は基板と、誘電体層と、基板から離れる方向に沿って基板上に順に配置されたエッチング後の少なくとも１つの層を有する残りのマスク層とを含む。少なくとも１つの層を有するマスク層及び誘電体層の厚さを貫通するスルーホールは、少なくとも１つの層を有するマスク層及び誘電体層に形成され、設定された深さを有するホールが、基板に形成される。
[0015]別の技術的解決策として、本開示の実施形態は、ホールエッチング方法を提供する。
基板及び基板上に配置された誘電体層は、本発明の実施形態のパターンシートを使用することにより、対応するホールを形成するようにエッチングされる。ホールエッチング方法は、
マスク層の任意の２つの隣接する層のうちの上層をマスクとして使用することによって、マスク層の下層の厚さを貫通するスルーホールを形成するようにマスク層の下層をエッチングすることと、
誘電体層の上に少なくとも１つの層を有する残りのマスク層を使用することによって、誘電体層の厚さを貫通し、基板に設定された深さを有するホールを形成するスルーホールを形成するように誘電体層をエッチングすることとを含む。
[0016]いくつかの実施形態では、ホールエッチング方法は、シリコン貫通電極（Through Silicon Via（ＴＳＶ））エッチングプロセスに適用される。
[0017]本開示で採用される技術的解決策は、以下の有益な効果を達成することができる。
[0018]本開示は、パターンシート、半導体中間製品、及びホールエッチング方法のための技術的解決策を提供する。複合膜層のマスク構造、すなわち、基板から離れる誘電体層の側から基板から離れる方向に沿って順に積層された多層マスク層を使用することによって、マスク層の各層の厚さ及びマスク層の下の層間のエッチング選択比は、マスク構造を使用してそれに応じてホールを形成するように基板及び誘電体層をエッチングするプロセス中に、マスク層の２つの隣接する層の各々において、マスク層の下層の厚さを貫通するスルーホールを形成するためにマスク層の下層がエッチングされる一方で、マスク層の上層の残りの厚さは０以上であることを満たす。誘電体層の厚さを貫通するスルーホールを形成するために誘電体層がエッチングされる一方で、誘電体層の上のすべてのマスク層の残りの厚さは０より大きい。設定された深さを有するホールが基板に形成される一方で、誘電体層の上の全てのマスク層の残りの厚さは０以上である。したがって、既存のテクノロジーにおいてフォトレジストマスクのみを使用することと比較して、複合膜層を有するマスク構造のパターンシートを使用することによって、より大きな深さを有するホールが基板に形成されて、適用要件を満たす。
[0019]本明細書で説明される添付の図面は、本開示のさらなる理解を提供し、本開示の一部を構成するために使用される。本開示の例示的な実施形態及びそれらの説明は、本開示を説明するために使用され、本開示の不適切な限定を構成しない。
添付の図面は以下の通りである。
[0020]図１は、本開示の第１の実施形態による、パターンシートの概略断面図である。 [0021]図２Ａは、本開示の第１の実施形態による、スルーホールを形成するために第２のマスク層がエッチングされた後のパターンシートを示す概略断面図である。 [0022]図２Ｂは、本開示の第１の実施形態による、スルーホールを形成するために誘電体層がエッチングされた後のパターンシートを示す概略断面図である。 [0023]図２Ｃは、本開示の第１の実施形態による、半導体中間製品の概略断面図である。 [0024]図３は、本開示の第２の実施形態による、パターンシートの概略断面図である。 [0025]図４Ａは、本開示の第２の実施形態による、スルーホールを形成するために第２のマスク層がエッチングされた後のパターンシートの概略断面図である。 [0026]図４Ｂは、本開示の第２の実施形態による、スルーホールを形成するために第３のマスク層がエッチングされた後のパターンシートの概略断面図である。 [0027]図４Ｃは、本開示の第２の実施形態による、スルーホールを形成するために誘電体層がエッチングされた後のパターンシートの概略断面図である。 [0028]図４Ｄは、本開示の第２の実施形態による、半導体中間製品の概略断面図である。
[0029]本発明の目的、技術的解決法及び利点をより明確にするために、本発明の技術的解決法は、本開示の特定の実施形態及び添付図面を参照して明確かつ完全に以下に記載される。明らかに、説明する実施形態は、本開示のいくつかの実施形態にすぎず、全ての実施形態ではない。本開示の実施形態に基づいて、創造的な努力なしに当業者によって得られるすべての他の実施形態は、本開示の保護範囲内に含まれるものとする。
[0030] 本開示の実施形態によって開示される技術的解決法が、付随図面を参照して以下に詳細に説明される。
[0031]本開示は、基板と、基板の方向に沿って基板上に順に配置された誘電体層及びマスク構造とを含むパターンシートを提供する。マスク構造物を使用してエッチングプロセスを実行することにより、誘電体層及び基板上にホールからなるパターンを形成することができる。エッチングプロセスは、例えば、シリコン貫通電極（ＴＳＶ）プロセスを含むことができる。基板は、例えば、シリコン基板であってもよい。誘電体層は、例えば、ＣＭＯＳ誘電体層であってもよい。ＣＭＯＳ回路は、誘電体層上に配置されてもよい。
[0032]上述のマスク構造は多層マスク層を含み、多層マスク層は、基板から離れる誘電体層の側から配置され、基板から離れる方向に沿って順に積層される。最上層のマスク層はフォトレジスト層であってもよい。フォトレジスト層は、ホールからなるマスクパターンを含むことができる。マスクパターンは、露光により形成することができる。マスクパターンのホールは、円形のホールであることがある。ホールの半径は、実際の必要性に応じて決定することができる。もちろん、他の任意の形状のホールに設定することもできる。また、露光エネルギーを変化させることにより、マスク層の厚さを貫通するスルーホールを、厚さが要件を満たす最上層のマスク層に形成することができる。マスク構造を使用してエッチングプロセスを行うプロセスにおいて、最上層のマスク層をマスクとして使用して、マスク層の下方に位置付けられたマスク層の少なくとも１つの層をエッチングすることができる。上述のエッチングプロセスを行う前に、上述のマスクパターンに対応するパターンをフォトレジスト層以外の他の膜層に形成しなくてもよいことに留意すべきである。
[0033]さらに、マスク層の各層の厚さ及びマスク層の下の層間のエッチング選択比は、上記のマスク構造を対応して使用して基板及び誘電体層にホールを形成するエッチングプロセスにおいて、マスク層の２つの隣接する層のそれぞれにおいて、マスク層の下部がエッチングされて下部の厚さを貫通するスルーホールを形成する間、マスク層の上部の残りの厚さが０以上であってもよいことを満たすことができる。誘電体層は、誘電体層の厚さを貫通するスルーホールを形成するためにエッチングされる一方で、誘電体層の上のすべてのマスク層の残りの厚さは、０よりも大きくてもよい。設定された深さを有するホールが基板に形成される一方で、誘電体層の上の全てのマスク層の残りの厚さは０以上である。すなわち、マスク層の各層は、スルーホールを形成するようにマスク層の層に隣接する下層をエッチングするためのマスクとして使用することができる。基板がエッチングされるとき、誘電体層の上のすべてのマスク層の残りの厚さの合計は、基板に形成されたホールが設定された深さに達するのに十分な大きさである。
[0034]上記から分かるように、既存のテクノロジーにおいてフォトレジストマスクのみを使用することと比較して、複数の膜層を有する上述のマスク構造を有するパターンシートを使用すると、使用要件を満たすために、より大きな深さを有するホールを基板上に形成することができる。
[0035]上述のパターンシートの特定のインプリメンテーションについて、以下で詳細に説明する。
[0036] 第１の実施形態
[0037]図１を参照すると、本実施形態のパターンシートは、基板５０と、基板５０から離れる方向に沿って基板５０上に順に配置された誘電体層４０及びマスク構造とを含む。マスク構造において、マスク層は、基板５０から離れる方向に沿って順に積層された第２のマスク層２０及び第１のマスク層１０の２つの層を含む。第１のマスク層１０はフォトレジスト層であってもよく、フォトレジスト層はホール１１からなるマスクパターンを有する。また、第１のマスク層１０は、第２のマスク層２０にスルーホールをエッチングするためのマスクとして使用することができる。図２Ａには、第２のマスク層２０に形成されたスルーホール２１が示されている。本実施形態では、第２のマスク層２０をエッチングして第２のマスク層２０の厚さを貫通するスルーホール２１を形成する間、第１のマスク層１０の残りの厚さは０より大きくてもよい。すなわち、スルーホール２１を形成するとき、第１のマスク層１０のいくらかの厚さは消耗されないかもしれない。第２のマスク層２０の厚さは、変化しなくてもよい。この状況において、誘電体層４０がエッチングされるとき、残りの第１のマスク層１０及び第２のマスク層２０の両方を、誘電体層４０にスルーホールをエッチングするマスクとして使用することができる。
[0038]もちろん、本開示の他の実施形態では、第２のマスク層２０の厚さを貫通するスルーホール２１を形成するために第２のマスク層２０がエッチングされる一方で、第１のマスク層１０は完全に消耗されてもよく、第２のマスク層２０は依然として変化しないままであってもよい。この場合、誘電体層４０をエッチングするとき、第２のマスク層２０のみを、誘電体層４０にスルーホールをエッチングするマスクとして使用することができる。
[0039]図２Ｂに示すように、誘電体層４０の厚さを貫通するスルーホール４１を形成するために誘電体層４０がエッチングされる前に、第１のマスク層１０は完全に消耗される。誘電体層４０をエッチングして誘電体層４０の厚さを貫通するスルーホール４１を形成する間、第２のマスク層２０の残りの厚さは０より大きくてもよい。すなわち、スルーホール４１が形成されるとき、第２のマスク層２０のいくらかの厚さは消耗されなくてもよい。この状況において、基板５０をエッチングするとき、残りの第２のマスク層２０を、基板５０にホールをエッチングするマスクとして使用することができる。
[0040]当然ながら、本開示の他の実施形態では、誘電体層４０の厚さを貫通するスルーホール４１を形成するために誘電体層４０がエッチングされる一方で、第１のマスク層１０の残りの厚さは０よりも大きくてもよい。この状況において、基板５０をエッチングするとき、残りの第１のマスク層１０及び第２のマスク層２０の両方を、基板５０にホールをエッチングするマスクとして使用することができる。
[0041]図２Ｃに示すように、設定された深さを有するホール５１がエッチングによって基板５０内に形成される一方で、第２のマスク層２０の残りの厚さは０より大きい。したがって、設定された深さを有するホールが基板５０内に形成される一方で、誘電体層４０がエッチングされるのを防止して誘電体層が損傷されず、完全な性能を有することを確実にするために、第２のマスク層２０のいくらかの厚さが依然として残っていてもよい。もちろん、本開示の他の実施形態では、設定された深さを有するホール５１がエッチングによって基板５０内に形成される一方で、第２のマスク層２０の残りの厚さは０に等しくてもよい。すなわち、第２のマスク層２０を完全に消耗するかもしれない。また、基板５０にエッチングにより形成される設定された深さを有するホール５１は、基板５０の厚さよりも小さい深さのブラインドホールであってもよく、又は基板５０の厚さを貫通するスルーホールであってもよい。
[0042]上記の実施形態に基づいて、いくつかの実施形態では、第２のマスク層２０は、シリコンを含有する材料を含む。シリコンは、良好な半導体特性を有し、入手が容易であり、低コストである。これにより、加工難易度及び加工コストを低減することができる。また、第２のマスク層２０をマスクとして使用して基板上でエッチングを行うプロセスにおいて、第２のマスク層２０及び基板をエッチングするために多くの材料を使用することができ、これは基板に相対的に深いホールを形成するのに有利である。また、第２のマスク層２０がシリコンを含む材料を含む状況において、フッ素含有プラズマにより誘電体層４０及び基板５０に順にエッチングを行うことができる。第２のマスク層２０は、誘電体層４０及び基板５０をエッチングするためのマスクとして使用することができ、これは、基板５０及び誘電体層４０のそれぞれの厚さを貫通するホールの形成を容易にする。
[0043]さらに、いくつかの実施形態では、第２のマスク層２０は二酸化ケイ素層であってもよく、これは、第２のマスク層２０の材料コスト及び加工の困難性をさらに低減し、製品競争力を向上させることができる。
[0044]加えて、第１のマスク層１０及び第２のマスク層２０のそれぞれの厚さ、ならびにその下の層間のエッチング選択比は、それぞれ以下の条件を満たす：
ｄ１×Ｓ５＞ｄ２、かつｄ２≧（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１＋ｄ４／Ｓ４；又は、
ｄ１×Ｓ５=ｄ２、かつｄ２＞（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４、
ここで、ｄ１は第１のマスク層１０の厚さを示し、ｄ２は第２のマスク層２０の厚さを示し、ｄ４は誘電体層４０の厚さを示し、Ｓ１は基板５０と第１のマスク層１０との間のエッチング選択比を示し、Ｓ２は基板５０と第２のマスク層２０との間のエッチング選択比を示し、Ｓ３は誘電体層４０と第１のマスク層１０との間のエッチング選択比を示し、Ｓ４は誘電体層４０と第２のマスク層２０との間のエッチング選択比を示し、Ｓ５は第２のマスク層２０と第１のマスク層１０との間のエッチング選択比を示す。
[0045]エッチング選択比は、同じエッチング条件下での１つの材料の別の材料に対する相対的なエッチング速度を示すために使用されてもよいことに留意されたい。例えば、基板５０と第１のマスク層１０との間のエッチング選択比Ｓ１は、第１のマスク層１０をマスクとして使用し、基板５０をエッチングされる材料として使用するとき、同じエッチング条件で第１のマスク層１０のエッチング速度に対する基板５０のエッチング速度の比を示すことができる。
[0046]第１のマスク層１０及び第２のマスク層２０のそれぞれの厚さ、並びにそれぞれの下の層間のエッチング選択比が上記の条件を満たすようにすることによって、第１のマスク層１０及び第２のマスク層２０の一部を、誘電体層４０をエッチングする（又は誘電体層４０及び基板５０をエッチングする）ためのマスクとして使用することができる。フォトレジストのみを誘電体層及び基板のマスク構造として使用することと比較して、複合膜層のマスク構造を用いると、より大きな深さを有するホールを基板上に形成して、用途のニーズを満たすことができる。
[0047]詳細には、ｄ１×Ｓ５によって表される意味は、厚さｄ１を有する第１のマスク層１０が完全に消耗される一方で、第２のマスク層２０の厚さがｄｘだけ消耗されることである。ｄｘがｄ２と等しいとき、ｄ１の厚さを有する第１のマスク層１０は完全に消耗される一方で、ｄ２の厚さを有する第２のマスク層も完全に消耗されてもよいと考えることができる。これに基づいて、ｄ１×Ｓ５をｄ２と等しくすることにより、第１のマスク層１０を使用して第２のマスク層２０をエッチングするプロセスの間、厚さｄ１の第１のマスク層１０が完全に消耗されるとき、第２のマスク層２０の厚さを貫通するスルーホール２１を形成することができる。第２のマスク層２０に形成されたスルーホール２１を含むパターンは、第１のマスク層１０に形成されたホール１１を含むマスクパターンと一致することが容易に理解できる。スルーホール２１の位置は、ホール１１の位置に対応することができる。
明らかに、ｄ１×Ｓ５がｄ２よりも大きいとき、第１のマスク層１０をマスクとして使用することによって第２のマスク層２０をエッチングするプロセスにおいて、第２のマスク層２０の厚さを貫通するスルーホール２１が第２のマスク層２０に形成される一方で、厚さｄ１の第１のマスク層１０が依然として残っていると考えることができる。したがって、誘電体層４０（又は誘電体層４０及び基板５０）をエッチングするプロセスの間、第２のマスク層２０及び第１のマスク層１０の残りの部分をマスクとして使用することができる。
[0048]ｄ２=（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４、すなわち、ｄ２－ｄ４／Ｓ４=（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１と推定することができ、又はさらに（ｄ２－ｄ４／Ｓ４）／Ｓ２=（ｄ１－ｄ４／Ｓ３）／Ｓ１と推定することができる。
[0049]上記の式（ｄ２－ｄ４／Ｓ４）／Ｓ２=（ｄ１－ｄ４／Ｓ３）／Ｓ１において、ｄ４／Ｓ４は、第２のマスク層２０をマスクとして使用することによって誘電体層４０をエッチングするプロセスにおいて、誘電体層４０の厚さを貫通するスルーホール４１がｄ４の厚さを有する誘電体層４０に形成されるとき、第２のマスク層２０の厚さが消耗される必要があるかもしれないことを示すことができる。さらに、ｄ２－ｄ４／Ｓ４は、誘電体層４０の厚さを貫通するスルーホール４１がまさにｄ４の厚さを有する誘電体層４０に形成されるとき、第２のマスク層２０の残りの厚さを示すことができる。さらに、（ｄ２－ｄ４／Ｓ４）／Ｓ２は、ｄ２－ｄ４／Ｓ４の厚さを有する第２のマスク層２０がまさに完全に消耗されたときに第２のマスク層２０をマスクとして使用する基板５０をエッチングするプロセスにおいて、基板５０に形成されたホールの深さを示すことができる。
[0050]同様に、ｄ１－ｄ４／Ｓ３は、誘電体層４０の厚さを貫通するスルーホール４１がまさにｄ４の厚さを有する誘電体層４０に形成されるとき、第１のマスク層１０をマスクとして使用することによって誘電体層４０をエッチングするプロセスにおいて、第１のマスク層１０の残りの厚さを示すことができる。さらに、（ｄ１－ｄ４／Ｓ３）／Ｓ１は、ｄ１－ｄ４／Ｓ３の厚さを有する第１のマスク層１０がまさに完全に消耗されたときに第１のマスク層１０をマスクとして使用することにより基板５０をエッチングするプロセスにおいて、基板５０に形成されたホールの深さを示すことができる。
[0051]明らかに、（ｄ２－ｄ４／Ｓ４）／Ｓ２が（ｄ１－ｄ４／Ｓ３）／Ｓ１に等しいとき、第１のマスク層１０のみをマスクとして使用することにより誘電体層４０及び基板５０をエッチングすることと比較して、第２のマスク層２０のみをマスクとして使用することにより誘電体層４０及び基板５０をエッチングすることができると考えることができ、これら２つによって基板５０に形成されるホールの深さは等しくてもよい。（ｄ２－ｄ４／Ｓ４）／Ｓ２が（ｄ１－ｄ４／Ｓ３）／Ｓ１より大きいとき、すなわち、ｄ２が（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４より大きいとき、第２のマスク層２０のみをマスクとして使用することにより最終的に基板５０に形成されるホールの深さは、第１のマスク層１０のみをマスクとして使用することにより最終的に基板５０に形成されたホールの深さより大きくできる。
[0052]したがって、誘電体層４０（又は誘電体層４０及び基板５０）をエッチングするプロセスにおいて、第１のマスク層１０及び第２のマスク層２０のそれぞれの厚さ、ならびに下の層の間のエッチング選択比がそれぞれ、ｄ１×Ｓ５＞ｄ２かつｄ２≧（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４の条件を満たすとき、誘電体層４０は、第２のマスク層２０及び第１のマスク層１０の残りの部分をマスクとして使用してエッチングされる。第１のマスク層１０のみをマスクとして使用して誘電体層４０及び基板５０をエッチングすることと比較して、より大きい深さを有するホールを基板５０内に形成して、用途のニーズを満たすことができる。上記で言及したように、第１のマスク層１０、第１のマスク層１０及び第２のマスク層２０のそれぞれの厚さと、下の層のエッチング選択比がそれぞれ、ｄ１×Ｓ５=ｄ２かつｄ２>（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４の条件を満たすとき、第２のマスク層２０のみをマスクとして使用することによって基板５０に最終的に形成されるホールの深さは、第１のマスク層１０のみをマスクとして使用することによって基板５０に最終的に形成されるホールの深さよりも大きくなることができ、適用要件を満たす。
[0053]第２の実施形態
[0054]図３を参照すると、本実施形態のパターンシートは、基板５００と、基板５００の方向に沿って基板５００上に順に配置された誘電体層４００及びマスク構造とを含む。マスク構造において、マスク層は、基板５００から離れる方向に沿って順に積層された第３のマスク層３００、第２のマスク層２００、及び第１のマスク層１００の３つの層を含むことができる。第１のマスク層１００は、フォトレジスト層であってもよい。フォトレジスト層は、ホール１１０からなるマスクパターンを有することができる。また、第１のマスク層１００は、第２のマスク層２００にスルーホールをエッチングするためのマスクとして使用することができる。図４Ａには、第２のマスク層２００に形成されたスルーホール２１０が示されている。本実施形態では、第２のマスク層２００をエッチングして第２のマスク層２００の厚さを貫通するスルーホール２１０を形成する間、第１のマスク層１００の残りの厚さは０より大きくてもよい。すなわち、スルーホール２１０が形成されるとき、第１のマスク層１００のいくらかの厚さは依然として消耗されなくてもよく、第２のマスク層２００の厚さは変化しなくてもよい。この状況において、第３のマスク層３００をエッチングするとき、残りの第１のマスク層１００と第２のマスク層２００の両方を、第３のマスク層３００にスルーホールをエッチングするマスクとして使用することができる。
[0055]当然ながら、本開示の他の実施形態では、第２のマスク層２００の厚さを貫通するスルーホール２１０を形成するために第２のマスク層２００がエッチングされる一方で、第１のマスク層１００は完全に消耗されてもよく、第２のマスク層２００の厚さは依然として変化しなくてもよい。この状況において、第３のマスク層３００をエッチングされるとき、第２のマスク層２００のみを、第３のマスク層３００にスルーホールをエッチングするマスクとして使用することができる。
[0056]図４Ｂに示すように、第３のマスク層３００がエッチングされて第３のマスク層３００の厚さを貫通するスルーホール３１０を形成する前に、第１のマスク層１００は完全に消耗される。第３のマスク層３００がエッチングされて第３のマスク層３００の厚さを貫通するスルーホール３１０が形成される一方で、第２のマスク層２００の残りの厚さは０より大きくてもよい。すなわち、スルーホール３１０を形成するとき、第２のマスク層２００のいくらかの厚さが消耗されないかもしれない。この状況において、誘電体層４００をエッチングするとき、残りの第２のマスク層２００と第３のマスク層３００とを合わせて、誘電体層４００にスルーホールをエッチングするためのマスクとして使用することができる。
[0057]当然ながら、本開示の他の実施形態では、第３のマスク層３００の厚さを貫通するスルーホール３１０を形成するために第３のマスク層３００がエッチングされる一方で、第２のマスク層２００の残りの厚さも０に等しくてもよい。この状況において、誘電体層４００をエッチングするとき、第３のマスク層３００のみを、誘電体層４００にスルーホールをエッチングするマスクとして使用することができる。
[0058]図４Ｃに示されているように、誘電体層４００の厚さを貫通するスルーホール４１０を形成するために誘電体層４００がエッチングされる前に、第２のマスク層２００は完全に消耗されるかもしれない。誘電体層４００の厚さを貫通するスルーホール４１０を形成するために誘電体層４００がエッチングされる一方で、第３のマスク層３００の残りの厚さは０よりも大きくてもよい。すなわち、スルーホール４１０を形成するとき、第３のマスク層３００のいくらかの厚さが消耗されなくてもよい。この状況において、基板５００をエッチングするとき、残りの第３のマスク層３００を、基板５００にホールをエッチングするマスクとして使用することができる。
[0059]もちろん、本開示の他の実施形態では、誘電体層４００の厚さを貫通するスルーホール４１０を形成するために誘電体層４００がエッチングされる一方で、第２のマスク層２００の残りの厚さはまた、０よりも大きくてもよい。この状況において、基板５００がエッチングされるとき、残りの第２のマスク層２００及び第３のマスク層３００は、基板５００にホールをエッチングするためのマスクとして一緒に使用されてもよい。
[0060]図４Ｄに示すように、設定された深さのホール５１０を形成するために基板５００がエッチングされる一方で、第３のマスク層３００の残りの厚さは、０よりも大きくてもよい。したがって、設定された深さのホールが基板５００に形成される一方で、誘電体層４００がエッチングされることを防止して誘電体層が損傷されず、完全な性能を有することを確実にするために、第３のマスク層３００のいくらかの厚さが残ってもよい。もちろん、本開示の他の実施形態では、設定された深さのホール５１０を形成するために基板５００がエッチングされる一方で、第３のマスク層３００の残りの厚さは０に等しくてもよい。すなわち、第３のマスク層３００は完全に消耗される。また、基板５００をエッチングして形成される設定された深さのホール５１０は、基板５００の厚さより小さい深さのブラインドホールであるか、基板５００の厚さを貫通するスルーホールであってもよい。
[0061]第２のマスク層２００は、良好な半導体特性を有し、入手が容易であり、低コストである、シリコンを含有する材料を含むことができる。したがって、加工の困難さ及び加工コストを低減することができる。また、第２のマスク層２００をマスクとして基板をエッチングするとき、多くの材料を使用して基板と第２のマスク層２００とを同時にエッチングすることができるので、基板により深いホールを形成することが容易となる。さらに、第２のマスク層２００がシリコンを含有する材料を含む状況では、誘電体層４００及び基板５００は、フッ素含有プラズマによって順にエッチングされることができる。第２のマスク層２００をマスクとして使用して誘電体層４００及び基板５００をエッチングすることにより、基板５００及び誘電体層４００に誘電体層４００及び基板５００の厚さを貫通するスルーホールの形成を容易にすることができる。
[0062]さらに、いくつかの実施形態では、第２のマスク層２００は、二酸化ケイ素層であってもよく、これは、第２のマスク層２００の材料コスト及び加工の難しさをさらに低減し、製品競争力を改善することができる。
[0063]いくつかの実施形態では、第３のマスク層３００はＡＰＦα－Ｃ層であってもよい。第３のマスク層３００がＡＰＦα－Ｃ層である状況では、誘電体層４００及び基板５００は、酸素含有プラズマによって順にエッチングすることができる。第３のマスク層３００をマスクとして誘電体層４００及び基板５００をエッチングでき、これは、基板５００及び誘電体層４００に、基板５００及び誘電体層４００のそれぞれの厚さを貫通するスルーホールを形成することを容易にする。
[0064]いくつかの実施形態では、第１のマスク層１００の厚さは、１μｍから２μｍの範囲であってもよい。第２のマスク層２００の厚さは、４００nmから７００nmの範囲であってもよい。第３のマスク層３００の厚さは、６μｍから７μｍの範囲であってもよい。これらの厚さの範囲内で、より大きな深さを有するホールを基板上に形成して、適用要件を満たすことができる。
[0065]加えて、第１のマスク層１００、第２のマスク層２００、及び第３のマスク層３００のそれぞれの厚さ、並びに下の層間のエッチング選択比は、それぞれ以下の条件を満たす：
ｄ１'×Ｓ５'>ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'であるか、又は
ｄ１'×Ｓ５'≧ｄ２'、かつｄ２'×Ｓ６'>ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'又は、
ｄ１'×Ｓ≧ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'>（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'
ここで、ｄ１'は第１のマスク層１００の厚さを示し、ｄ２'は第２のマスク層２００の厚さを示し、ｄ３'は第３のマスク層３００の厚さを示し、ｄ４'は誘電体層４００の厚さを示し、Ｓ１'は基板５００と第１のマスク層１００との間のエッチング選択比を示し、Ｓ２'は基板５００と第３のマスク層３００との間のエッチング選択比を示し、Ｓ３'は誘電体層４００と第１のマスク層１００との間のエッチング選択比を示し、Ｓ４'は誘電体層４００と第３のマスク層３００との間のエッチング選択比を示し、Ｓ５'は第２のマスク層２００と第１のマスク層１００との間のエッチング選択比を示し、Ｓ６'は第３のマスク層３００と第２のマスク層２００との間のエッチング選択比を示す。
[0066]第１のマスク層１００、第２のマスク層２００、及び第３のマスク層３００のそれぞれの厚さ、並びに第１のマスク層１００、第２のマスク層２００、及び第３のマスク層３００の下の層間のエッチング選択比を上記の条件を満たすようにすることによって、第３のマスク層３００（又は第１のマスク層１００、第２のマスク層２００、及び第３のマスク層３００の一部、又は第２のマスク層２００及び第３のマスク層３００の一部）が、誘電体層４００及び基板５００をエッチングするためのマスクとして使用されることを確実にすることができる。複合膜層のパターンシートは、フォトレジストのみを誘電体層のパターンシート及び基板として使用することと比較して、基板上により深いホールを形成するために使用することができ、適用要件を満たす。
[0067]詳細には、ｄ１'×Ｓ５'によって表される意味は、ｄ１'の厚さを有する第１のマスク層１００が完全に消耗される一方で、第２のマスク層２００の厚さがｄｘであることを示すことができる。ｄｘがｄ２'に等しいとき、ｄ１'の厚さを有する第１のマスク層１００が完全に消耗される一方で、ｄ２'の厚さを有する第２のマスク層２００もまたまさに完全に消耗されてもよいと考えることができる。これに基づいて、ｄ１'×Ｓ５'をｄ２'と等しくすることによって、第１のマスク層１００をマスクとして使用して第２のマスク層２００をエッチングするプロセスの間に、ｄ１'の厚さを有する第１のマスク層１００が完全に消耗されたときに、第２のマスク層２００の厚さを貫通するスルーホール２１０がまさに形成されてもよい。第２のマスク層２００に形成されるスルーホール２１０を含むパターンは、最終的に第１のマスク層１００のホール１１０を含むマスクパターンと一致させることができることは容易に理解される。スルーホール２１０の位置は、ホール１１０の位置に対応することができる。明らかに、ｄ１'×Ｓ５'がｄ２'よりも大きいとき、第１のマスク層１００をマスクとして使用して第２のマスク層２００をエッチングするプロセス中に、第２のマスク層２００の厚さを貫通するスルーホール２１０が第２のマスク層２００上に形成される一方で、ｄ１'の厚さを有する第１のマスク層１００が依然として残ってもよいことを考えることができる。したがって、誘電体層４００及び基板５００をエッチングするプロセス中、第２のマスク層２００及び第１のマスク層１００の残りの部分を共にマスクとして使用することができる。
[0068]ｄ２'×Ｓ６'によって表される意味は、ｄ２'の厚さを有する第２のマスク層２００が完全に消耗される一方で、第３のマスク層３００の厚さがｄｙの厚さを有してもよいことを含んでもよい。ｄｙがｄ３'に等しいとき、ｄ２'の厚さを有する第２のマスク層２００も、ｄ３'の厚さを有する第３のマスク層３００も、まさに完全に消耗されてもよい。これに基づいて、ｄ２'×Ｓ６'をｄ３'と等しくすることにより、第２のマスク層２００をマスクとして使用して第３のマスク層３００をエッチングするプロセス中に、ｄ２'の厚さを有する第２のマスク層２００もまさに完全に消耗されたときに、第３のマスク層３００の厚さを貫通するスルーホール３１０が第３のマスク層３００上にまさに形成されてもよい。結局、第３のマスク層３００に形成されたスルーホール３１０を含むパターンを第１のマスク層１００に形成されたホール１１０を含むマスクパターンと一致させることにより、スルーホール３１０の位置、スルーホール２１０の位置、及びホール１１０の位置が互いに対応することができることは容易に理解することができる。明らかに、ｄ２'×Ｓ６'>ｄ３'であるとき、第２のマスク層３００をマスクとして使用することによって第３のマスク層３００をエッチングするプロセスにおいて、第３のマスク層２００の厚さを貫通するスルーホール３１０が第３のマスク層３００上にまさに形成されるとき、ｄ２'の厚さを有する第２のマスク層２００が依然として残っていてもよいと考えることができる。したがって、誘電体層４００及び基板５００をエッチングするプロセス中に、第３のマスク層３００及び残りの第２のマスク層２００の一部をマスクとして使用することができる。
ｄ３'=（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'であり、これはｄ３'－ｄ４'／Ｓ４'=（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'として導出され、さらに（ｄ３'－ｄ４'／Ｓ４'）／Ｓ２'=（ｄ１'－ｄ４'／Ｓ３'）／Ｓ１'として導出される。
[0069]上記の式（ｄ３'－ｄ４'／Ｓ４'）／Ｓ２'=（ｄ１'－ｄ４'／Ｓ３'）／Ｓ１'において、ｄ４'／Ｓ４'は、第３のマスク層３００をマスクとして使用して誘電体層４００をエッチングするプロセス中に、誘電体層４００の厚さを貫通するスルーホール４１０が、ｄ４'の厚さを有する誘電体層４００にまさに形成されるとき、第３のマスク層３００の厚さが消耗される必要があるかもしれないことを表してもよい。さらに、ｄ３'－ｄ４'／Ｓ４'は、誘電体層４００の厚さを貫通するスルーホール４１０がｄ４'の厚さを有する誘電体層４００にまさに形成されるとき、第３のマスク層３００の残りの厚さを表してもよい。またさらに、（ｄ３´－ｄ４´／Ｓ４´）／Ｓ２´は、第３のマスク層３００をマスクとして使用することにより、基板５００をエッチングするプロセス中、ｄ３´－ｄ４´／Ｓ４´の厚さを有する第３のマスク層３００が完全に消耗されるときの、基板５００に形成されたホールの深さを表してもよい。
[0070]同様に、ｄ１'－ｄ４'／Ｓ３'は、第１のマスク層１００をマスクとして使用して誘電体層をエッチングするプロセス中、誘電体層４００の厚さを貫通するスルーホール４１０がｄ４'の厚さを有する誘電体層にまさに形成されたときの、第１のマスク層１００の残りの厚さを表してもよい。さらに、（ｄ１´－ｄ４´／Ｓ３´）／Ｓ１´は、第１のマスク層１００をマスクとして使用することにより、基板５００をエッチングするプロセス中、ｄ１´－ｄ４´／Ｓ３´の厚さを有する第１のマスク層１００がまさに完全に消耗されたときの、基板５００に形成されたホールの深さを表してもよい。
[0071]明らかに、（ｄ３'－ｄ４'／Ｓ４'）／Ｓ２'=（ｄ１'－ｄ４'／Ｓ３'）／Ｓ１'であるとき、第３のマスク層３００のみをマスクとして使用して誘電体層４００及び基板５００をエッチングすることと、第１のマスク層１００のみを使用して誘電体層４００及び基板５００をエッチングすることとを比較することによって、基板５００に形成されたホールの深さが互いに等しくなってもよいと考えることができる。（ｄ３'－ｄ４'／Ｓ４'）／Ｓ２'>（ｄ１'－ｄ４'／Ｓ３'）／Ｓ１'、すなわち、ｄ３'>（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'であるとき、第３のマスク層３００のみをマスクとして使用することにより最終的に基板５００に形成されるホールの深さは、第１のマスク層１００のみをマスクとして使用することにより基板５００に形成されたホールの深さよりも大きくできる。
[0072]上記から、上述の第１の実施形態と同様に、第１のマスク層１００、第２のマスク層２００、及び第３のマスク層３００のそれぞれの厚さ、並びにそれらの下の層間のエッチング選択比が上記の条件を満たすとき、第１のマスク層１００のみをマスクとして使用して誘電体層４００及び基板５００をエッチングすることと比較することにより、適用要件を満たすために、より大きな深さを有するホールが基板５００に形成されなければならないかもしれないことが分かる。
[0073]第３の実施形態
[0074]本実施形態は、本開示の上述の実施形態のパターンシート上でエッチングプロセスを使用することによって形成される、半導体中間製品を提供する。具体的には、半導体中間製品は、基板と、基板上に配置された誘電体層とを含むことができる。誘電体層の厚さを貫通するスルーホールは、誘電体層に形成されてもよい。スルーホールに対応する設定された深さを有するホールが基板に形成されてもよい。基板がエッチングされて設定された深さを有するホールが形成される一方で、誘電体層の上部に位置付けられたマスク層の残りの厚さは０に等しくてもよく、すなわち、完全に消耗されてもよい。また、基板に形成される設定された深さを有するホールは、基板の厚さよりも小さい深さを有するブラインドホールであってもよいし、基板の厚さを貫通するスルーホールであってもよい。
[0075]代替的に、半導体中間製品は、基板と、誘電体層と、基板から離れる方向に沿って順に基板上に配置されたエッチング後の少なくとも１つの層の残りのマスク層とを更に含んでもよい。マスク層及び誘電体層の少なくとも１つの層の厚さを貫通するスルーホールは、マスク層及び誘電体層の少なくとも１つの層に対応して形成されてもよい。スルーホールに対応する設定された深さを有するホールが基板に形成されていてもよい。本開示の実施形態の上述のパターンシートを使用してエッチングプロセスを行うプロセスにおいて、基板がエッチングされて設定された深さを有するホールが形成する一方で、誘電体層上のマスク層の残りの厚さは０より大きくてもよい。したがって、設定された深さを有するホールが基板に形成される一方で、いくらかの厚さを有するマスク層が依然として残ることができ、これは、誘電体層がエッチングされるのを防止して、誘電体層が損傷されず、完全な性能を有することを確実にすることができる。例えば、図２Ｄ及び図４Ｄは、設定された深さを有するホールが基板に形成される一方で、いくらかの厚さを有するマスク層を保持している２つの半導体中間製品をそれぞれ示している。
[0076]第４の実施形態
[0077]この実施形態は、本開示の上述の実施形態によって提供されるパターンシートを使用して、基板及び基板上に配置された誘電体層をエッチングして対応するホールを形成するホールエッチング方法を提供する。ホールエッチング方法は、
マスク層の任意の２つの隣接する層のマスク層の上層をマスクとして使用することによって、マスク層の下層の厚さを貫通するスルーホールを形成するようにマスク層の下層をエッチングすることと、
誘電体層の上の少なくとも１つの層の残りのマスク層を使用することにより、誘電体層の厚さを貫通し、設定された深さを有するホールを基板に形成するようにスルーホールを形成するように誘電体層をエッチングすることとを含む。
[0078]いくつかの実施形態では、実施形態によって提供されるホールエッチング方法は、シリコン貫通電極（ＴＳＶ）エッチングプロセスに適用されて、加工の困難さをさらに低減し、加工効率を改善することができる。
[0079]要約すれば、本開示の実施形態の、上述のパターンシート、半導体中間製品、ホールエッチング方法の技術的解決法において、複合膜層を、すなわち、基板から離れる誘電体層の側から基板から離れる方向に沿って順に積層状に配置された多層マスク層を有するマスク構造を使用することによって、マスク層の層の厚さ及びマスク層の下の層間のエッチング選択比は、マスク構造を使用することによってそれに応じてホールを形成するように基板及び誘電体層をエッチングするプロセス中に、マスク層の各２つの隣接する層において、マスク層の下層がマスク層の下層の厚さを貫通するスルーホールを形成するようにエッチングされる一方で、マスク層の上層の残りの厚さは０以上であってもよく、誘電体層が誘電体層の厚さを貫通するスルーホールを形成するようにエッチングされる一方で、誘電体層の上のマスク層のすべての層の残りの厚さの合計は、基板に形成されたホールの設定された深さ以上であってもよいことを満たす。したがって、既存のテクノロジーにおいてフォトレジストマスクのみを使用することと比較して、複合膜層の上記のマスク構造のパターンシートを使用することによって、より大きい深さを有するホールを基板に形成することができ、これは、適用要件を満たす。
[0080]本開示の上記の実施形態は、実施形態間の差異を主に説明している。実施形態の異なる最適化特徴が矛盾しない限り、最適化特徴を組み合わせてより良好な実施形態を形成することができ、これは、本文を簡潔にするためにここでは繰り返さない。
[0081]上記の説明は、本開示の実施形態にすぎず、本開示を限定することを意図していない。本開示の様々な修正及びバリエーションは、当業者に対してなされてもよい。本開示の趣旨及び原理の下でなされるような任意の修正、同等の置換、改良などは、本開示の請求の範囲に含まれるべきである。
[0075]代替的に、半導体中間製品は、基板と、誘電体層と、基板から離れる方向に沿って順に基板上に配置されたエッチング後の少なくとも１つの層の残りのマスク層とを更に含んでもよい。マスク層及び誘電体層の少なくとも１つの層の厚さを貫通するスルーホールは、マスク層及び誘電体層の少なくとも１つの層に対応して形成されてもよい。スルーホールに対応する設定された深さを有するホールが基板に形成されていてもよい。本開示の実施形態の上述のパターンシートを使用してエッチングプロセスを行うプロセスにおいて、基板がエッチングされて設定された深さを有するホールが形成する一方で、誘電体層上のマスク層の残りの厚さは０より大きくてもよい。したがって、設定された深さを有するホールが基板に形成される一方で、いくらかの厚さを有するマスク層が依然として残ることができ、これは、誘電体層がエッチングされるのを防止して、誘電体層が損傷されず、完全な性能を有することを確実にすることができる。例えば、図２Ｃ及び図４Ｄは、設定された深さを有するホールが基板に形成される一方で、いくらかの厚さを有するマスク層を保持している２つの半導体中間製品をそれぞれ示している。
[0081]上記の説明は、本開示の実施形態にすぎず、本開示を限定することを意図していない。本開示の様々な修正及びバリエーションは、当業者に対してなされてもよい。本開示の趣旨及び原理の下でなされるような任意の修正、同等の置換、改良などは、本開示の請求の範囲に含まれるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］ 基板と、前記基板から離れる方向に沿って前記基板上に順に配置される誘電体層とマスク構造とを備えるパターンシートであって、
前記マスク構造は、前記基板から離れる前記誘電体層の側から、前記基板から離れる方向に沿って積層状に順に配置された多層マスク層を含み、前記マスク層の最上層はフォトレジスト層であり、前記マスク層の各層の厚さ及び前記マスク層の下の層間のエッチング選択比は、前記マスク構造を使用することによってそれに応じてホールを形成するように前記基板及び前記誘電体層をエッチングするプロセス中に、前記マスク層の各２つの隣接する層において、下層の厚さを貫通するスルーホールを形成するように前記マスク層の前記下層がエッチングされる一方で、前記マスク層の上層の残りの厚さは０以上であり、前記誘電体層の厚さを貫通するスルーホールを形成するように前記誘電体層がエッチングされる一方で、前記誘電体層の上のすべてのマスク層の残りの厚さは０より大きく、設定された深さを有するホールが前記基板に形成される一方で、前記誘電体層の上のすべてのマスク層の残りの厚さは０以上であることを満たす、パターンシート。
［２］ 前記マスク層の層の数は２であり、前記基板から離れる方向に沿って順に積層された第２のマスク層及び第１のマスク層であり、前記第１のマスク層は前記フォトレジスト層であり、前記第１のマスク層及び前記第２のマスク層のそれぞれの厚さ、ならびに前記マスク層の下の層間のエッチング選択比は、以下の条件を満たす：
ｄ１×Ｓ５>ｄ２、かつｄ２≧（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４又は
ｄ１×Ｓ５=ｄ２、かつｄ２>（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４であり； ここで、ｄ１は前記第１のマスク層の厚さを示し、ｄ２は前記第２のマスク層の厚さを示し、ｄ４は前記誘電体層の厚さを示し、Ｓ１は前記基板と前記第１のマスク層とのエッチング選択比を示し、Ｓ２は前記基板と前記第２のマスク層とのエッチング選択比を示し、Ｓ３は前記誘電体層と前記第１のマスク層とのエッチング選択比を示し、Ｓ４は前記誘電体層と前記第２のマスク層とのエッチング選択比を示し、Ｓ５は前記第２のマスク層と前記第１のマスク層とのエッチング選択比を示す、［１］に記載のパターンシート。
［３］ 前記第２のマスク層は、シリコンを含有する材料を含む、［２］に記載のパターンシート。
［４］ 前記第２のマスク層は、二酸化ケイ素層である、［３］に記載のパターンシート。
［５］ 前記マスク層の層の数は３であり、前記基板から離れる方向に沿って順に積層された第３のマスク層、第２のマスク層、及び第１のマスク層であり、前記第１のマスク層は前記フォトレジスト層であり、前記第１のマスク層、前記第２のマスク層、及び前記第３のマスク層のそれぞれの厚さ、並びに前記マスク層の下の層間のエッチング選択比は、以下の条件を満たす：
ｄ１'×Ｓ５'>ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'、又は
ｄ１'×Ｓ５'≧ｄ２'、かつｄ２'×Ｓ６'>ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'、又は
ｄ１'×Ｓ≧ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'>（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'
ここで、ｄ１'は前記第１のマスク層の厚さを示し、ｄ２'は前記第２のマスク層の厚さを示し、ｄ３'は前記第３のマスク層の厚さを示し、ｄ４'は前記誘電体層の厚さを示し、Ｓ１'は前記基板と前記第１のマスク層とのエッチング選択比を示し、Ｓ２'は前記基板と前記第３のマスク層とのエッチング選択比を示し、Ｓ３'は前記誘電体層と前記第１のマスク層とのエッチング選択比を示し、Ｓ４'は前記誘電体層と前記第３のマスク層とのエッチング選択比を示し、Ｓ５'は前記第２のマスク層と前記第１のマスク層とのエッチング選択比を示し、Ｓ６'は前記第３のマスク層と前記第２のマスク層とのエッチング選択比を示す、［１］に記載のパターンシート。
［６］ 前記第２のマスク層は、二酸化ケイ素層である、［５］に記載のパターンシート。
［７］ 前記第３のマスク層は、ＡＰＦα－Ｃ層である、［５］又は［６］に記載のパターンシート。
［８］ 前記第１のマスク層の厚さは１μmから２μmの範囲であり、前記第２のマスク層の厚さは４００ｎｍから７００ｎｍの範囲であり、前記第３のマスク層の厚さは６μｍから７μｍの範囲である、［５］から［７］のいずれか一項に記載のパターンシート。
［９］ エッチングプロセスによって［１］から［８］のいずれか一項に記載のパターンシートから形成される半導体中間製品であって、前記半導体中間製品は、基板と、前記基板上に配置された誘電体層とを含むか、又は基板と、誘電体層と、前記基板から離れる方向に沿って前記基板上に順に配置されたエッチング後の少なくとも１つの層を有する残りのマスク層とを含み、前記少なくとも１つの層を有するマスク層及び前記誘電体層の厚さを貫通するスルーホールは、前記少なくとも１つの層を有するマスク層及び前記誘電体層に形成され、設定された深さを有するホールが前記基板に形成される、半導体中間製品。
［１０］ ホールエッチング方法であって、
基板及び前記基板上に配置された誘電体層は、［１］から［８］のいずれか一項に記載のパターンシートを使用することによって、対応するホールを形成するようにエッチングされ、前記ホールエッチング方法は、
マスク層の任意の２つの隣接する層のうちの上層をマスクとして使用することによって、前記マスク層の下層の厚さを貫通するスルーホールを形成するように前記マスク層の前記下層をエッチングすることと、
前記誘電体層の上に少なくとも１つの層を有する前記残りのマスク層を使用することによって、前記誘電体層の厚さを貫通し、前記基板に設定された深さを有するホールを形成するスルーホールを形成するように前記誘電体層をエッチングすることとを含む、ホールエッチング方法。
［１１］ 前記ホールエッチング方法は、シリコン貫通電極（ＴＳＶ）エッチングプロセスに適用される、［１０］に記載のホールエッチング方法。

Claims (11)

  1. 基板と、前記基板から離れる方向に沿って前記基板上に順に配置される誘電体層とマスク構造とを備えるパターンシートであって、
    前記マスク構造は、前記基板から離れる前記誘電体層の側から、前記基板から離れる方向に沿って積層状に順に配置された多層マスク層を含み、前記マスク層の最上層はフォトレジスト層であり、前記マスク層の各層の厚さ及び前記マスク層の下の層間のエッチング選択比は、前記マスク構造を使用することによってそれに応じてホールを形成するように前記基板及び前記誘電体層をエッチングするプロセス中に、前記マスク層の各２つの隣接する層において、下層の厚さを貫通するスルーホールを形成するように前記マスク層の前記下層がエッチングされる一方で、前記マスク層の上層の残りの厚さは０以上であり、前記誘電体層の厚さを貫通するスルーホールを形成するように前記誘電体層がエッチングされる一方で、前記誘電体層の上のすべてのマスク層の残りの厚さは０より大きく、設定された深さを有するホールが前記基板に形成される一方で、前記誘電体層の上のすべてのマスク層の残りの厚さは０以上であることを満たす、パターンシート。
  2. 前記マスク層の層の数は２であり、前記基板から離れる方向に沿って順に積層された第２のマスク層及び第１のマスク層であり、前記第１のマスク層は前記フォトレジスト層であり、前記第１のマスク層及び前記第２のマスク層のそれぞれの厚さ、ならびに前記マスク層の下の層間のエッチング選択比は、以下の条件を満たす：
    ｄ１×Ｓ５>ｄ２、かつｄ２≧（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４又は
    ｄ１×Ｓ５=ｄ２、かつｄ２>（ｄ１－ｄ４／Ｓ３）×Ｓ２／Ｓ１+ｄ４／Ｓ４であり；
    ここで、ｄ１は前記第１のマスク層の厚さを示し、ｄ２は前記第２のマスク層の厚さを示し、ｄ４は前記誘電体層の厚さを示し、Ｓ１は前記基板と前記第１のマスク層とのエッチング選択比を示し、Ｓ２は前記基板と前記第２のマスク層とのエッチング選択比を示し、Ｓ３は前記誘電体層と前記第１のマスク層とのエッチング選択比を示し、Ｓ４は前記誘電体層と前記第２のマスク層とのエッチング選択比を示し、Ｓ５は前記第２のマスク層と前記第１のマスク層とのエッチング選択比を示す、請求項１に記載のパターンシート。
  3. 前記第２のマスク層は、シリコンを含有する材料を含む、請求項２に記載のパターンシート。
  4. 前記第２のマスク層は、二酸化ケイ素層である、請求項３に記載のパターンシート。
  5. 前記マスク層の層の数は３であり、前記基板から離れる方向に沿って順に積層された第３のマスク層、第２のマスク層、及び第１のマスク層であり、前記第１のマスク層は前記フォトレジスト層であり、前記第１のマスク層、前記第２のマスク層、及び前記第３のマスク層のそれぞれの厚さ、並びに前記マスク層の下の層間のエッチング選択比は、以下の条件を満たす：
    ｄ１'×Ｓ５'>ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'、又は
    ｄ１'×Ｓ５'≧ｄ２'、かつｄ２'×Ｓ６'>ｄ３'、かつｄ３'≧（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'、又は
    ｄ１'×Ｓ≧ｄ２'、かつｄ２'×Ｓ６'≧ｄ３'、かつｄ３'>（ｄ１'－ｄ４'／Ｓ３'）×Ｓ２'／Ｓ１'+ｄ４'／Ｓ４'
    ここで、ｄ１'は前記第１のマスク層の厚さを示し、ｄ２'は前記第２のマスク層の厚さを示し、ｄ３'は前記第３のマスク層の厚さを示し、ｄ４'は前記誘電体層の厚さを示し、Ｓ１'は前記基板と前記第１のマスク層とのエッチング選択比を示し、Ｓ２'は前記基板と前記第３のマスク層とのエッチング選択比を示し、Ｓ３'は前記誘電体層と前記第１のマスク層とのエッチング選択比を示し、Ｓ４'は前記誘電体層と前記第３のマスク層とのエッチング選択比を示し、Ｓ５'は前記第２のマスク層と前記第１のマスク層とのエッチング選択比を示し、Ｓ６'は前記第３のマスク層と前記第２のマスク層とのエッチング選択比を示す、請求項１に記載のパターンシート。
  6. 前記第２のマスク層は、二酸化ケイ素層である、請求項５に記載のパターンシート。
  7. 前記第３のマスク層は、ＡＰＦα－Ｃ層である、請求項５又は６に記載のパターンシート。
  8. 前記第１のマスク層の厚さは１μmから２μmの範囲であり、前記第２のマスク層の厚さは４００ｎｍから７００ｎｍの範囲であり、前記第３のマスク層の厚さは６μｍから７μｍの範囲である、請求項５から７のいずれか一項に記載のパターンシート。
  9. エッチングプロセスによって請求項１から８のいずれか一項に記載のパターンシートから形成される半導体中間製品であって、前記半導体中間製品は、基板と、前記基板上に配置された誘電体層とを含むか、又は基板と、誘電体層と、前記基板から離れる方向に沿って前記基板上に順に配置されたエッチング後の少なくとも１つの層を有する残りのマスク層とを含み、前記少なくとも１つの層を有するマスク層及び前記誘電体層の厚さを貫通するスルーホールは、前記少なくとも１つの層を有するマスク層及び前記誘電体層に形成され、設定された深さを有するホールが前記基板に形成される、半導体中間製品。
  10. ホールエッチング方法であって、
    基板及び前記基板上に配置された誘電体層は、請求項１から８のいずれか一項に記載のパターンシートを使用することによって、対応するホールを形成するようにエッチングされ、前記ホールエッチング方法は、
    マスク層の任意の２つの隣接する層のうちの上層をマスクとして使用することによって、前記マスク層の下層の厚さを貫通するスルーホールを形成するように前記マスク層の前記下層をエッチングすることと、
    前記誘電体層の上に少なくとも１つの層を有する前記残りのマスク層を使用することによって、前記誘電体層の厚さを貫通し、前記基板に設定された深さを有するホールを形成するスルーホールを形成するように前記誘電体層をエッチングすることとを含む、ホールエッチング方法。
  11. 前記ホールエッチング方法は、シリコン貫通電極（ＴＳＶ）エッチングプロセスに適用される、請求項１０に記載のホールエッチング方法。
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