TWI390602B - 半導體裝置之製造方法 - Google Patents

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Description

半導體裝置之製造方法 【相關申請案之交互參照】
本申請案係基於日本專利申請案第2007-232629號的優先權，該優先權案的內容藉由參考文獻方式合併於此。
本發明係關於一種半導體裝置的製造方法。尤其，本發明係關於一種具有高度整合性之半導體裝置的製造方法，以及關於一種藉由使用尺寸控制技術分隔在例如電晶體之裝置中之互連圖形的細微圖形形成方法。
近年來，存在有製造越來越細微化並且越來越具整合性之半導體裝置的持續趨勢。此種比例趨勢(scaling-trend)會使安裝在大型積體(LSI，large scale integrated)電路上之金屬氧化物半導體(MOS，metal oxide semiconductor)電晶體的閘極長度變短，並且使互鄰配線(mutually adjacent wirings)的距離變短以及使其間距變小。又，對於安裝在大型積體電路上之例如靜態隨機存取記憶體(SRAM，static random access memory)的記憶體單元而言，亦存在有藉由增加縮緊密度(packing density)而降低位元儲存成本(bit cost)的需求。因此，例如交替相轉移遮罩(alternative phase-shifting mask)(如Levenson相轉移遮罩)技術的解析增強技術(RET，resolution enhancement technique)可用以滿足尺寸降低的需求。然而，半導體裝置之尺寸降低的需求變化係快於微影解析度的改善。因此，藉由圖形化光阻(例如排列成線與間隔(line-and-space)之閘極電極)的等向乾式蝕刻以降低光阻圖形尺寸的光阻層修整加工，可實際用以製造低於目前微影解析極限的細微圖形，以替代微影的解析度改善。日本公開專利公報第2004-103999號揭露一種形成用於大型積體電路之細微圖形的技術，其係藉由形成第一圖形，然後形成細微間隔圖形，以透過微影及顯影而成為第二圖形。另一方面，日本公開專利公報第2005-166884號在待加工的薄膜上以可形成細微間隔的間隔控制膜以及光阻遮罩進行加工，此細微間隔係優於微影解析技術所獲得的間隔。
日本公開專利公報第200641364號揭露一種形成配線的方法，於其中以CHF3 、CF4 以及O2 所組成的氣體對抗反射塗佈膜進行蝕刻。此文獻明確說明了以CHF3 ：O2 =1：1到9：1的蝕刻氣體蝕刻抗反射塗佈膜，可進行不改變圖形尺寸的蝕刻。
日本公開專利公報第2006-156657號揭露一種形成低於微影解析極限之細微圖形的技術，其係藉由在導電膜上形成微影解析範圍內的第一圖形，然後以乾式蝕刻修整此種第一圖形(圖9(A)與9(B))。在此，光阻圖形11縮小至線狀圖形(line pattern)11a。
日本公開專利公報第2002-198362號以及日本公開專利公報第2002-141336號揭露一種形成接觸孔的方法，其係藉由使用O2 (蝕刻劑)與用以增強沉積之例如CH2 F2 或CHF3 之添加氣體的混合氣體。在此文獻中，說明了調整CH2 F2 氣體流以控制接觸孔的直徑。
然而，本案發明人發現到下述問題。當藉由劃分第一圖形與第二圖形以形成配線圖形而發生第二圖形的位移時，由於位移會發生在配線圖形與連接至配線圖形之其上或下導體層之間需要重疊的部分，所以無法獲得期望的半導體裝置特性。
在一實施樣態中，本發明包含下列步驟：在基板內形成裝置隔離區域，以將擴散區域劃分成第一擴散區域以及第二擴散區域；在基板上形成待加工的薄膜；在待加工的薄膜上形成硬質遮罩層以及第一光阻層；在第一光阻層上形成第一圖形；藉由使用第一圖形作為遮罩，而對硬質遮罩層進行蝕刻；在硬質遮罩層上形成第二光阻層；在第二光阻層上形成(用以劃分第一圖形之)包含第一間隔的第二圖形；藉由使用形成在第二光阻層上的第二圖形作為遮罩，而進行尺寸轉化蝕刻，以在硬質遮罩層上形成包含第二間隔的第三圖形，第二間隔係由第一間隔縮小而得；以及藉由使用形成在硬質遮罩層上的第三圖形，而對待加工的薄膜進行蝕刻。
在另一實施樣態中，本發明包含下列步驟：在基板上形成待加工的薄膜；在待加工的薄膜上形成硬質遮罩層以及第一光阻層；在第一光阻層上形成第一圖形；藉由使用第一圖形作為遮罩，而對硬質遮罩層進行蝕刻；在硬質遮罩層上形成第二光阻層；在第二光阻層上形成(用以隔離第一圖形之)包含第一間隔的第二圖形；藉由使用形成在第二光阻層上的第二圖形作為遮罩，而進行尺寸轉化蝕刻，以在硬質遮罩層上形成包含第二間隔的第三圖形，第二間隔係由第一間隔縮小而得；藉由使用形成在硬質遮罩層上的第三圖形，而對待加工的薄膜進行蝕刻，以形成第一配線圖形以及第二配線圖形；在待加工的薄膜上形成一層間絕緣膜；以及形成第一接觸孔以及第二接觸孔，以使第一配線圖形以及第二配線圖形分別連接至層間絕緣膜。
依照本發明之半導體裝置之製造方法的較佳實施例將參考圖式以及例示實施例來進行說明。在此，相同的符號表示相同的元件而省略在圖式上重覆的說明。熟習本項技藝者將瞭解使用本發明之教示可達成許多替代實施例，以及本發明並不限於為說明目的而例示的實施例。
(第一實施例)
圖1係顯示依照本發明之半導體裝置之製造方法之一實施例的橫剖面圖。
本實施例之半導體裝置的製造方法包含在基板50上使用包含第一圖形的光阻層70a，對遮罩層10進行加工以獲得第二圖形(圖1(A)至1(C))，並且使用加工成第二圖形以作為遮罩的遮罩層10a，對形成在基板50上的配線層40進行蝕刻(圖1(D))。在此，對第二圖形的間隔寬度c進行加工，以使其變得窄於第一圖形的間隔寬度b。
以下將說明本實施例之半導體裝置之製造方法中的各個步驟。
首先，如圖1(A)所示，以預定間距形成擴散區域80。閘極絕緣膜45被形成在基板50上，於其中裝置隔離(淺溝隔離結構(STI，shallow trench isolation))區域(氧化膜)55被形成在擴散區域80之間。接著，作為配線層的多晶矽膜40被形成在此種閘極絕緣膜45上。接著，第一硬質遮罩層30、第二硬質遮罩層20以及第三硬質遮罩層10依此種順序被形成在此種多晶矽膜40上。接著，抗反射塗佈(ARC，anti-reflective coating)膜60被形成在第三硬質遮罩10上。接著，光阻層(例如，ArF光阻層)70被施加並且沉積。接著，此種光阻層被曝露於ArF光，並且使用包含第一圖形的光罩(無圖示)進行顯影。因此，如圖1(B)所示形成包含第一圖形的光阻層70a。在形成包含此種第一圖形的光阻層70a時，於光阻層70中，移除多晶矽膜40之待移除的正上方區域以設置寬度b。
例如，SiOC、SiO2 、SiON、SiN、SiC、SiOF或SiCN可被使用作為第一、第二以及第三硬質遮罩層30、20以及10。
接著，如圖1(C)所示，使用光阻層70a作為遮罩而對抗反射塗佈膜60以及第三硬質遮罩層10進行蝕刻，於其中第一圖形被轉印。因此，露出第二硬質遮罩層20並且形成包含第二圖形的第三硬質遮罩層10a。在此，第三硬質遮罩層10a被蝕刻以獲得間隔寬度c，此間隔寬度係窄於光阻層70a的間隔寬度b。
可用於蝕刻的蝕刻氣體包含表示為Cx Hy Fz (x=1到5，y=0到3，z=1到8)的氟碳氣體或其混合物。較佳係使用CHF3 或CH2 F2 ，或其混合氣體，以作為此種氟碳氣體。除了此種氟碳氣體以外，吾人亦可使用一種以上選自以He、Ar、O2 、N2 以及CF4 所組成之群組的氣體。
接著，如圖1(D)所示，以包含第二圖形的第三硬質遮罩層10a作為遮罩，而對剩餘的光阻層70a、剩餘的抗反射塗佈膜60a、第二硬質遮罩層20、第一硬質遮罩層30以及配線層40進行蝕刻。因此，露出閘極絕緣膜45並且形成具有間隔寬度d的配線層40a。間隔寬度d大約等於間隔寬度c。配線層的間隔寬度d被加工成小於間隔寬度b，以使配線突出尺寸變為a1。因此，可充分確保配線端與擴散區域之間的距離。
在此，將本實施例之製造方法與先前技術之製造方法進行比較。圖10(A)與10(B)係顯示先前技術之蝕刻步驟的橫剖面圖。在先前技術中，以具有間隔寬度e的光阻層70a作為遮罩而進行蝕刻。在形成第三硬質遮罩層10a時，待獲得之第三硬質遮罩層10a的間隔寬度為e(圖10(A))。因此，以此種第三硬質遮罩層10a作為遮罩而對配線層40進行蝕刻，然後形成包含大約等於e之間隔寬度f的配線層40a(圖10(B))。在此種情況下，無法充分確保配線突出尺寸a2。
另一方面，本發明可使配線層40a的間隔寬度d窄於光阻層70a的間隔寬度b(圖1)。因此，可進行具有較光阻層之圖形為細之圖形的配線隔離結構。
(第二實施例)
就本實施例而言，將以圖1所示之半導體裝置之製造方法說明靜態隨機存取記憶體(SRAM，static random access memory)單元的製造方法。於本實施例中，將說明在具有圖1(A)所示之位於擴散區域80之間之200nm距離的電路中，藉由使配線層接受修整蝕刻(trim etching)而進行配線隔離，以在配線層上形成SRAM對比(counter)閘極電極的情況。
圖2顯示本發明之半導體裝置之製造方法的加工流程。此外，圖3及圖5係顯示這些步驟流程的橫剖面圖，其中圖4係對應於圖3的俯視圖，而圖6係對應於圖5的俯視圖。在此，這些橫剖面圖根據切割位置而明顯相異。因此，例如，將圖3視為在基板之X方向的橫剖面圖，而圖5為Y方向的橫剖面圖。此外，為了說明之目的，圖3(C)(圖4(C))以及圖5(A)(圖6(A))為具有不同橫剖面之相同步驟的圖。沿著線A-A'的橫剖面圖係對應於圖5(A)。
圖7(A)至7(C)分別係圖1(B)至1(D)或圖5(A)至5(C)的俯視圖，並且對應於圖6(A)至6(C)。為了說明之目的，在圖7中，顯示擴散區域層80、硬質遮罩層10、第二圖形70的開口100、形成在待加工之薄膜上的第三圖形40a。
待加工薄膜的加工方法將依照圖2並參考包含橫剖面圖及俯視圖的圖3至圖7來進行說明。在基板中，形成裝置隔離結構55並且將擴散區域80分成第一擴散區域以及第二擴散區域(80)。(步驟1)在閘極絕緣膜45被形成於此基板上之後，形成待加工的薄膜40(步驟2)，以便形成由單層或複數層所組成的硬質遮罩層(例如，10、20以及30)(步驟3)，而形成第一光阻層(步驟4)。不僅光阻層70可用於第一光阻層，抗反射塗佈膜60亦可用於第一光阻層。在此種情況下，於第一光阻層內形成第一圖形(圖3(A)的70c)(步驟5)，可獲得圖4(A)所示之俯視圖。使用此種第一圖形70c對硬質遮罩層10進行蝕刻。因此，在圖3(B)中，第一圖形10b被形成在硬質遮罩層10內(步驟6)。此俯視圖顯示成圖4(B)。
接著，第二光阻層被形成在於其上形成第一圖形的硬質遮罩層10上。與第一光阻層相同，第二光阻層亦藉由使用光阻層70以及抗反射塗佈膜60而形成(步驟7)。在此種第二光阻層上，如圖4(C)之俯視圖所示(與圖6(A)相同)，第二圖形70a被形成在光阻層70上(步驟8)。第二圖形70a係包含用以劃分第一圖形之第一間隔b的圖形。以此種第二圖形70a，在隨後說明的條件下進行尺寸轉化(size conversion)修整蝕刻。因此，在圖5(B)中，第三圖形10a被形成在硬質遮罩層10上(步驟9)。圖6(B)係形成第三圖形10a並且移除第二光阻層之後的俯視圖。亦即，依照步驟1至步驟9將由硬質遮罩層10所製造之第三圖形10a形成在待加工之薄膜上的狀態。第三圖形10a係包含由位於第一圖形10b上之第二圖形70a所形成之第二間隔c的圖形。藉由使用第二圖形70a的尺寸轉化蝕刻，形成此種第二間隔c使其窄於第一間隔b。
藉由使用第三圖形10a，對待加工的薄膜進行加工，而在待加工的薄膜上形成第三圖形40a(圖5(C))(步驟10)。在此，第二間隔c將被轉化成第三間隔d；理想上，希望第二間隔c在寬度上與第三間隔d相同。然而，在蝕刻待加工之薄膜期間，寬度偶爾會變寬。圖6(C)係圖5(C)的俯視圖，其顯示由待加工之薄膜40所形成的第三圖形40a、閘極絕緣膜45、以及位於下層的擴散區域80。藉由上述使用尺寸轉化蝕刻的製造方法，可將第二間隔c藉由用以進行隨後說明之尺寸轉化而形成在位於擴散區域之間的裝置隔離區域內，而不藉由用以施行稍後將說明之尺寸轉化的尺寸轉化蝕刻將第二間隔c設在擴散區域80上。
在本實施例中，使用半導體基板，並且使用多晶矽膜40以作為配線層；使用無定形碳膜以作為第一硬質遮罩層30；使用Si膜以作為第二硬質遮罩層20；使用SiOC膜(25nm)以作為第三硬質遮罩層10；以及抗反射塗佈膜60的膜厚為65nm。光阻層70被形成在此種抗反射塗佈膜60上；此種光阻層70接受修整曝光與顯影。因此，形成具有120nm之間隔寬度b的第二開口100(圖5(A)以及圖7(A))。接著，使用感應耦合電漿(ICP，inductively coupled plasma)型的蝕刻設備，以75sccm的CHF3 流率/75sccm的He，使抗反射塗佈膜60以及SiOC膜10接受修整蝕刻。然後，可對SiOC膜10進行加工而獲得104nm的間隔寬度c(圖5(B)以及圖7(B))。以此種方式所形成的SiOC膜10a作為遮罩而蝕刻多晶矽膜40，形成具有106nm之間隔寬度d的配線層40a，以作為SRAM對比閘極電極(圖5(C)以及圖7(C))。此外，始於擴散區域80之閘極電極端的突出尺寸會變成47nm。
然而，在實際製造步驟中，修整曝光位置、修整曝光尺寸以及擴散區域的位置會在晶圓內及/或晶圓之間變化。因此，必須考慮下列四種可變因素。
(1)擴散區域80與修整曝光位置之間的未對準(misalignment)：兩側最大50nm(單側最大25nm)。
(2)擴散區域80之晶圓內+晶圓間實際尺寸偏差(dispersion)：15nm(單側最大7.5nm)。
(3)修整曝光尺寸b之晶圓內+晶圓間實際尺寸偏差：15nm(單側最大7.5nm)。
(4)在配線層40之修整蝕刻後之尺寸d的晶圓內+晶圓間實際尺寸偏差：15nm(單側最大7.5nm)。
上述數值係用以例示本實施例。這些數值係對應於設計準則以及產品而適當設定。
同時發生所有上述偏差(1)至(4)係不切實際的。因此，將偏差考慮為平方和時，吾人可考慮到28nm的偏差會發生在閘極電極40a之位置以及擴散區域80之位置的單側上。例如，當以120nm之修整曝光尺寸b，進行不具任何尺寸轉化差異的修整蝕刻時，在修整蝕刻後之SRAM對比閘極電極之間的距離d亦會變成大約120nm。考慮包含單側28nm的偏差，對於在擴散區域80之間的200nm距離，從擴散區域80突出之閘極電極40a之末端的尺寸a1會變成11nm。
此外，考慮上述SRAM記憶單元被縮小成90%以減少位元儲存成本(bit cost)的情況，位於擴散區域80之間的距離被縮小成180nm。從擴散區域80突出之閘極電極40a之末端的尺寸a1會變成僅僅1nm，其包含單側28nm的偏差部分，以致製造上的所有邊限(margin)幾乎喪失。此外，在出現將閘極電極40a之端部設置在擴散區域80上之位置的情況下，電晶體會喪失其功能，以致SRAM電路無法操作。
因此，必須使光阻層70a的修整曝光尺寸b變小。然而，如圖8所示，使修整曝光尺寸b變小以使SRAM對比電極間之尺寸d變小的意圖會引起使焦點深度(DOF，depth of focus)變小的問題。依照圖8中的圖表，在製造上要求DOF不小於0.2μm的情況下，修整曝光尺寸被要求不得小於最小值120nm。此種修整曝光尺寸係基於曝光設備的解析度來訂定，因此，會導致較大的尺寸。
因此，施行尺寸轉化修整蝕刻，以使第三硬質遮罩層的修整曝光尺寸d小於光阻層的修整曝光尺寸b。以此種第三硬質遮罩層作為遮罩來進行蝕刻，因此，對於120nm的修整曝光尺寸b，吾人可使SRAM對比閘極電極40a之間的尺寸d成為106nm。此外，從擴散區域80突出之SRAM對比閘極電極40a之端部的尺寸a1可為8nm。
圖11係顯示尺寸轉化差與為蝕刻氣體之CHF3 及He流率之間關係的圖表，此尺寸轉化差為光阻層之修整曝光尺寸b與在修整蝕刻後之第三硬質遮罩層10a之曝光尺寸c之間的差異。例如，藉由將CHF3 ：He的比率從75：75sccm改變成150：50sccm，尺寸轉化差可從16nm改變成22nm。因此，可採用從擴散區域80突出之閘極電極40a之端部的較大尺寸a1。
圖12係顯示尺寸轉化差(nm)的圖表，其中CHF3 流：75sccm/He流：75sccm被使用作為蝕刻氣體，並且使具有25nm及50nm膜厚的第三硬質遮罩層10接受修整蝕刻。在對具有25nm膜厚之硬質遮罩層10進行修整蝕刻的情況下，尺寸轉化差(b-c)可大約為17nm。在使用具有50nm膜厚之硬質遮罩層10的情況下，尺寸轉化差(b-c)可大約為30nm。
就本實施例而言，SiOC被使用作為第三硬質遮罩層10。然而，除了SiOC以外的材料，亦即，例如SiO2 、SiON、SiN、SiC、SiOF、以及SiCN亦可被使用。又，在使用這些材料的情況下，修整蝕刻可能會與使用SiOC的情況相同。此外，在本實施例中，使用CHF3 與He的混合氣體。然而，吾人亦可使用另一種蝕刻氣體。此種蝕刻氣體包含CHF3 或CH2 F2 或其混氣體。除了在此的蝕刻氣體以外，吾人亦可使用一種以上選自He、Ar、O2 、N2 以及CF4 的氣體。
當以氫氟碳化物系統之氣體(例如CHF3 氣體及CH2 F2 氣體)，使抗反射塗佈膜60與硬質遮罩層10接受蝕刻時，可確認膜狀沉積物形成在抗反射塗佈膜60a與硬質遮罩層10a的蝕刻面側上。此種沉積物被視為由包含從蝕刻氣體所供應之氟碳化物的高分子所加以組成。由此種方式所獲得的沉積物可作為用以保護硬質遮罩層10a的薄膜。當蝕刻進行至深處時，可持續細微的加工而在最後獲得錐形凹部。
因此，尺寸轉化差會取決於蝕刻氣體的類型與流率、硬質遮罩層的膜厚等等。因此，藉由改變這些條件，吾人可獲得期望的間隔寬度。
在此，將說明用以設定尺寸轉化之蝕刻條件的方法。作為用於設定的準備，例如吾人可獲得圖11所示之氣體組成比例與尺寸轉化差之間的關係。此外，可獲得以間隔b隔離閘極線之第二圖形的曝光極限實驗值。在此，擴散區域、閘極線寬度以及閘極線隔離寬度的設定值係對應於設計準則以及產品而加以決定。因此，比較所獲得的曝光極限值與閘極線的隔離寬度，以決定所需尺寸轉化量。吾人可從基於圖11之所需尺寸轉化量來決定適當的氣體組成比率。
尺寸轉化差不僅可藉由氣體組成比率來進行調整，而且可藉由圖12所述之硬質遮罩的膜厚來加以調整。因此，吾人可事先獲得圖12之硬質遮罩膜厚以及尺寸轉化差的資料。因此，亦可從基於圖12的所需尺寸轉化量來決定適當的硬質遮罩膜厚。硬質遮罩膜厚與尺寸轉化差之間的關係被顯示在圖12中。此外，在改變抗反射塗佈膜之膜厚的情況下，亦可獲得相同的關係。亦即，此關係為：當被包含作為第二光阻層之抗反射塗佈膜的膜厚越來越大時，尺寸轉化差會變得更大。
(第三實施例)
在本實施例中，將說明用以將尺寸轉化蝕刻應用於閘極線90之接觸孔形成區域110的方法。接觸孔形成區域110被形成為必須符合閘極線90之寬度以及接觸孔120之尺寸的襯墊。就本實施例而言，如圖14所示，閘極線90與接觸墊110被設置在基板50上。接觸孔120被設置在接觸墊110上。存在有SiN層間膜以及SiO2 層間膜，俾能覆蓋這些接觸墊110以及接觸孔120。同樣就本實施例而言，藉由使用與第一實施例相同的硬質遮罩層、抗反射塗佈膜以及光阻層來進行修整蝕刻。
本實施例之半導體裝置的製造方法流程圖被顯示在圖13中。待加工而用於形成下層配線(例如閘極線)的薄膜被形成在基板上。藉由使用形成在第一光阻層上的第一圖形作為遮罩，將第一圖形形成在硬質遮罩層上，此第一光阻層係形成在與第一實施例相同的薄膜上(步驟21到25)。包含用以進行隔離第一配線與第二配線之第一間隔的第二圖形(開口100)被形成在第二光阻層上(步驟26到27)。藉由使用此種第二圖形(開口100)作為遮罩，以進行尺寸轉化修整蝕刻而在硬質遮罩層上形成第三圖形。此種尺寸轉化蝕刻可形成第二間隔，在第三圖形中，由第二圖形的第一間隔縮小成第二間隔(步驟28)。藉由使用於其中已形成第三圖形的硬質遮罩，而使待加工的薄膜接受進一步的蝕刻(步驟29)。第三圖形被形成在待加工的薄膜上，並且形成第一配線91以及第二配線92(步驟30)。
接著，形成閘極線的側壁(步驟31)，並且形成層間絕緣膜(步驟32)。吾人可在步驟31與步驟32之間適當進行例如用以形成電晶體的離子植入。開啟連接至經由包含第二間隔之遮罩所隔離之第一配線以及第二配線的接觸孔，並且埋設金屬層而使其連接至上層配線(步驟33)。如上所述，進行尺寸轉化修整蝕刻。因此，在形成接觸孔時，會增加對準邊限，俾能抑制接觸電阻的增加。
圖14(A1)係顯示處於理想狀態之修整曝光的圖。在此，閘極線90的間距為300nm。修整曝光圖形開口100為矩形並且位於接觸墊110的中央。在接觸孔120之直徑為90nm的情況下，間距為300nm；修整曝光圖形開口100的較短軸尺寸為140nm，如圖14(A1)所示，在修整曝光圖形開口100之末端與接觸孔120之末端之間的距離為35nm。
然而，如圖14(A2)所示，修整曝光圖形開口100在實際修整曝光中為橢圓形。圖14(A2)係顯示圖14(A1)之修整曝光圖形開口100為橢圓形之情況的圖。此外，實際上出現修整曝光圖形開口100的位移(displacement)以及各構件位置之晶圓內(with-in-wafer)/晶圓間(wafer-to-wafer)偏差。因此，下列六個項目必須被考慮。
(1)接觸墊110與光阻層之修整曝光圖形開口100之位置的位移：兩側最大50nm(單側最大25nm)。
(2)接觸墊110之修整曝光圖形開口100的位移：兩側最大50nm(單側最大25nm)。
(3)修整曝光圖形開口100之晶圓內+晶圓間偏差範圍：15nm(單側最大7.5nm)。
(4)在修整蝕刻光阻層後之尺寸的晶圓內+晶圓間偏差範圍：15nm(單側最大7.5nm)。
(5)接觸墊110之修整曝光位置的晶圓內+晶圓間偏差範圍：10nm(單側最大5nm)。
(6)在蝕刻接觸孔120後之尺寸的晶圓內+晶圓間偏差範圍：10nm(單側最大5nm)。
上述數值係用以例示本實施例。這些數值係對應於設計準則以及產品而適當設定。
實際上不太可能同時發生所有上述偏差(1)至(6)。因此，將偏差考慮為平方和時，吾人可考慮到38nm的偏差會發生在修整曝光開口100之位置的單側上。例如，當在無任何尺寸轉化差異的情況下，以140nm之修整曝光尺寸進行蝕刻時，則接觸墊110可如圖14(B1)所示僅被蝕刻140nm，俾在不考慮偏差部分的情況下留下接觸孔120。在此，於圖14(B1)中，經過蝕刻的尺寸A幾乎等於修整曝光尺寸b。然而，在修整曝光位置出現單側38nm偏差的情況下，將如圖14(B2)及圖15(A)所示，修整3nm的接觸孔120以致增加閘極1接觸電阻。在此，圖15(A)係顯示圖14(B2)的俯視圖連同橫剖面圖，而圖15(B)係顯示圖14(C2)的俯視圖連同橫剖面圖。
因此，用以加工而獲得小於修整曝光尺寸b之尺寸的尺寸轉化蝕刻可被加以使用。在此，進行修整蝕刻以使曝光間隔寬度A成為140nm，以及使接觸墊110的蝕刻寬度B成為120nm。在修整曝光圖形開口100、接觸孔120以及接觸墊110沒有出現位移的情況下(圖14(C1))，會在接觸墊110的末端與接觸孔120的末端之間出現足夠的距離。此外，如圖14(C2)所示，在出現單側38nm偏差的情況下，亦會在接觸墊110的末端與接觸孔120的末端之間出現距離。因此，可抑制閘極/接觸電阻的增加。此外，在接觸孔120間之距離為小的情況下，由於接觸墊的修整，所以亦可防止閘極/接觸電阻的增加。
吾人可藉由應用第一實施例或第二實施例所揭露的方法，並且改變待使用的抗反射塗佈膜、硬質遮罩層的膜厚以及蝕刻氣體，而控制蝕刻尺寸B。
依照第二實施例，進行用以設定第三實施例之尺寸轉化之蝕刻條件的方法。在接觸孔形成區域中之閘極線的隔離寬度可從設計資料加以獲利。比較所獲得的曝光極限值以及閘極線的隔離寬度，以決定所需尺寸轉化量。然後從圖11或12所示之尺寸轉化差與氣體組成比率或與第二光阻層的膜厚之間的關係來決定適當的蝕刻條件。
到目前為止，本發明之實施例已參考圖式而進行說明。然而，這些實施例係用以例示本發明，並且除了上述構造以外，吾人尚可採用各種構造來隔離多層配線等等中的配線圖形。
10．．．遮罩層
10a．．．遮罩層
10a．．．第三圖形
10b．．．第一圖形
11．．．光阻圖形
11a．．．線狀圖形
20．．．遮罩層
30．．．遮罩層
40．．．配線層
40a．．．配線層
40a．．．第三圖形
40a．．．閘極電極
45．．．閘極絕緣膜
50．．．基板
55．．．裝置隔離區域
60．．．抗反射塗佈膜
60a．．．抗反射塗佈膜
70．．．光阻層
70．．．第二圖形
70a．．．光阻層
70a．．．第二圖形
70c．．．第一圖形
80．．．擴散區域
90．．．閘極線
91．．．第一配線
92．．．第二配線
100．．．開口
110．．．接觸墊
120．．．接觸孔
150．．．側壁
170．．．絕緣層
180．．．絕緣層
本發明之上述及其他目的、優點及特徵將以結合隨附圖式的下列說明來進行說明，其中：
圖1(A)至1(D)係顯示依照本發明之一實施例之半導體裝置之製造方法的橫剖面圖；
圖2顯示本發明之第二實施例的加工流程；
圖3(A)至3(C)係顯示依照本發明之一實施例之半導體裝置之製造方法的橫剖面圖；
圖4(A)至4(C)係顯示依照本發明之一實施例之半導體裝置之製造方法的俯視圖；
圖5(A)至5(C)係顯示依照本發明之一實施例之半導體裝置之製造方法的橫剖面圖；
圖6(A)至6(C)係顯示依照本發明之一實施例之半導體裝置之製造方法的俯視圖；
圖7(A)至7(C)係顯示依照本發明之一實施例之半導體裝置之製造方法的俯視圖；
圖8係顯示在修整曝光中SRAM對比電極與焦點深度(DOF，depth of focus)之間的尺寸關係圖表；
圖9(A)至9(B)係顯示習知半導體裝置之製造方法的平面圖；
圖10(A)至10(B)係顯示習知半導體裝置之製造方法的橫剖面圖；
圖11係顯示尺寸轉化差(從光阻層圖形變成蝕刻硬質遮罩的尺寸變化)與蝕刻氣體流率之間的關係圖表；
圖12係顯示硬質遮罩層膜厚與尺寸轉化差之間的關係圖表；
圖13係本發明之第三實施例的加工流程圖；
圖14(A1)、(A2)、(B1)、(B2)、(C1)以及(C2)顯示本發明之第三實施例之半導體裝置之製造方法的說明圖；
圖15(A)係顯示圖14(B2)的俯視圖連同橫剖面圖；及
圖15(B)係顯示圖14(C2)的俯視圖連同橫剖面圖。

Claims (20)

  1. 一種半導體裝置的製造方法，包含下列步驟：在一基板內形成一裝置隔離區域，以將一擴散區域劃分成一第一擴散區域以及一第二擴散區域；在該基板上形成一待加工的薄膜；在該待加工的薄膜上形成一硬質遮罩層以及一第一光阻層；在該第一光阻層上形成第一圖形；藉由使用該第一圖形作為遮罩，而對該硬質遮罩層進行蝕刻；在該硬質遮罩層上形成一第二光阻層；在該第二光阻層上形成用以隔離該第一圖形之包含第一間隔的第二圖形；藉由使用形成在該第二光阻層上的該第二圖形作為遮罩，而進行尺寸轉化蝕刻，以在該硬質遮罩層上形成包含第二間隔的第三圖形，該第二間隔係由該第一間隔縮小而得；及藉由使用形成在該硬質遮罩層上的該第三圖形，而對該待加工的薄膜進行蝕刻，其中該第三圖形為閘極電極圖形。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中該第二間隔被形成在位於該第一擴散區域與該第二擴散區域之間的該裝置隔離區域內。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中在該硬質遮罩層上形成一抗反射塗佈膜。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中該硬質遮罩層包含從下列所選擇的至少一種：SiOC、SiO2 、SiON、SiN、SiC、SiOF以及SiCN。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中在該硬質 遮罩層上之該尺寸轉化蝕刻步驟所使用的蝕刻氣體係由Cx Hy Fx (x=1到5，y=0到3，z=1到8)所表示的氟碳氣體或其混合物。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中該氟碳氣體為選自於CHF3 或CH2 F2 至少一者的氣體。
  7. 如申請專利範圍第5項之半導體裝置的製造方法，其中該蝕刻氣體更包含選自於由He、Ar、O2 、N2 以及CF4 所組成之群組至少一者。
  8. 一種半導體裝置的製造方法，包含下列步驟：在一基板上形成一待加工的薄膜；在該待加工的薄膜上形成一硬質遮罩層以及一第一光阻層；在該第一光阻層上形成第一圖形；藉由使用該第一圖形作為遮罩，而對該硬質遮罩層進行蝕刻；在該硬質遮罩層上形成一第二光阻層；在該第二光阻層上形成用以隔離該第一圖形之包含第一間隔的第二圖形；藉由使用形成在該第二光阻層上的該第二圖形作為遮罩，而進行尺寸轉化蝕刻，以在該硬質遮罩層上形成包含第二間隔的第三圖形，該第二間隔係由該第一間隔縮小而得；藉由使用形成在該硬質遮罩層上的該第三圖形，而對該待加工的薄膜進行蝕刻，以形成第一配線圖形以及第二配線圖形；在該待加工的薄膜上形成一層間絕緣膜；及形成一第一接觸孔以及一第二接觸孔，其分別將該第一配線圖形以及該第二配線圖形連接至該層間絕緣膜。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中該第三圖形為閘極電極圖形。
  10. 如申請專利範圍第8項之半導體裝置的製造方法，其中該第三圖形包含位於一接觸孔形成區域內的一襯墊；以及該第二圖形的第二間隔被形成在該襯墊部分內。
  11. 如申請專利範圍第8項之半導體裝置的製造方法，其中在該硬質遮罩層上形成一抗反射塗佈膜。
  12. 如申請專利範圍第8項之半導體裝置的製造方法，其中該硬質遮罩層包含從下列所選擇的至少一種：SiOC、SiO2 、SiON、SiN、SiC、SiOF以及SiCN。
  13. 如申請專利範圍第8項之半導體裝置的製造方法，其中在該硬質遮罩層上之該尺寸轉化蝕刻步驟所使用的蝕刻氣體係由Cx Hy Fz (x=1到5，y=0到3，z=1到8)所表示的氟碳氣體或其混合物。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中該氟碳氣體為選自於CHF3 或CH2 F2 至少一者的氣體。
  15. 如申請專利範圍第13項之半導體裝置的製造方法，其中該蝕刻氣體更包含選自於由He、Ar、O2 、N2 以及CF4 所組成之群組至少一者。
  16. 一種半導體裝置的製造方法，包含下列步驟：在一基板內形成一裝置隔離區域；在該基板上形成一待加工的薄膜；在該待加工的薄膜上形成一硬質遮罩層；在該硬質遮罩層內形成第一圖形；在該第一圖形上形成一光阻層； 在該光阻層內形成包含第一間隔的第二圖形，該第一間隔和該裝置隔離區域重疊；藉由使用形成在該光阻層內之該第二圖形作為遮罩，而對該硬質遮罩層進行蝕刻以形成包含第二間隔的第三圖形，該第二間隔係由該第一間隔縮小而得；及藉由使用包含該第一圖形與該第三圖形之該硬質遮罩層，而對該待加工的薄膜進行蝕刻。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中該待加工的薄膜為導電膜。
  18. 如申請專利範圍第16項之半導體裝置的製造方法，其中每個該第一圖形之間的間隔大於該第二間隔。
  19. 如申請專利範圍第16項之半導體裝置的製造方法，其中該第三圖形為閘極電極圖形。
  20. 一種半導體裝置的製造方法，包含下列步驟：在一基板內形成一裝置隔離區域；在該基板上形成一待加工的薄膜；在該待加工的薄膜上形成一硬質遮罩層；在該硬質遮罩層內形成第一圖形；在該第一圖形上形成一光阻層；在該光阻層內形成包含第一間隔的第二圖形；藉由使用形成在該光阻層內之該第二圖形作為遮罩，而對該硬質遮罩層進行蝕刻以形成包含第二間隔的第三圖形，該第二間隔係由該第一間隔縮小而得；及藉由使用包含該第一圖形與該第三圖形之該硬質遮罩層，而對該待加工的薄膜進行蝕刻。
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