JP4171270B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に係る発明であって、特に、微細なパターンと、パターン間に存する微細なスペースとを有する回路パターンの形成方法に関するものである。
【０００２】
【従来の技術】
一般的に、半導体装置の製造方法において、下地層（最終的にパターンが施される層）に回路パターンを形成する手法として、リソグラフィ技術が採用されている。
【０００３】
このリソグラフィ技術とは、通常、ステッパと共に用いられるレチクルを通して、下地層上に成膜されたフォトレジストに対して縮小投影露光を行うことにより、当該フォトレジストに回路設計に基づくレジストパターンを形成し、当該レジストパターンをマスクとして下地層に回路パターンを形成する技術のことである。
【０００４】
ここで、回路パターンとは、配線等のパターンと当該パターン間に存するスペースとを含めた総合的なものを指している。
【０００５】
さらに従来の技術として、上記リソグラフィ技術だけで形成されたレジストパターンよりも、さらに微細なパターンを形成する方法として、パターンシュリンク（縮小化）プロセスという製造工程が採用されている。
【０００６】
パターンシュリンクプロセスには、パターニングされたフォトレジストをシュリンクさせるシュリンク技術（以下、第一のシュリンク技術と称す）と、パターニングされたハードマスクをシュリンクさせるシュリンク技術（以下、第二のシュリンク技術と称す）とがある。以下、それぞれのシュリンク技術について説明する。
【０００７】
第一のシュリンク技術とは、例えば、所定の形状でパターニングされたレジストパターンに対して、イオン注入、ＥＢ（電子ビーム）キュアリング（硬化：以下、単にキュアと称す）、ＵＶ（紫外線）キュア、または高温ベーク（熱処理）等を施すことにより、前記レジストパターンをシュリンクさせ、当該シュリンクしたレジストパターンをマスクとしてエッチング処理を施すことで、より微細なパターンを下地層に形成することが可能な技術である。
【０００８】
以下、トランジスタのゲート電極を形成する場合を例にとって、第一のシュリンク技術の製造方法を具体的に説明する。
【０００９】
まずはじめに、図３８に示す断面構造の部分を有する製造途中の半導体装置を用意する。ここで、当該半導体装置は、活性層５を基礎にして平面視の下方から、ゲート酸化膜６、ゲート電極層７およびフォトレジスト８の順序でそれぞれ形成されている。
【００１０】
次に、リソグラフィ技術により、フォトレジスト８に図３９，４０に示す回路パターンを形成する。ここで、図３９は当該半導体装置を平面視したときの図であり、図３９において、フォトレジスト８に形成された回路パターンは、ゲート電極パターン１、当該ゲート電極パターン１と接続しているボンディングパッドパターン（以下、パッドパターンと称する）２、ゲート電極パターン１間に存するスペース３、およびパッドパターン２間に存するスペース４等で構成されている。また、図３９のＸ−Ｘ断面を図４０に示す。
【００１１】
次に、回路パターンがパターニングされたフォトレジスト８に対して、イオン注入やＥＢキュア等のシュリンク工程を施すことにより、回路パターンを構成するゲート電極パターン１およびパッドパターン２をシュリンクさせる。この様子を図４１，４２に示す。ここで、図４１は当該半導体装置の平面図であり、図４２は図４１のＸ’−Ｘ’断面を示す断面図である。
【００１２】
最後に、シュリンクしたフォトレジスト８（シュリンクした、ゲート電極パターン１およびパッドパターン２形状のフォトレジスト）をマスクとしてエッチング処理を施し、ゲート電極層７に回路パターンを形成することにより、ゲート電極９とパッド１０とを形成する。その後、フォトレジスト８を除去した図を図４３，４４に示す。ここで、図４３は当該半導体装置の平面図であり、図４４は図４３のＸ’’−Ｘ’’断面を示す断面図である。
【００１３】
このように、第一のシュリンク技術では、イオン注入等により、回路パターンがパターニングされたフォトレジスト８をシュリンクさせているので、リソグラフィ技術で形成されるレジストパターンよりも微細なパターン（ゲート電極パターン１およびパッドパターン２）をフォトレジスト８にパターニングすることができ、結果として、より微細なパターンを下地層（ゲート電極層７）に形成することができる。つまり、より微細なゲート電極９およびパッド１０を形成することができるのである。
【００１４】
また、シュリンク工程では、上記のようにフォトレジスト８をシュリンクさせる効果の他に、フォトレジスト８の性質を改変させ、エッチング耐性（つまり、エッチングの際に、フォトレジスト８自身がエッチングされない能力）を向上させる効果も得られる。
【００１５】
したがって、当該エッチング耐性の向上を考慮して予め、当該フォトレジスト８の厚さを薄膜化形成することができるので、アスペクト比の軽減へとつながり、エッチング処理による下地層への微細なパターン（上記の例では、ゲート電極層７により幅の細いゲート電極１）の形成が容易に行える。
【００１６】
次に、ハードマスクを用いる第二のシュリンク技術について具体的に説明する。
【００１７】
ここで、ハードマスクとは、実際に回路パターンが形成される下地層とフォトレジストとの間に形成される、下地層に対するエッチング選択比の大きい膜のことである。
【００１８】
第二のシュリンク技術とは、予めパターニングされているレジストパターンをマスクとしてハードマスクをエッチングすることにより、ハードマスクに回路パターンが形成され、その後、等方性エッチングにより当該ハードマスクをシュリンクさせ、当該シュリンクしたハードマスクをマスクとし、下地層にエッチング処理を施し、当該下地層に対して、より微細な回路パターンを形成することが可能な技術である。
【００１９】
以下、トランジスタのゲート電極を形成する場合を例にとって、第二のシュリンク技術の製造方法を具体的に説明する。
【００２０】
まずはじめに、図４５に示す断面構造の部分を有する製造途中の半導体装置を用意する。ここで、当該半導体装置は、活性層５を基礎にして平面視の下方から、ゲート酸化膜６、ゲート電極層７、ハードマスク層１１およびフォトレジスト８の順序でそれぞれ形成されている。
【００２１】
次に、リソグラフィ技術により、フォトレジスト８に図４６，４７に示す回路パターンを形成する。ここで、図４６は当該半導体装置を平面視したときの図であり、図４６において、フォトレジスト８に形成された回路パターンは、ゲート電極パターン１、パッドパターン２、ゲート電極パターン１間に存するスペース３、およびパッドパターン２間に存するスペース４等で構成されている。また、図４６のＹ−Ｙ断面を図４７に示す。
【００２２】
次に、回路パターンがパターニングされたフォトレジスト８（ゲート電極パターン１およびパッドパターン２）をマスクとしてエッチング処理を施し、ハードマスク層１１に回路パターンを形成する。その後、フォトレジスト８を除去した図を図４８，４９に示す。ここで、図４８は当該半導体装置の平面図であり、図４９は図４８のＹ’−Ｙ’断面を示す断面図である。
【００２３】
次に、回路パターンがパターニングされたハードマスク層１１に対して、等方性エッチングを施すことにより、回路パターンを構成するゲート電極パターン１およびパッドパターン２をシュリンクさせる。この様子を図５０，５１に示す。ここで、図５０は当該半導体装置の平面図であり、図５１は図５０のＹ’’−Ｙ’’断面を示す断面図である。
【００２４】
最後に、シュリンクしたハードマスク層１１（シュリンクした、ゲート電極パターン１およびパッドパターン２形状のハードマスク層）をマスクとして、エッチング処理を施し、ゲート電極層７に回路パターンを形成することにより、ゲート電極９とパッド１０とを形成する。その後、ハードマスク層１１を除去することにより、第一のシュリンク技術により形成された回路パターンと同様の回路パターンをゲート電極層７に対して形成することができる（図４３，４４参照）。
【００２５】
このように、第二のシュリンク技術では、新たにハードマスク層１１を採用することにより、簡単な等方性エッチングにより当該ハードマスク層１１をシュリンクさせることができ、当該シュリンクしたハードマスク層１１をマスクとしてゲート電極層７に対してエッチング処理を施されているので、リソグラフィ技術のみで形成される回路パターンよりも微細なパターン、つまりゲート電極９およびパッド１０を形成することができる。
【００２６】
なお、第一および第二のシュリンク技術に関する文献として、Ｐｒｏｃ．ｏｆＳＰＩＥ ｖｏｌ．４３４５（２００１）、Ｐ６５５、著者Ａ．Ｙａｍａｇｕｃｈｉ ｅｔ ａｌ、に記載されている「Ａｒ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｉｎｔｏ ｒｅｓｉｓｔ ｆｏｒ ｅｔｃｈｉｎｇ ｒｅｓｉｓｔａｎｃｅ ｉｍｐｒｏｖｅｍｅｎｔ」があり、また、特開２００１−３０８０７６号公報（Ｐ５〜６、第一図）等もある。
【００２７】
【発明が解決しようとする課題】
一般的にリソグラフィ技術では、フォトレジスト８に回路パターンを露光するにあたり、微細なゲート電極パターン１の解像とパターン間に存する微細なスペース３，４の解像とを、同一条件で形成することは困難であるということである。
【００２８】
つまり、微細なゲート電極パターン１の解像に有利なリソグラフィ条件は、微細スペース３，４の解像には不利な条件となり、逆に、微細スペース３，４の解像に有利なリソグラフィ条件は、微細なゲート電極パターン１の解像に不利な条件となっていた。
【００２９】
例えば、微細ゲート電極パターン１の解像に優れている露光照明条件は、微細スペース３，４の解像性能が劣っていることが多い。また、例えば、微細スペース３，４の解像に優れているフォトレジスト８は、微細ゲート電極パターン１の解像性能が劣っていることが多い。
【００３０】
したがって、微細ゲート電極パターン１の解像度と微細スペース３，４の解像度とは、トレードオフの関係にあり、微細ゲート電極パターン１と微細スペース３，４とを同時に形成する場合に、両者を同時に最小限に微細化させることができなかった。よって、回路パターンの全体の微細化には、上記の意味での制限が課せられていた。
【００３１】
さらに、シュリンク工程においても、以下に示す問題があった。
【００３２】
つまり、第一または第二のシュリンク技術では、フォトレジスト８またはハードマスク層１１に形成された回路パターンをシュリンクさせることにより、ゲート電極パターン１およびパッドパターン２自身は微細化されるものの、パターン間に存するスペース３，４は逆に、その分拡大されてしまい、結果として回路パターンの集積度の向上を図ることはできなかった。
【００３３】
例えば、図４８と図５０または図４９と図５１を比較して分かるように、パッドパターン２がシュリンクすることにより、当該パッドパターン２自身の大きさは縮小化するものの、その分スペース４の間隔が拡大してしまい、パターンシュリンクプロセスを施したにも係らず、回路パターン全体の縮小化には至らず、結果として回路パターンの集積度を向上には繋がらなかった。
【００３４】
ここで、パッドパターン２自身のシュリンクを見越して、その分当該パッドパターン２間のスペース４をさらに狭く設計できればよいのだが、設計段階で上記トレードオフの関係に則し、スペース４が最低間隔で設計されている場合には、これ以下のサイズで、当該スペース４を設計したとしても、従来のリソグラフィ技術では、フォトレジスト８に正常に当該スペース４を形成することはできない。
【００３５】
そこで、この発明は、上記問題に鑑み、回路パターン全体の微細（縮小）化および、当該微細化に伴い集積度の高いデバイスを製造することができる半導体装置の製造方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置の製造方法は、パターンと、パターン間に存するスペースとを有する回路パターンを形成する半導体装置の製造方法において、（ａ）下地層上にハードマスク層を形成した半導体基板を用意する工程と、（ｂ）前記パターン間に存する所定の前記スペースにパターンを配置することにより得られる第一のパターンに従って、前記ハードマスク層をパターン化する工程と、（ｃ）前記工程（ｂ）の後に、前記ハードマスク層をシュリンクさせる工程と、（ｄ）前記工程（ｃ）の後に、前記所定のスペースに基づく第二のパターンに従って、前記ハードマスク層に前記所定のスペースを形成する工程と、（ｅ）前記工程（ｄ）の後に、前記ハードマスク層をマスクとして、前記下地層に前記回路パターンを形成する工程とを、備え、前記工程（ｂ）によって、ラインパターンが前記ハードマスク層にパターン化され、前記工程（ｄ）は、前記ラインパターンに第一スペースを設けることで、前記ラインパターンを２つのラインパターンにするものであり、前記ラインパターンの幅は、前記工程（ｂ）で形成可能な最小パターン幅であり、前記第一スペースの幅は、前記工程（ｄ）で形成可能な最小スペース幅である。
【００３７】
また、請求項２に記載の半導体装置の製造方法では、前記工程（ｂ）は、（ｂ−１）前記ハードマスク層上にフォトレジストを形成する工程と、（ｂ−２）前記フォトレジストを前記第一のパターンに従ってパターニングする工程と、（ｂ−３）前記工程（ｂ−２）の後に、前記フォトレジストをシュリンクさせる工程と、（ｂ−４）前記シュリンクしたフォトレジストをマスクとして、前記ハードマスク層をパターニングする工程とを、備えているものであってもよい。
【００３８】
また、請求項３に記載の半導体装置の製造方法では、前記工程（ｂ−３）は、イオン注入、電子線キュア、紫外線キュア、または高温ベークにより、前記フォトレジストをシュリンクさせる工程であるものであってもよい。
また、請求項４に記載の半導体装置の製造方法は、パターンと、パターン間に存するスペースとを有する回路パターンを形成する半導体装置の製造方法において、（ａ）下地層上にハードマスク層を形成した半導体基板を用意する工程と、（ｂ）前記パターン間に存する所定の前記スペースにパターンを配置することにより得られる第一のパターンに従って、前記ハードマスク層をパターン化する工程と、（ｃ）前記工程（ｂ）の後に、前記ハードマスク層をシュリンクさせる工程と、（ｄ）前記工程（ｃ）の後に、前記所定のスペースに基づく第二のパターンに従って、前記ハードマスク層に前記所定のスペースを形成する工程と、（ｅ）前記工程（ｄ）の後に、前記ハードマスク層をマスクとして、前記下地層に前記回路パターンを形成する工程とを、備え、前記工程（ｂ）によって、ラインパターンが前記ハードマスク層にパターン化され、前記工程（ｄ）は、前記ラインパターンに第一スペースを設けることで、前記ラインパターンを２つのラインパターンにするものであり、前記ラインパターンの幅は、前記工程（ｄ）で形成可能な最小パターン幅よりも小さなものであり、前記第一スペースの幅は、前記工程（ｂ）で形成可能な最小スペース幅よりも小さなものである。
また、請求項５に記載の半導体装置の製造方法では、前記工程（ｂ）は、（ｂ−１）前記ハードマスク層上にフォトレジストを形成する工程と、（ｂ−２）前記フォトレジストを前記第一のパターンに従ってパターニングする工程と、（ｂ−３）前記工程（ｂ−２）の後に、前記フォトレジストをシュリンクさせる工程と、（ｂ−４）前記シュリンクしたフォトレジストをマスクとして、前記ハードマスク層をパターニングする工程とを、備える。
また、請求項６に記載の半導体装置の製造方法では、前記工程（ｂ−３）は、イオン注入、電子線キュア、紫外線キュア、または高温ベークにより、前記フォトレジストをシュリンクさせる工程である。
【００３９】
【発明の実施の形態】
本発明の製造方法は、例えば、リソグラフィ技術のみでは、形成困難なサイズの微細パターンおよび微細スペースを含む微細な回路パターンを形成するときに好適である。
【００４０】
当該製造方法では、実際に回路パターンが形成される下地層上に形成された、ハードマスク層に上記微細な回路パターンをパターニングする際に、当該ハードマスク層に対して、まず微細なスペースのない第一のパターンをパターニングし、その後、微細スペースに基づく第二のパターンに従ってハードマスク層に微細スペースをパターニングすることを特徴とする。
【００４１】
ここで、第一のパターンとは、微細な回路パターンにおいて、パターン間に存する微細スペースに新たなパターンを配置することにより、微細スペースをなくして形成された仮のパターンのことである。
【００４２】
また、第二のパターンとは、微細な回路パターンにおいて、パターン間に存する微細スペース部分に基づいたパターンのことであり、第一のパターンでなくされた微細スペースを生成するためのパターンである。
【００４３】
さらに、ハードマスク層とは、実際に回路パターンが形成される下地層とフォトレジストとの間に形成される、下地層に対するエッチング選択比の大きい膜のことである。
【００４４】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、従来技術で記した符号と同一符号のものは、同一または同等の部材（部分）を示している。
【００４５】
＜実施の形態１＞
本実施の形態の製造方法は、ハードマスク層に第一のパターンを形成後、当該ハードマスク層をシュリンクさせ、その後、シュリンクされたハードマスク層に第二のパターンに従った微細スペースを形成することにより、ハードマスク層に微細な回路パターンを形成することを特徴とする。
【００４６】
以下、図１に示すフローチャートに基づいて本実施の形態の工程の流れを概念的に説明する。
【００４７】
まずはじめに、微細パターンと微細スペースとを含む回路パターンの回路パターンデータを設計する（ステップＳ１）。
【００４８】
次に、回路パターンデータにおいて、パターン間をマージ（パターン間に存する微細スペース部分に新たなマージパターンを形成することにより、当該パターン間を結合すること）することにより、微細スペースのない第一のパターンデータを作成する（ステップＳ２）。
【００４９】
次に、回路パターンデータから微細スペースの抽出を行い、当該微細スペースに基づく第二のパターンデータを作成する（ステップＳ３）。
【００５０】
ここで、ステップＳ２とステップＳ３の順序は、どちらを先に実行してもかまわない。
【００５１】
次に、第一、二のパターンデータを基に、第一のレチクルと第二のレチクルとをそれぞれ作成する（ステップＳ４）。
【００５２】
次に、第一のレチクルを通して第一のリソグラフィ技術を施すことにより、フォトレジストに第一のパターンをパターニングする（ステップＳ５）。
【００５３】
次に、第一のパターンがパターニングされたフォトレジストをマスクとして、異方性のエッチング処理を施すことにより、フォトレジストより下層に存するハードマスク層に第一のパターンを形成する（ステップＳ６）。
【００５４】
次に、第一のパターンが形成されたハードマスク層に対して等方性エッチングを施すことにより、当該ハードマスク層をシュリンクさせる（ステップＳ７）。
【００５５】
次に、シュリンクしたハードマスク層を覆うように再度フォトレジストを形成し、第二のレチクルを通して第二のリソグラフィ技術を施すことにより、当該フォトレジストに第二のパターンをパターニングする（ステップＳ８）。
【００５６】
次に、第二のパターンがパターニングされたフォトレジストをマスクとして、異方性のエッチング処理を施すことにより、フォトレジストより下層に存するハードマスク層に第二のパターンにしたがった微細スペースを形成し、結果として、ハードマスク層の形状・寸法は、回路パターンデータと同等の形状・寸法となる（ステップＳ９）。
【００５７】
最後に、回路パターン形状・寸法のハードマスク層をマスクとして、エッチング処理を施すことにより、下地層に回路パターンを形成する（ステップＳ１０）。
【００５８】
以上が、本実施の形態の製造方法の流れである。以下、トランジスタのゲート電極を形成する場合を例にとって、本実施の形態の製造方法を具体的に説明する。
【００５９】
まずはじめに、図２に示すように、ＣＡＤ処理等の設計処理により、微細なゲート電極パターン１、当該ゲート電極パターン１と接続しているボンディングパッドパターン（以下、パッドパターンと称する）２、ゲート電極パターン１間に存する微細スペース３、およびパッドパターン２間に存する微細スペース４とで構成される回路パターンデータを作成する（ステップＳ１）。
【００６０】
ここで、微細ゲート電極パターン１のライン幅サイズは、当該微細パターンの解像に最適なリソグラフィ条件を用いて形成される最小のサイズよりも、さらに小さいサイズのもので設計されているとする。
【００６１】
また、微細スペース３，４のサイズ（当該微細スペースに隣接するパターン間隔）は、当該微細スペース３，４の解像に最適なリソグラフィ条件を用いて形成される最小のサイズで設計されているとする。
【００６２】
次に、図２に示す回路パターンデータにおいて、微細スペース３，４部分に新たなパターンを導入することにより、第一のパターンデータを作成する（ステップＳ２）。
【００６３】
具体的な、当該第一のパターンデータの作成方法を以下にて説明する。
【００６４】
まず、図３に示すように、点線で示したパターン間に存する微細スペース３，４部分に新たなマージパターンを形成（配置）した後、微細ゲート電極パターン１同士、およびパッドパターン２同士をマージし、当該パターン間を結合することにより、図４に示す微細スペースのないパターンデータ１２を作成する。
【００６５】
ここで、図４において、１ａは結合ゲート電極パターンであり、２ａは結合パッドパターンである。
【００６６】
ところで、理由は後述するが、マージパターンを新たに導入することにより、図２に示すゲート電極パターン１の最小ライン幅より小さいサイズのライン幅が存在しないようにする必要がある。
【００６７】
例えば、図５に示す孤立パターン（パターン形成に最適なリソグラフィ条件にて形成されうる最小のライン幅のものとする）１３間の微細スペース１４をマージする際には、図６の点線に示す、孤立パターン１３の最小ライン幅より小さいライン幅のマージパターン１５を形成するのではなく、図６の実線で示す、孤立パターン１３の最小ライン幅よりも大きいライン幅のマージパターン１６を形成する必要がある。
【００６８】
話を戻して、次に、図４に示したパターンデータ１２を一律に大きく（サイジング）する。このサイジング処理は、以下の理由に基づくものである。
【００６９】
上述したように、設計段階の結合ゲート電極パターン１ａ（または、ゲート電極パターン１）のライン幅は、パターン形成に特化した最適なリソグラフィ条件により形成されうる最低ライン幅以下のサイズであるため、このままのサイズでは、後の第一のリソグラフィ技術（ステップＳ５）において、フォトレジストに正常な結合ゲート電極パターン１ａを形成することはできない。
【００７０】
そこで、後のステップＳ７で施されるシュリンク工程により所望の元のサイズに戻せる範囲内で、ステップＳ５の第一のリソグラフィ技術で結合ゲート電極パターン１ａを正常に形成できるように、図４に示したパターンデータ１２全体を一律に大きく（サイジング）する。
【００７１】
このサイジングされたパターンデータが第一のパターンデータであり、図７にて、その構造を示す。ここで、図７の点線はサイジング前のパターンデータを示している。
【００７２】
さて次に、図２に示す回路パターンデータから微細スペース３，４の抽出を行い、当該微細スペース３，４に基づく第二のパターンデータを作成する（ステップＳ３）。
【００７３】
具体的な第二のパターンデータの作成方法を以下にて説明する。
【００７４】
まず図８に示すように、図２に示した回路パターンデータから微細スペース３，４の抽出を行う。
【００７５】
次に、図９に示すように、微細スペース３，４を拡大（延長）する。
【００７６】
具体的に、微細スペース３においては、ゲート電極パターン１のライン方向と垂直な方向に、その形状を拡大（延長）し、これに対して、微細スペース４においては、パッドパターン２の（微細スペース４が介在する）配列方向と垂直な方向（つまり既存のパターンに干渉しない方向）に、その形状を拡大（延長）する。
【００７７】
これ（図９）が、第二のパターンデータである。また、当該拡大（延長）した微細スペースパターンをそれぞれ、結合微細スペース３ａおよび結合微細スペース４ａと称する。
【００７８】
次に、上記第一のパターンデータおよび第二のパターンデータに基づいて、第一のレチクルおよび第二のレチクルをそれぞれ作成する（ステップＳ４）。
【００７９】
さて、次の工程において、第一のパターンおよび第二のパターンをハードマスク層にパターニングするのだが、当該パターニング工程に際して、図１０に示す製造途中の半導体装置（下地層上にハードマスク層を形成した半導体基板）を用意する。
【００８０】
具体的に、図１０が示すように当該半導体装置は、活性層５上にゲート酸化膜６が形成されており、当該ゲート酸化膜６上にゲート電極層７が形成されている。また、ゲート電極層７上にはハードマスク層１１が形成され、当該ハードマスク層１１上にはフォトレジスト８が形成されている。
【００８１】
図１０に示す製造途中の半導体装置と第一のレチクルを用意できたので、次に、第一のリソグラフィ技術により、当該第一のレチクルとステッパとを用いて、フォトレジスト８に第一のパターンをパターニングする（ステップＳ５）。
【００８２】
この第一のパターンがパターニングされている様子の平面図を図１１に示し、図１１のＡ−Ａ断面図を図１２に示す。
【００８３】
ここで、ステップＳ２で説明したように、第一のパターンデータは、一律にサイジングされているので、当該第一のリソグラフィ技術により、結合ゲート電極パターン１ａを正常に形成することができる。
【００８４】
また、ステップＳ２で説明（詳しくは図５，６を用いた説明）したように、マージパターンを新たに導入することにより、図２に示すゲート電極パターン１の最小ライン幅より小さいサイズのライン幅が存在しないようにしているため、当該マージパターンを新たに設けたとしても、第一のリソグラフィ技術により当該マージパターンが形成されなくなるということを防止することができる。
【００８５】
さらに、第一のパターンデータによりパターニングされる第一のパターンには微細スペース３，４が存在しないため、当該第一のリソグラフィ技術の条件を微細パターンに特化した条件に設定することができる。
【００８６】
微細パターンに特化した第一のリソグラフィ技術の条件として、例えば、輪帯照明や四重極照明等の変形照明の使用や、パターン形成に特化したフォトレジスト８の使用等の条件を選択することができる。
【００８７】
従来では、微細パターンの解像度と微細スペースの解像度とは、トレードオフの関係にあり、微細パターンと微細スペースとを同時に形成する場合に、両者を同時に最小限に微細化させることができなかったが、上記のように、第一のリソグラフィ技術は、微細パターン（結合ゲート電極パターン１ａ）のみを形成する工程となるので、微細パターンに特化した条件を選択することができ、トレードオフの関係で定められる微細パターンの最低サイズよりも、より小さいサイズのパターンを設計・形成することが可能となる。
【００８８】
さて本発明の製造工程に話を戻して、次に、第一のパターンが形成されているフォトレジスト８をマスクとして、異方性エッチングを行うことにより、ハードマスク層１１に第一のパターンをパターニングする（ステップＳ６）。
【００８９】
当該異方性エッチング処理を経て、フォトレジスト８が除去された様子の平面図を図１３に示し、図１３のＢ−Ｂ断面図を図１４に示す。
【００９０】
当該ハードマスク層１１の異方性エッチングは、例えば、真空チャンバ中でＣＦ4、ＣＨＦ3、Ａｒ、Ｏ2等のガス種を用いて、高周波電磁界によりプラズマを発生させることにより行われる。
【００９１】
次に、第一のパターンがパターニングされているハードマスク層１１に対して、等方性エッチング（例えば、液相エッチング等）を施すことにより、当該第一のパターンを等方的にシュリンクさせる（ステップＳ７）。
【００９２】
この様子の平面図を図１５に示し、図１５のＣ−Ｃ断面図を図１６に示す。なお、ゲート電極パターン等を当所の設計のサイズで半導体装置に形成するには、当該シュリンク工程により、ステップＳ２でサイジング（拡大）した程度のシュリンク量が必要となる。
【００９３】
ここで、ハードマスク層１１として上記で定義した、ゲート電極層７に対する異方性のエッチング選択比が大きいという性質の他に、さらに、ゲート電極層７に対する等方性のエッチング選択比の小さい材料のものを選択してもよい。例えば、ゲート電極層７がポリシリコンの場合には、ハードマスク層１１として、シリコン酸化膜もしくはシリコン窒化膜等を選択することにより上記条件を満たすことができる。
【００９４】
上記のようにハードマスク層１１の材料を選択することにより、第一のパターンがパターニングされたハードマスク層１１をシュリンクさせるための等方性エッチングの条件を選択することができ、当該等方性エッチングの際にゲート電極層７に対するエッチングを抑制することが可能となる。よって、前記選択された等方性エッチングをハードマスク層１１に施したとしても、ゲート電極層７への当該エッチングによる影響を最小限に抑えることができる。
【００９５】
等方性エッチングの条件として、例えば、濃度０．２５％のフッ化水素酸水溶液中に、図１３，１４構造を有する半導体装置を１８０秒ほど浸漬すると、シリコン酸化膜であるハードマスク層１１は３０ｎｍほど等方的にシュリンクされる。このとき、フッ化水素酸による等方性エッチングにより、ポリシリコンであるゲート電極層７は、ほとんどエッチングされることはない。
【００９６】
ここで、等方性エッチングにより、ハードマスク層１１の厚さ方向へのシュリンクも同時に進行するため、当該ハードマスク層１１の当所の厚さとして、当該等方性エッチングによりシュリンクする量と、後のステップＳ１０における当該ハードマスク層１１をマスクとしてゲート電極層７に回路パターンを形成するときに行われる異方性エッチングに耐えることができるだけの量とを、考慮して所定の厚さを設定しておく必要がある。
【００９７】
次に、ハードマスク層１１に形成された第一のパターンをシュリンクさせた後に、当該ハードマスク層１１上に新たなフォトレジスト１８を再度形成し、当該シュリンクした第一のパターンに微細スペース３，４を形成するために、第二のリソグラフィ技術により、第二のレチクルとステッパとを用いて、フォトレジスト１８に、結合微細スペース３ａ，４ａからなる第二のパターンをパターニングする（ステップＳ８）。
【００９８】
この様子の平面図を図１７に示し、図１７のＤ−Ｄ断面図を図１８に示す。なお、図１７に示す点線は、フォトレジスト１８より下に形成されているシュリンクした第一のパターンを示している。
【００９９】
図１７，１８から分かるように、第二のリソグラフィ技術を施すことにより、図２に示した回路パターンデータにおいて、微細スペース３，４が存在していた部分のハードマスク層１１上のフォトレジスト１８が除去され、当該除去された箇所で、第一のパターンの輪郭を有するハードマスク層１１が露出した状態になる。
【０１００】
ここで、第二のパターンデータに基づいてパターニングされる第二のパターンには、微細スペース３，４を形成するための結合微細スペース３ａ，４ａしか存在しないため（つまり、ゲート電極パターン等のパターン自身は含まれない）、当該第二のリソグラフィ技術の条件を微細スペースに特化した条件に設定することができる。
【０１０１】
微細スペースに特化した第二のリソグラフィ技術の条件として、例えば、小シグマ照明等の使用や、微細スペース形成に特化したフォトレジスト１８の使用等の条件を選択することができる。
【０１０２】
従来では、微細パターンの解像度と微細スペースの解像度とは、トレードオフの関係にあり、微細パターンと微細スペースとを同時に形成する場合に、両者を同時に最小限に微細化させることができなかったが、第二のリソグラフィ技術は、結合微細スペース３ａ，４ａ（または、微細スペース３，４）のみを形成する工程となるので、微細スペースに特化した条件を選択することができ、トレードオフの関係で定められる微細スペースの最低サイズよりも、より小さいサイズのスペースを設計・形成することが可能となる。
【０１０３】
話を製造工程に戻して、次に、前記第二のパターンが形成されたフォトレジスト１８をマスクとして、異方性エッチング処理を施すことにより、当該フォトレジスト１８の下層に存在する第一のパターン形状のハードマスク層１１に、第二のパターンを形成、つまり第一のパターンに微細なスペース３，４を形成したハードマスク層１１を作成し、回路パターンデータと同等の形状・寸法の回路パターン形状のハードマスク層１１が完成される（ステップＳ９）。
【０１０４】
当該異方性エッチング処理を経て、フォトレジスト１８が除去された様子の平面図を図１９に示し、図１９のＥ−Ｅ断面図を図２０に示す。
【０１０５】
ここで、上述したように第二のパターンは、第一のパターンに微細スペース３，４を形成するためのものであり、当該微細スペース３，４を確実に形成するために、ステップＳ３において、拡大（延長）操作を行うことが有効である。
【０１０６】
すなわち、第一のパターン上に第二のパターンを形成する際に、多少ずれて第二のパターンが形成されても、確実に微細スペース３，４が形成されるように、マージンを持たせることが可能となるのである。
【０１０７】
なお、ここでの異方性エッチングの条件として、例えばステップＳ６と同じものが挙げられる。
【０１０８】
話を製造工に戻し、最後に、上記までの工程で構成された、回路パターン形状を有するハードマスク層１１をマスクとして、異方性エッチング処理を施すことにより、下地層であるゲート電極層７に回路パターン、つまりゲート電極９とパッド１０とを作成する（ステップＳ１０）。
【０１０９】
当該異方性エッチング処理を経て、ハードマスク層１１が除去された様子の平面図を図２１に示し、図２１のＦ−Ｆ断面図を図２２に示す。
【０１１０】
上記で、ゲート電極層１１にポリシリコン、ハードマスク層１１にシリコン酸化膜を採用したときに、当該異方性エッチングを、真空チャンパ内でのＨＢｒ、Ｃｌ2、Ｏ2等のガス種を用いた高周波電磁界によるプラズマ発生により実行することにより、ハードマス層１１は、ほとんどエッチングされずに済む（つまり、ゲート電極層７に対するエッチング選択比の大きいハードマスク層１１を実現することができる。）。
【０１１１】
以上が、トランジスタのゲート電極を形成する場合を例にとった、本実施の形態の製造方法の具体的な説明である。
【０１１２】
上記の工程の説明から分かるように、本実施の形態の製造方法では、微細スペースを含まない第一のパターンを形成する第一のリソグラフィ技術と、微細スペースに基づく第二のパターンを形成する第二のリソグラフィ技術とを、全く別個独立に行うことができることが特長である。
【０１１３】
これは、ハードマスク層１１を下地層（ゲート電極層）７上に設け、当該ハードマスク層１１に対して二回のリソグラフィ技術をそれぞれ施し、当該ハードマスク層１１に回路パターンを形成することにより可能となっている。
【０１１４】
つまり、ゲート電極層７に対して上記二回に渡るリソグラフィ技術を施すことも可能であるが、この場合、以下に示す問題が生じる。
【０１１５】
まず、第一のリソグラフィ技術により、ゲート電極層７に第一のパターンを形成し、第二のリソグラフィ技術に備えて、フォトレジスト１８を当該ゲート電極層７およびゲート酸化膜層６を覆うように形成したとする（図２３）。
【０１１６】
さて、次に図２３に示す半導体装置に対して第二のリソグラフィ技術を施すのだが、第二のパターンの形状から分かるように、当該第二のパターンは、ゲート電極層７とゲート酸化膜層６とに渡って形成されることとなる（図１７参照）。
【０１１７】
ここで、通常リソグラフィ技術は、段差を有する構造上にフォトレジストを形成し、当該フォトレジストにパターンを形成したとしても、当該段差が大きければ、正常にパターンの形成が行えないという問題を有している。
【０１１８】
したがって、図２３に示す構造に対して第二のリソグラフィ技術を施したとしても、通常ゲート電極層７が厚く形成されているため、正常に第二のパターンをパターニングすることができないという問題が生じるのである。
【０１１９】
そこで、下地層７に対するエッチング選択比の大きいハードマスク層１１を導入し、選択比が大きい故に、当該ハードマスク層１１の厚さは薄膜化できるので、当該ハードマスク層１１の厚さは、ゲート電極層７の厚さより十分小さく設定できるので、上記のような段差によるリソグラフィ技術の問題を解消することができる（図１８と図２３参照）。
【０１２０】
よって、下地層７上にハードマスク層１１を形成することにより、前記第一、第二のリソグラフィ技術が可能となり、微細パターンまたは微細スペースに特化したリソグラフィ条件を選択することかができるので、従来のトレードオフの関係で規定される微細パターンおよび微細スペースのサイズよりも、さらに小さいサイズの微細パターンおよび微細スペースを設計・形成することができ、回路パターン全体の微細化が図れ、デバイスの高集積化にも繋がる。
【０１２１】
さらに、本実施の形態では、第一のリソグラフィ技術後に、ハードマスク層１１をシュリンクさせ、その後に第二のリソグラフィ技術を施しているので、ゲート電極パターン１およびパッドパターン２のシュリンクにより、ゲート電極パターン１間に存する微細スペース３、およびパッドパターン間に存する微細スペース４は、当該シュリンクの影響を受けずに済むので、従来の技術で説明したようなシュリンクによる当該微細スペース３，４の拡大を防止することができる。
【０１２２】
＜実施の形態２＞
本実施の形態の製造方法は、ハードマスク層上に成膜されたフォトレジストに第一のパターンを形成後、当該フォトレジストをシュリンクさせ、その後、シュリンクされたレジストパターンをマスクとしてハードマスク層に第一のパターンを形成し、最後に、ハードマスク層に第二のパターンを形成することにより、回路パターンを形成することを特徴とする。
【０１２３】
具体的に、図２４に示すフローチャートに基づいて本実施の形態の工程の流れを説明する。ここで、実施の形態１で説明した図１のステップＳ１〜Ｓ５までは、本実施の形態においても共通するので、ここでの説明は省略する。
【０１２４】
さて、図１のステップＳ５の工程後（第一のリソグラフィ技術後）に、第一のパターンがパターニングされたフォトレジストに対して、イオン注入、電子線キュア、紫外線キュア、高温ベーク、等方性エッチング等を施すことにより、当該フォトレジストをシュリンクさせる（ステップＳ１１）。
【０１２５】
次に、前記シュリンクしたフォトレジストをマスクとして異方性エッチング処理を施すことにより、フォトレジストより下層に存するハードマスク層にシュリンクした第一のパターンを形成する（ステップＳ１２）。
【０１２６】
次に、シュリンクした第一のパターンが形成されているハードマスク層を覆うように再度フォトレジストを形成し、第二のレチクルを通して、第二のリソグラフィ技術により、当該フォトレジストに第二のパターンをパターニングする（ステップＳ１３）。
【０１２７】
次に、第二のパターンがパターニングされたフォトレジストをマスクとして異方性エッチング処理を施すことにより、フォトマスクより下層に存するハードマスク層に第二のパターンを形成し、結果として、ハードマスク層の形状・寸法は、回路パターンデータと同等の形状・寸法となる（ステップＳ１４）。
【０１２８】
最後に、回路パターンが形成されたハードマスク層をマスクとして、異方性エッチング処理を施すことにより、下地層に回路パターンを形成する（ステップＳ１５）。
【０１２９】
以上が、本実施の形態の製造方法の流れである。以下、実施の形態１と同様に、トランジスタのゲート電極を形成する場合を例にとって、ステップＳ１１以降の本実施の形態の製造方法を具体的に説明する。
【０１３０】
まず、第一のリソグラフィ技術により、第一のレチクルとステッパとを用いて、フォトレジスト８に第一のパターンをパターニングする（ステップＳ５、図１１，１２）。
【０１３１】
次に、第一のパターンがパターニングされたフォトレジスト８に対して、イオン注入、電子線キュア、紫外線キュア、高温ベーク、または等方性エッチング等を施すことにより、当該フォトレジスト８をシュリンクさせる（ステップＳ１１）。
【０１３２】
この様子を示す平面図を図２５に示し、図２５のＧ−Ｇ断面図を図２６に示す。なお、本実施の形態では、ハードマスク層１１のシュリンク工程は行わないので、実施の形態１と異なり、当該ハードマスク層１１の厚さとして、シュリンク量を考慮する必要がなく、その分当該ハードマスク層１１は薄く形成されている。
【０１３３】
イオン注入によりフォトレジスト８をシュリンクさせる場合には、例えば、以下の条件により、フォトレジスト８を下記の程度シュリンクさせることができる。
【０１３４】
真空中で、Ａｒイオンを加速電圧５０ｋｅＶ、注入量１×１０16個／ｃｍ2で、ＫｒＦフォトレジストに注入すると、フォトレジスト寸法１５０ｎｍのものを１００ｎｍ程度までシュリンクさせることができる。
【０１３５】
また、典型的なアクリル系ＡｒＦフォトレジストだと、上記と同条件のイオン注入により、フォトレジスト寸法１００ｎｍのものを６０ｎｍ程度までシュリンクさせることができる。
【０１３６】
次に、電子線キュアによりフォトレジスト８をシュリンクさせる場合には、例えば、真空中で電子線を加速電圧４ｋｅＶ、照射量２０００μＣ／ｃｍ2の条件で、典型的なアクリル系ＡｒＦフォトレジストに照射すると、フォトレジスト寸法を約５％シュリンクさせることができる。
【０１３７】
また、紫外線キュアによりフォトレジストをシュリンクさせる場合には、例えば、典型的なアクリル系ＡｒＦフォトレジストを約１１０℃に加熱しながら、４０秒間ＤＵＶ（遠紫外線：波長２００〜３００ｎｍ）を当該フォトレジストに照射すると、フォトレジスト寸法を約５％シュリンクさせることができる。
【０１３８】
最後に、高温ベークによりフォトレジストをシュリンクさせる場合には、例えば、典型的なアクリル系ＡｒＦフォトレジストをホットプレート上に載置し、約１７０℃で１２０秒間ベークを行うと、フォトレジスト寸法を約５％シュリンクさせることができる。
【０１３９】
さて、ステップＳ１１の工程後に、シュリンクしたフォトレジスト８をマスクとして、異方性エッチングを施すことにより、フォトレジスト８より下層に位置するハードマスク層１１に、当該シュリンクした第一のパターンを形成する（ステップＳ１２）。
【０１４０】
ステップＳ１１後のフォトレジスト８を除去した様子の平面図は図１５であり、この断面図は図１６である。
【０１４１】
次に、ステップＳ１３〜Ｓ１５の工程を施すのだが、当該工程は実施の形態１のステップＳ８〜Ｓ１０と同じなので、ここでの説明は省略する。
【０１４２】
以上のように本実施の形態においても、実施の形態１と同様に、下地層（ゲート電極層）７上にハードマスク層１１を形成することにより、前記第一、第二のリソグラフィ技術が可能となり、微細パターンまたは微細スペースに特化したリソグラフィ条件を選択することかができるので、従来のトレードオフの関係で規定される微細パターンおよび微細スペースのサイズよりも、さらに小さいサイズの微細パターンおよび微細スペースを設計・形成することができ、回路パターン全体の微細化が図れ、デバイスの高集積化にも繋がる。
【０１４３】
また、本実施の形態では、第一のリソグラフィ技術後に、フォトレジスト８をシュリンクさせ、当該シュリンクしたフォトレジスト８をマスクとして下地層７に結合ゲート電極パターン１ａと結合パッドパターン２ａとを形成し、その後に第二のリソグラフィ技術を施しているので、結合ゲート電極パターン１ａおよび結合パッドパターン２ａのシュリンクにより、ゲート電極パターン１およびパッドパターン２はシュリンクし、併せて、ゲート電極パターン１間に存する微細スペース３、およびパッドパターン間に存する微細スペース４は、当該シュリンク影響を受けずに済む。したがって、当該微細スペース３，４の拡大を防止することができ、回路パターン全体の微細化に繋がり、デバイスの高集積度化を図ることができる。
【０１４４】
また、イオン注入、電子線キュア、紫外線キュア、または高温ベークにより、前記フォトレジストをシュリンクさせることにより、フォトレジストの性質を改変することができるため、ハードマスク層のエッチング処理の際の当該エッチング耐性の向上も図ることができる。
【０１４５】
＜実施の形態３＞
本実施の形態の製造方法は、実施の形態１と実施の形態２との併用である。つまり、ハードマスク層上に成膜されたフォトレジストに第一のパターンを形成後、当該フォトレジストをシュリンクさせ、その後、シュリンクされたフォトレジストをマスクとしてハードマスク層に第一のパターンを形成する。さらに、第一のパターンが形成された当該ハードマスク層をシュリンクさせ、最後に、シュリンクされたマスク層に第二のパターンを形成することを特徴とする。
【０１４６】
本実施の形態の工程の流れを示すフローチャートを図２７に示す。ここで、当該フローチャートのステップＳ５以前の工程は描かれていないが、実施の形態１で説明した図１のステップＳ１〜Ｓ４までの工程が、本実施の形態においても同様に実行される。
【０１４７】
まず、第一のリソグラフィ技術により、第一のレチクルとステッパとを用いて、フォトレジスト８に、結合ゲート電極パターン１ａおよび結合パッドパターン２ａからなる第一のパターンをパターニングする（ステップＳ５、図１１，１２）。
【０１４８】
さて、図１のステップＳ５の工程後（第一のリソグラフィ技術後）に、第一のパターンがパターニングされたフォトレジスト８に対して、イオン注入、電子線キュア、紫外線キュア、高温ベーク、または等方性エッチング等を施すことにより、当該フォトレジスト８をシュリンクさせる（ステップＳ２０）。
【０１４９】
当該様子を示す平面図は図２５であり、本実施の形態における図２５のＧ−Ｇ断面を図２８に示す。図２６と図２８とでは、後のハードマスク層１１のシュリンク工程（ステップＳ２２）を考慮して、図２８に示すハードマスク層１１は、その分厚く形成されている点において異なる。
【０１５０】
次に、前記シュリンクしたフォトレジスト８をマスクとして異方性エッチング処理を施すことにより、フォトレジスト８より下層に存するハードマスク層１１にシュリンクした第一のパターンを形成する（ステップＳ２１）。
【０１５１】
フォトレジスト８除去後の当該様子を示す平面図は図１５であり、本実施の形態における図１５のＣ−Ｃ断面を図２９に示す。図１６と図２９とでは、上述同様、後のハードマスク層１１のシュリンク工程（ステップＳ２２）を考慮して、図２９に示すハードマスク層１１は、その分厚く形成されている点において異なる。
【０１５２】
次に、シュリンクした第一のパターンが形成されたハードマスク層１１に対して等方性エッチングを施すことにより、当該ハードマスク層１１をシュリンクさせ、第一のパターンをさらに縮小化させる（ステップＳ２２）。
【０１５３】
この様子を示す平面図を図３０に示し、図３０のＨ−Ｈ断面図を図３１に示す。図３０，３１が示すように、等方性エッチングによりハードマスク層１１が全方向に対して等方的に縮小化されている。
【０１５４】
次に、シュリンクしたハードマスク層１１を覆うように再度フォトレジスト１８を形成し、ステッパを用い、第二のレチクルを通して第二のリソグラフィ技術を施すことにより、当該フォトレジスト１８に、結合微細スペース３ａ，４ａからなる第二のパターンをパターニングする（ステップＳ２３）。
【０１５５】
この様子を示す平面図を図３２に示し、図３２のＩ−Ｉ断面図を図３３に示す。ここで、図３２において、二度のシュリンク工程により縮小化された第一のパターン形状のハードマスク層１１を点線にて示している。
【０１５６】
次に、第二のパターンがパターニングされたフォトレジスト１８をマスクとしてエッチング処理を施すことにより、フォトマスク１８より下層に存するハードマスク層１１に第二のパターンを形成し、結果として、ハードマスク層１１の形状は回路パターンデータと同等の形状・寸法となる（ステップＳ２４）。
【０１５７】
この様子を示す平面図を図３４に示し、図３４のＪ−Ｊ断面図を図３５に示す。
【０１５８】
最後に、回路パターン形状のハードマスク層１１をマスクとして、エッチング処理を施すことにより、下地層７に回路パターンを形成する（ステップＳ２５）。
【０１５９】
この様子を示す平面図を図３６に示し、図３６のＫ−Ｋ断面図を図３７に示す。
【０１６０】
なお、各ステップの詳細な形成方法は、実施の形態１および実施の形態２と同様なので、ここでの具体的な説明は省略する。
【０１６１】
以上の工程を経て回路パターンを形成することにより、実施の形態１，２と同様に、下地層（ゲート電極層）７上にハードマスク層１１を形成することにより、前記第一、第二のリソグラフィ技術が可能となり、微細パターンまたは微細スペースに特化したリソグラフィ条件を選択することかができるので、従来のトレードオフの関係で規定される微細パターンおよび微細スペースのサイズよりも、さらに小さいサイズの微細パターンおよび微細スペースを設計・形成することができ、回路パターン全体の微細化が図れ、デバイスの高集積化にも繋がる。
【０１６２】
また、本実施の形態では、第一のリソグラフィ技術後に、フォトレジスト８をシュリンクさせ、当該シュリンクしたフォトレジスト８をマスクとしてハードマスク層１１に結合ゲート電極パターン１ａと結合パッドパターン２ａとを形成し、その後、さらにハードマスク層１１をシュリンクし、第二のリソグラフィ技術を施しているので、微細スペース３，４の間隔幅を増大させることなく、実施の形態１，２よりもさらに微細なゲート電極等のパターンを形成することができる。
【０１６３】
【発明の効果】
本発明の請求項１に記載の半導体装置の製造方法では、パターンと、パターン間に存するスペースとを有する回路パターンを形成する半導体装置の製造方法において、（ａ）下地層上にハードマスク層を形成した半導体基板を用意する工程と、（ｂ）前記パターン間に存する所定の前記スペースにパターンを配置することにより得られる第一のパターンに従って、前記ハードマスク層をパターン化する工程と、（ｃ）前記工程（ｂ）の後に、前記ハードマスク層をシュリンクさせる工程と、（ｄ）前記工程（ｃ）の後に、前記所定のスペースに基づく第二のパターンに従って、前記ハードマスク層に前記所定のスペースを形成する工程と、（ｅ）前記工程（ｄ）の後に、前記ハードマスク層をマスクとして、前記下地層に前記回路パターンを形成する工程とを、備えているので、工程（ｂ）、（ｃ）のリソグラフィ技術は、比較的厚さの薄いハードマスク層に対して施されることとなり、パターン形成に特化した条件のリソグラフィ技術とスペース形成に特化したリソグラフィ技術とを、それぞれ別個独立に施すことができ、従来のトレードオフの関係で規定される回路パターンのサイズよりも、さらに小さい回路パターンのサイズを設計・形成することができ、デバイスの高集積化にも繋がる。さらに、第一のパターンが形成されているハードマスクをシュリンクさせることにより、より微細なパターンを形成することができる。
【０１６４】
本発明の請求項２に記載の半導体装置の製造方法では、前記工程（ｂ）は、（ｂ−１）前記ハードマスク層上にフォトレジストを形成する工程と、（ｂ−２）前記フォトレジストを前記第一のパターンに従ってパターニングする工程と、（ｂ−３）前記工程（ｂ−２）の後に、前記フォトレジストをシュリンクさせる工程と、（ｂ−４）前記シュリンクしたフォトレジストをマスクとして、前記ハードマスク層をパターニングする工程とを備えているので、スペース領域を含まないパターンで構成された第一のパターンのみがシュリンクし、スペース領域に基づく第二のパターンはシュリンクすることがない。したがって、スペース部分の領域に影響（シュリンクによるスペースの拡大）を与えることなく、パターンのみをシュリンクさせることができ、請求項１に記載の発明よりも、さらにデバイスの高集積化を図ることができる。
【０１６５】
本発明の請求項３に記載の半導体装置の製造方法では、前記工程（ｂ−３）は、イオン注入、電子線キュア、紫外線キュア、または高温ベークにより、前記フォトレジストをシュリンクさせる工程であるので、フォトレジストの性質を改変することができるため、ハードマスク層のエッチング処理の際の当該エッチング耐性の向上も図ることができる。
【図面の簡単な説明】
【図１】 実施の形態１の製造方法の工程の流れを示すフローチャートである。
【図２】 回路パターンデータの形状を示す平面図である。
【図３】 回路パターンデータのマージする箇所を説明する平面図である。
【図４】 回路パターンデータの微細スペースをマージすることに作成されたパターンデータ図である。
【図５】 パターンデータに対してマージをするときの注意点を説明するための図である。
【図６】 パターンデータに対してマージをするときの注意点を説明するための図である。
【図７】 第一のパターンデータを示す平面図である。
【図８】 回路パターンデータより微細スペースを抽出した様子を示す図である。
【図９】 第二のパターンデータを示す平面図である。
【図１０】 回路パターンが形成される半導体装置の構成を示す断面図である。
【図１１】 第一のパターンがパターニングされたフォトレジストの様子を示す平面図である。
【図１２】 第一のパターンがパターニングされたフォトレジストの様子を示す断面図である。
【図１３】 第一のパターンが形成されたハードマスク層の様子を示す平面図である。
【図１４】 第一のパターンが形成されたハードマスク層の様子を示す断面図である。
【図１５】 シュリンクした第一のパターン形状のハードマスク層の様子を示す平面図である。
【図１６】 シュリンクした第一のパターン形状のハードマスク層の様子を示す断面図である。
【図１７】 第二のパターンがパターニングされたフォトレジストの様子を示す平面図である。
【図１８】 第二のパターンがパターニングされたフォトレジストの様子を示す断面図である。
【図１９】 回路パターン形状のハードマスク層の様子を示す平面図である。
【図２０】 回路パターン形状のハードマスク層の様子を示す断面図である。
【図２１】 回路パターンデータ通りに形成されたゲート電極とパッドとを示す平面図である。
【図２２】 回路パターンデータ通りに形成された半導体装置の断面構造を示す図である。
【図２３】 段差によるリソグラフィ技術の困難性を説明するための図である。
【図２４】 実施の形態２の製造方法の工程の流れを示すフローチャートである。
【図２５】 シュリンクした第一のパターンが形成されているフォトレジストの様子を示す平面図である。
【図２６】 シュリンクした第一のパターンが形成されているフォトレジストの様子を示す断面図である。
【図２７】 実施の形態３の製造方法の工程の流れを示すフローチャートである。
【図２８】 シュリンクしたフォトレジストの様子を示す断面図である。
【図２９】 シュリンクした第一のパターンが形成されたハードマスク層の様子を示す断面図である。
【図３０】 さらにシュリンクした第一のパターン形状のハードマスク層の様子を示す平面図である。
【図３１】 さらにシュリンクした第一のパターン形状のハードマスク層の様子を示す断面図である。
【図３２】 第二のパターンがパターニングされているフォトレジストの様子を示す平面図である。
【図３３】 第二のパターンがパターニングされているフォトレジストの様子を示す断面図である。
【図３４】 回路パターン形状のハードマスク層の様子を示す平面図である。
【図３５】 回路パターン形状のハードマスク層の様子を示す断面図である。
【図３６】 形成された回路パターンの様子を示す平面図である。
【図３７】 回路パターンが形成された半導体装置の断面構造を示す図である。
【図３８】 第一のシュリンク技術が施される半導体装置の断面を示す図である。
【図３９】 回路パターンがパターニングされているフォトレジストの様子を示す平面図である。
【図４０】 回路パターンがパターニングされているフォトレジストの様子を示す断面図である。
【図４１】 回路パターン形状のフォトレジストをシュリンクさせた様子を示す平面図である。
【図４２】 回路パターン形状のフォトレジストをシュリンクさせた様子を示す断面図である。
【図４３】 シュリンクした回路パターンが形成された半導体装置を示す平面図である。
【図４４】 シュリンクした回路パターンが形成された半導体装置を示す断面図である。
【図４５】 第二のシュリンク技術が施される半導体装置の断面を示す図である。
【図４６】 回路パターンがパターニングされているフォトレジストの様子を示す平面図である。
【図４７】 回路パターンがパターニングされているフォトレジストの様子を示す断面図である。
【図４８】 回路パターンが形成されたハードマスク層の様子を示す平面図である。
【図４９】 回路パターンが形成されたハードマスク層の様子を示す断面図である。
【図５０】 シュリンクしたハードマスク層の様子を示す平面図である。
【図５１】 シュリンクしたハードマスク層の様子を示す断面図である。
【符号の説明】
１ ゲート電極パターン、２ パッドパターン、３，４ 微細スペース、８，１８ レジスト、７ ゲート電極層（下地層）、９ ゲート電極、１０ パッド、１１ ハードマスク層、１ａ 結合ゲート電極パターン、２ａ 結合パッドパターン。

Claims (6)

  1. パターンと、パターン間に存するスペースとを有する回路パターンを形成する半導体装置の製造方法において、
    （ａ）下地層上にハードマスク層を形成した半導体基板を用意する工程と、
    （ｂ）前記パターン間に存する所定の前記スペースにパターンを配置することにより得られる第一のパターンに従って、前記ハードマスク層をパターン化する工程と、
    （ｃ）前記工程（ｂ）の後に、前記ハードマスク層をシュリンクさせる工程と、
    （ｄ）前記工程（ｃ）の後に、前記所定のスペースに基づく第二のパターンに従って、前記ハードマスク層に前記所定のスペースを形成する工程と、
    （ｅ）前記工程（ｄ）の後に、前記ハードマスク層をマスクとして、前記下地層に前記回路パターンを形成する工程とを、備え、
    前記工程（ｂ）によって、ラインパターンが前記ハードマスク層にパターン化され、
    前記工程（ｄ）は、前記ラインパターンに第一スペースを設けることで、前記ラインパターンを２つのラインパターンにするものであり、
    前記ラインパターンの幅は、前記工程（ｂ）で形成可能な最小パターン幅であり、
    前記第一スペースの幅は、前記工程（ｄ）で形成可能な最小スペース幅である、
    ことを特徴とする半導体装置の製造方法。
  2. 前記工程（ｂ）は、
    （ｂ−１）前記ハードマスク層上にフォトレジストを形成する工程と、
    （ｂ−２）前記フォトレジストを前記第一のパターンに従ってパターニングする工程と、
    （ｂ−３）前記工程（ｂ−２）の後に、前記フォトレジストをシュリンクさせる工程と、
    （ｂ−４）前記シュリンクしたフォトレジストをマスクとして、前記ハードマスク層をパターニングする工程とを、
    備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程（ｂ−３）は、
    イオン注入、電子線キュア、紫外線キュア、または高温ベークにより、前記フォトレジストをシュリンクさせる工程である、
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. パターンと、パターン間に存するスペースとを有する回路パターンを形成する半導体装置の製造方法において、
    （ａ）下地層上にハードマスク層を形成した半導体基板を用意する工程と、
    （ｂ）前記パターン間に存する所定の前記スペースにパターンを配置することにより得られる第一のパターンに従って、前記ハードマスク層をパターン化する工程と、
    （ｃ）前記工程（ｂ）の後に、前記ハードマスク層をシュリンクさせる工程と、
    （ｄ）前記工程（ｃ）の後に、前記所定のスペースに基づく第二のパターンに従って、前記ハードマスク層に前記所定のスペースを形成する工程と、
    （ｅ）前記工程（ｄ）の後に、前記ハードマスク層をマスクとして、前記下地層に前記回路パターンを形成する工程とを、備え、
    前記工程（ｂ）によって、ラインパターンが前記ハードマスク層にパターン化され、
    前記工程（ｄ）は、前記ラインパターンに第一スペースを設けることで、前記ラインパターンを２つのラインパターンにするものであり、
    前記ラインパターンの幅は、前記工程（ｄ）で形成可能な最小パターン幅よりも小さなものであり、
    前記第一スペースの幅は、前記工程（ｂ）で形成可能な最小スペース幅よりも小さなものである、
    ことを特徴とする半導体装置の製造方法。
  5. 前記工程（ｂ）は、
    （ｂ−１）前記ハードマスク層上にフォトレジストを形成する工程と、
    （ｂ−２）前記フォトレジストを前記第一のパターンに従ってパターニングする工程と、
    （ｂ−３）前記工程（ｂ−２）の後に、前記フォトレジストをシュリンクさせる工程と、
    （ｂ−４）前記シュリンクしたフォトレジストをマスクとして、前記ハードマスク層をパターニングする工程とを、備える、
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記工程（ｂ−３）は、
    イオン注入、電子線キュア、紫外線キュア、または高温ベークにより、前記フォトレジストをシュリンクさせる工程である、
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
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