JP4621718B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関する。
近年の半導体デバイスの高集積化、高性能化に伴い、パターン形成に要求される寸法は年々微細になってきている。特に高集積化の進むメモリデバイスにおいては微細なラインアンドスペースパターンが必要とされており、それを実現させるためにリソグラフィ技術は技術的革新を続けている。しかし、最近は微細化の要求がリソグラフィの解像限界を超え始めており、それに伴い解像限界以上の超微細パターンを形成する方法が提案されてきている。
その一つが、レジストなどで形成されたパターンの側壁に形成した膜を残存させ、これをパターンとして使用する、いわゆる側壁残し法と称する方法である。しかし、この方法では、側壁に残存した膜の形状が左右非対称となり、寸法制御が困難になるという難点がある。
そこで、この問題を解決するものとして、ラインアンドスペースが３：１のパターン形成を２度繰り返すことにより、初期ピッチの半分のピッチのパターンを形成する方法が提案されている（例えば、特許文献１参照。）。しかし、この方法は、製造工程が煩雑であるという問題がある。
特開２００６−１９４９６号公報
本発明の目的は、リソグラフィの解像限界以上で、かつ、寸法制御性に優れた超微細パターンを容易に形成することができる半導体装置の製造方法を提供することにある。
本発明の一態様によれば、パターニングすべき第１の膜上に、ラインとスペースの比率が１：１のパターンを有する膜を形成した後、ラインとスペースの比率が３：１となるように前記膜の両側に側壁を形成して、ラインとスペースの比率が３：１のパターンを形成する工程と、前記ラインとスペースの比率が３：１のパターンをマスクとして前記第１の膜を加工する工程と、前記第１の膜の加工後、前記ラインとスペースの比率が３：１のパターン両側の幅それぞれ１／３分を選択的に除去する工程と、前記加工された第１の膜を、前記両側が除去されたパターン直下を除いて改質する工程と、前記両側が除去されたパターンを除去する工程と、前記第１の膜の非改質部分を選択的に除去して、ライン幅がリソグラフィの解像限界以下であるパターンを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明の一態様によれば、パターニングすべき第１の膜上に少なくとも第２の膜を形成し、その上にラインとスペースの比率が１：１のパターンを有する第３の膜を形成した後、前記第３の膜をマスクとして前記第２の膜をテーパ加工してラインとスペースの比率が３：１のパターンを形成し、さらに、この第２の膜に形成されたパターンを前記パターニングすべき第１の膜まで転写する工程と、前記第３の膜を除去する工程と、前記第１の膜上に転写されたラインとスペースの比率が３：１のパターンを有する前記第２の膜の両側の幅それぞれ１／３分を選択的に除去する工程と、前記第１の膜の露出した表面のみを酸化する工程と、前記第２の膜を除去する工程と、前記第１の膜の表面が酸化されていない部分を異方性エッチングにより除去して、ライン幅がリソグラフィの解像限界以下であるパターンを形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の一態様による半導体装置の製造方法によれば、リソグラフィの解像限界以上で、かつ、寸法制御性に優れた超微細パターンを容易に形成することができる。
以下、本発明の実施の形態について説明する。なお、以下では本発明の実施の形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に何ら限定されるものではない。
（第１の実施の形態）
第１の実施の形態について説明する。図１（ａ）〜（ｊ）は本実施形態に係る半導体装置の製造方法の工程を示す断面図である。なお、本実施形態および以下に示す実施形態においては、素子分離領域やゲート電極を加工する際のハードマスク、ダマシン構造の配線の溝形成などに使用することが可能なオルトケイ酸テトラエチル（以下、ＴＥＯＳと略す）膜やシリコン窒化膜のラインアンドスペースパターン形成を行う際のハードマスクとなるアモルファスシリコン膜などのパターン形成を行う場合を説明するが、工程や材料を適宜使い分けることによって微細なパターン形成が必要な種々の膜に広く適用できることはいうまでもない。
本実施形態においては、まず、シリコンなどの半導体基板１１上にＣＶＤ（Chemical Vapour Deposition）技術を用いてＴＥＯＳ膜１２、アモルファスシリコン膜１３およびシリコン窒化膜１４を順次堆積する。次に、その上にスピンコート技術を用いて反射防止膜１５およびレジスト１６を順次積層し、このレジスト１６にリソグラフィ技術を用いてラインアンドスペースパターンを形成する。この際、レジスト１６が残ったライン部とレジスト１６が除去されたスペース部の寸法比率、つまりラインアンドスペース比率は１：１程度とする。ライン部とスペース部の合計で表されるピッチは、Ｅである（図１（ａ））。
次に、このパターニングされたレジスト１６をマスクとして、ドライエッチング技術を用いて反射防止膜１５およびシリコン窒化膜１４をそれぞれ順に加工する（図１（ｂ））。さらに、アッシング技術およびウェット洗浄技術を用いて反射防止膜１５およびレジスト１６を除去した後、ＣＶＤ技術を用いてシリコン窒化膜１７をラインアンドスペースの比率が略３：１になるように堆積する（図１（ｃ））。
次に、再びドライエッチング技術を用いて下地のアモルファスシリコン膜１３が露出するようにシリコン窒化膜１７を加工し（図１（ｄ））、さらに、ドライエッチング技術を用いてシリコン窒化膜１４、１７をマスクとしてアモルファスシリコン膜１３を下地のＴＥＯＳ膜１２が露出するまで加工する。加工後のラインアンドスペースの比率は略３：１のままである（図１（ｅ））。
次に、ウエットエッチング技術を用いてシリコン窒化膜１４とシリコン窒化膜１７を同時に等方的にエッチングし、ラインアンドスペースの比率が１：３のシリコン窒化膜１４のパターンを形成する（図１（ｆ））。さらに、このパターニングされたシリコン窒化膜１４上にホウ素を添加したシリコン酸化膜（以下、ＢＳＧ膜と称する）１８をＣＶＤ技術を用いて厚く堆積した後、このＢＳＧ膜１８の表面をＣＭＰ（Chemical Mechanial Polishing）技術によってシリコン窒化膜１４の表面が露出するまで削り取る（図１（ｇ））。
次に、再びウエットエッチング技術を用いてシリコン窒化膜１４を除去し、ラインアンドスペースの比率が図１（ｆ）のそれとは逆転した略３：１のＢＳＧ膜１８のパターンを形成する（図１（ｈ））。続いて、このパターニングされたＢＳＧ膜１８をマスクとしてドライエッチング技術を用いてアモルファスシリコン膜１３を加工し（図１（ｉ））、さらに、フッ酸ベーパー処理によりＢＳＧ膜１８を選択的に除去する。この結果、ラインアンドスペースの比率が１：１で、かつ、ピッチが、元のレジスト１６のラインアンドスペースのピッチＥの略半分、つまりＥ／２のアモルファスシリコン膜１３のパターンが形成される（図１（ｊ））。
本実施形態においては、リソグラフィ技術の解像度の限界より微細なラインパターンをマスクとして加工する工程はなく、図１（ａ）に示すリソグラフィ技術の解像度の限界内のパターンのレジスト１６をマスクとした加工が最も細いラインパターンをマスクとした加工であって、その後は、逆により太いラインパターンをマスクとして狭いスペースを形成している。このような方法によれば、左右対称の寸法制御性に優れたライン形状を有するアモルファスシリコン膜１３のパターンを容易に形成することができる。
ここで、本実施形態との比較のために、いわゆる側壁残し法によって、本実施形態と同様、ラインアンドスペースの比率が１：１で、かつ、そのピッチが、元のレジストパターンのラインアンドスペースのピッチの半分であるアモルファスシリコン膜のパターンを形成した例について、図２を用いて説明する。
この例では、まず、シリコンなどの半導体基板１０１上にＣＶＤ技術を用いてＴＥＯＳ膜１０２およびシリコン窒化膜１０３を順次堆積する。次に、その上にスピンコート技術を用いて反射防止膜１０４およびレジスト１０５を順次積層し、このレジスト１０５にリソグラフィ技術を用いてラインアンドスペースの比率が１：１で、ピッチＥのパターンを形成する（図２（ａ））。続いて、ドライエッチング技術を用いて反射防止膜１０４を加工しながら、レジスト１０５のライン部を等方的に後退させて、ラインアンドスペースの比率を１：３とする。ライン部の寸法はＥ／４となる（図２（ｂ））。次に、ライン部寸法をＥ／４までスリミングしたレジスト１０５をマスクとしてフルオロカーボン系のガスを用いるドライエッチング技術によりシリコン窒化膜１０３を加工し（図２（ｃ））、さらに、アッシング技術およびウェット洗浄技術を用いて反射防止膜１０４とレジスト１０５を除去し、ラインアンドスペースの比率が１：３のシリコン窒化膜１０３のパターンを形成する（図２（ｄ））。次に、ＣＶＤ技術を用いてアモルファスシリコン膜１０６をラインアンドスペースの比率が３：１になるように堆積する（図２（ｅ））。続いて、ドライエッチング技術を用いてシリコン窒化膜１０３とシリコン酸化膜１０２の各表面が露出するまでエッチバックし、シリコン窒化膜１０３の側壁にアモルファスシリコン膜１０６からなる側壁層を形成する（図２（ｆ））。この後、ウエットエッチング技術を用いてシリコン窒化膜１０３を除去する。この結果、ラインアンドスペースの比率が１：１で、かつ、そのピッチが、元のレジスト１０５のラインアンドスペースのピッチの半分であるアモルファスシリコン膜１０６のパターンが形成される（図２（ｇ））。
このような方法においては、図２（ｄ）に示すように、シリコン窒化膜１０３のパターンにいわゆる肩落ちＦが生じる。これは、シリコン窒化膜１０３を加工する際、マスクとして使用するレジスト１０５が、ライン幅Ｅ／４までスリミングされたものであるため、ファセットが形成されてしまい、レジストが極端に消費されることによる。なお、シリコン窒化膜１０３の加工後を示す図２（ｃ）には、反射防止膜１０４とレジスト１０５が示されているが、実際には、加工工程でレジスト１０５が消失してしまい、図２（ｄ）に示すようなパターンが既に形成されている。このように肩落ちＦが形成されたシリコン窒化膜１０３上に、アモルファスシリコン膜１０６を堆積し、加工し、シリコン窒化膜１０３を除去しても、図２（ｅ）〜（ｇ）に示すように、最終的にライン部形状が左右非対称のアモルファスシリコン膜１０６のパターンが形成され、これをマスクとしてパターン転写を行った場合には、この非対称性がそのまま転写され、デバイス特性に影響を及ぼすことになる。
ここで、上記のように細いラインパターンをマスクとした場合に、パターンの肩落ちが発生しやすい原因を図３（ａ）および（ｂ）を用いてさらに検証する。図３（ａ）においては、半導体基板２０１上にＴＥＯＳ膜２０２が形成され、その上には寸法ＡのラインＬ１と寸法ＢのラインＬ２（但し、Ａ>>>Ｂ）を有するレジストパターン２０３が形成されている。ここでフルオロカーボン系のガスを用いるドライエッチング技術によってレジストパターン２０３をマスクとしてＴＥＯＳ膜２０２を加工するとき、イオンによるスパッタリングによってラインＬ１、Ｌ２の両側に図２（ｂ）に示すような肩落ちＦが発生する。寸法が十分に大きいラインＬ１ではこれらの肩落ち部Ｆが離れているが、寸法の小さいラインＬ２では肩落ち部Ｆが重なり、レジストの消費が加速され、レジストパターン２０３の残膜に差Ｒが生じる。この肩落ちＦはレジストをマスクとする場合に特に顕著である。こうしてライン寸法が細くなるとパターン転写を行う際にマスク材料の残膜が急激に減少し、肩落ちが発生してデバイス寸法にズレを生じさせ、デバイス特性に重大な影響を与える。
このように、細いラインパターンをマスクとして加工する工程、特に微細なレジストパターンをマスクとして加工する工程を含む場合、左右非対称のラインアンドスペースパターンが形成され、ひいてはデバイス特性に重大な影響を与えることになる。しかしながら、本実施形態では、細いラインパターンをマスクとして加工する工程を含まないため、リソグラフィ技術の解像度の限界より微細であって、かつ、左右対称性に優れるラインアンドスペースパターンを形成することができる。
また、本実施形態では、図１（ｃ）および図１（ｄ）に示したようなスペーサ（側壁材料）の堆積と加工というプロセスを、例えば図１（ｈ）に示すシリコン窒化膜１４除去後に、ＢＳＧ膜をスペーサとして適用することにより、容易にアモルファスシリコン膜１３のラインアンドスペースの比率を調整することができる。
（第２の実施形態）
次に、第２の実施の形態について説明する。図４（ａ）〜（ｊ）は本実施形態に係る半導体装置の製造方法の工程を示す断面図である。
まず、シリコンなどの半導体基板２１上にＣＶＤ技術を用いてＴＥＯＳ膜２２、アモルファスシリコン膜２３およびシリコン窒化膜２４を順次堆積する。次に、その上にスピンコート技術を用いてノボラック樹脂などの有機材料膜２５、ＳＯＧ（spin on glass）膜２６およびレジスト２７を順次積層し、このレジスト２７にリソグラフィ技術を用いてラインアンドスペースパターンを形成する。この際、レジスト２７が残ったライン部とレジスト２７が除去されたスペース部の寸法比率、つまりラインアンドスペース比率は１：１程度とする。ライン部とスペース部の合計で表されるピッチは、Ｅである（図４（ａ））。続いて、このパターニングされたレジスト２７をマスクとして、フルオロカーボンガスを用いたドライエッチング技術によりＳＯＧ膜２６をテーパ加工する。この際、ＳＯＧ膜２６の下部におけるラインアンドスペースの比率を３：１程度とする（図４（ｂ））。このようなラインアンドスペースの比率の調整は、例えばドライエッチング用ガスとしてＣ４Ｆ８ガス、ＣＯガス、ＡｒガスおよびＯ２ガスの混合ガスを用い、そのガス分圧を制御することにより可能であり、例えばＣ４Ｆ８ガスの分圧を上げることによりテーパ面を水平に近付けることができ、Ｏ２ガスの分圧を上げることにより垂直に近付けることができる。
次に、ドライエッチング技術により、レジスト２７を除去しながら、ＳＯＧ膜２６をマスクとして有機材料膜２５を加工する（図４（ｃ））。続いて、ドライエッチング技術を用いて、シリコン窒化膜２４を加工し、さらにアモルファスシリコン膜２３を加工する（図４（ｄ））。テーパ状で残っていたＳＯＧ膜２６はシリコン窒化膜２４を加工する初期の段階で除去されてしまい、ラインの形状にほとんど影響することはない。
続いて、アッシング技術およびウェット洗浄技術を用いて有機材料膜２５を除去することにより、ラインアンドスペースの比率が３：１のアモルファスシリコン膜２３とシリコン窒化膜２４の積層パターンを形成する（図４（ｅ））。次に、ウエットエッチング技術によりシリコン窒化膜２４を等方的にエッチングし、ラインアンドスペースの比率が１：３のシリコン窒化膜２４のパターンを形成する（図４（ｆ））。さらに、このパターニングされたシリコン窒化膜２４上にＢＳＧ膜２８をＣＶＤ技術を用いて厚く堆積した後、このＢＳＧ膜２８の表面をＣＭＰ技術によってシリコン窒化膜２４の表面が露出するまで削り取る（図４（ｇ））。
次に、再びウエットエッチング技術を用いてシリコン窒化膜２４を除去し、ラインアンドスペースの比率が図４（ｆ）のそれとは逆転した３：１のＢＳＧ膜２８のパターンを形成する（図４（ｈ））。続いて、このパターニングされたＢＳＧ膜２８をマスクとしてドライエッチング技術を用いてアモルファスシリコン膜２３を加工し（図４（ｉ））、さらに、フッ酸ベーパー処理によりＢＳＧ膜２８を除去する。この結果、ラインアンドスペースの比率が略１：１で、ピッチが元のレジスト２７のラインアンドスペースのピッチＥの略半分、つまりＥ／２のアモルファスシリコン膜２３のパターンが形成される（図４（ｊ））。
本実施形態においても、リソグラフィ技術の解像度の限界より微細なラインパターンをマスクとして加工する工程がないため、左右対称の寸法制御性に優れたライン形状を有するアモルファスシリコン膜２３のパターンを容易に形成することができる。
また、本実施形態では、第１の実施形態と相違して、レジストのパターンを厚い有機材料膜に転写する工程を含む。これは、近年、リソグラフィ技術においては微細パターンを形成するためにレジスト膜厚が急激に薄くなってきていることに対応するためであり、レジストをマスクとしてシリコン窒化膜を加工するのが困難な場合にそれを解決することができる。また、シリコン窒化膜２４およびアモルファスシリコン膜２３を一度のエッチング工程で加工することができ、スペース寸法調整のためのシリコン窒化膜の再堆積も省略することが可能となることにより、工程がより簡便となる効果も有する。
さらに、本実施形態では、従来の側壁残し法で用いられているような側壁の成膜工程や、側壁でラインアンドスペースパターンを形成する際に必要なエッチング工程およびその後処理工程を省略することができる。
（第３の実施形態）
次に、第３の実施の形態について説明する。図５（ａ）〜（ｆ）は本実施形態に係る半導体装置の製造方法の工程を示す断面図である。
まず、シリコンなどの半導体基板３１上にＣＶＤ技術などを用いてＴＥＯＳ膜３２およびアモルファスシリコン膜３３を順次堆積する。次に、その上にスピンコート技術を用いてレジスト３４を積層し、このレジスト３４にリソグラフィ技術を用いてラインアンドスペースパターンを形成する。この際、レジスト３４が残ったライン部とレジスト３４が除去されたスペース部の寸法比率、つまりラインアンドスペース比率は１：１程度とする。ライン部とスペース部の合計で表されるピッチは、Ｅである（図５（ａ））。
次に、このパターニングされたレジスト３４にレジストシュリンク法を適用して反応層３５を形成し、スペース部の寸法を元の略半分、つまりＥ／４とする（図５（ｂ））。なお、レジストシュリンク法に代えて、多層レジスト技術を用いてもよい。続いて、この反応層３５を形成したレジスト３４をマスクとしてドライエッチング技術によりアモルファスシリコン膜３３を加工し、ラインアンドスペースの比率が略３：１のアモルファスシリコン膜３３と反応層３５を形成したレジスト３４の積層パターンを形成する（図５（ｃ））。
次に、ドライエッチング技術もしくはウエットエッチング技術を用いて反応層３５を形成したレジスト３４をスリミング化し、ラインアンドスペースの比率を略１：３とする。ライン部の寸法は略Ｅ／４となる（図５（ｄ））。続いて、イオンインプラント法などを用いてボロン、酸素、窒素などの元素を照射することにより、アモルファスシリコン膜３３のレジスト３４でマスクされていない部分を改質する（図５（ｅ））。図５（ｅ）中、３３Ａはイオンの注入によって改質されたアモルファスシリコン膜３３の改質部を示す。続いて、アッシング技術およびウェット洗浄技術を用いてレジスト３４を除去し、さらに、コリンなどの薬液処理によりアモルファスシリコン膜３３の非改質部を選択的に除去し、改質部３３Ａを残す。この結果、ラインアンドスペースの比率が略１：１で、ピッチが元のレジスト３４のラインアンドスペースのピッチＥの略半分、つまりＥ／２のアモルファスシリコン膜３３の改質部３３Ａのパターンが形成される（図５（ｆ））。
本実施形態においても、リソグラフィ技術の解像度の限界より微細なラインパターンをマスクとして加工する工程がないため、左右対称の寸法制御性に優れたライン形状を有するアモルファスシリコン膜３３の改質部３３Ａのパターンを容易に形成することができる。
なお、アモルファスシリコンに代わるパターン形成材料としては、Ａｌ、Ｔｉ、Ｃｏ、Ｎｉなどの金属材料、有機絶縁材料、ＭＳＱ（ｍethylsilsesquioxane）、ＨＳＱ（hydrogensilsesquioxane）などの絶縁材料が例示される。有機絶縁材料や、ＭＳＱ（ｍethylsilsesquioxane）、ＨＳＱ（hydrogensilsesquioxane）などの絶縁材料からなる膜にパターン形成する場合、膜改質方法として、上記したイオンインプラント法の他、電子線や紫外光の照射、プラズマ処理などの方法を用いることができる。
（第４の実施の形態）
次に、第４の実施の形態について説明する。図６（ａ）〜（ｈ）は本実施形態に係る半導体装置の製造方法の工程を示す断面図である。
まず、シリコンなどの半導体基板４１上にＣＶＤ技術を用いて、シリコン酸化膜４２、アモルファスシリコン膜４３、シリコン窒化膜４４およびＢＳＧ膜４５を順次堆積する。次に、その上にスピンコート技術を用いてレジスト４６を積層し、このレジスト４６にリソグラフィ技術を用いてラインアンドスペースパターンを形成する。この際、レジスト４６が残ったライン部とレジスト４６が除去されたスペース部の寸法比率、つまりラインアンドスペース比率は１：１とする。ライン部とスペース部の合計で表されるピッチは、Ｅである（図６（ａ））。
次に、このパターニングされたレジスト４６をマスクとして、ドライエッチング技術によりＢＳＧ膜４５をテーパ加工し、さらに、アッシング技術を用いてレジスト４６を除去する。この際、ＢＳＧ膜４５の下部におけるラインアンドスペースの比率を３：１とする（図６（ｂ））。
続いて、このテーパ加工されたＢＳＧ膜４５をマスクとして、ドライエッチング技術を用いてシリコン窒化膜４４およびアモルファスシリコン膜４３をそれぞれ順に加工し（図６（ｃ））、さらに、ウエットエッチング技術を用いてＢＳＧ膜４５を除去する（図６（ｄ））。次に、ウエットエッチング技術もしくはドライエッチング技術を用いて、シリコン窒化膜４４のライン部を等方的にエッチングし、ラインアンドスペースの比率が１：３のシリコン窒化膜４４のパターンを形成する（図６（ｅ））。その後、例えば８００℃以上のＯ２雰囲気やプラズマＯ２雰囲気下でアモルファスシリコン膜４３の表面を酸化し、酸化膜４３Ａを形成する（図６（ｆ））。
続いて、ドライエッチング技術またはウエットエッチング技術を用いてシリコン窒化膜４４を除去し、さらに、アモルファスシリコン膜４３の表面に酸化膜４３Ａが形成されていない領域を異方的にエッチング除去する（図６（ｇ））。その後、再び、例えば８００℃以上のＯ２雰囲気やプラズマＯ２雰囲気下でアモルファスシリコン膜４３のエッチング加工表面にも酸化膜４３Ａを形成する。この酸化膜４３Ａの形成により、パターンの左右対称性を向上させることができる。この結果、ラインアンドスペースの比率が略１：１で、かつ、ピッチが、元のレジスト４６のラインアンドスペースのピッチＥの略半分、つまりＥ／２のアモルファスシリコン膜４３のパターンが形成される（図６（ｈ））。
本実施形態においても、リソグラフィ技術の解像度の限界より微細なラインパターンをマスクとして加工する工程がないため、左右対称の寸法制御性に優れたライン形状を有するアモルファスシリコン膜４３のパターンを容易に形成することができる。また、本実施形態では、従来の側壁残し法で用いられているような側壁の成膜工程や、側壁でラインアンドスペースパターンを形成する際に必要なエッチング工程およびその後処理工程、さらには、ＣＭＰ工程を省略することができる。
（第５の実施形態）
次に、第５の実施の形態について説明する。図７（ａ）〜（ｅ）は本実施形態に係る半導体装置の製造方法の工程を示す断面図である。
まず、シリコンなどの半導体基板５１上にＣＶＤ技術などを用いてＴＥＯＳ膜５２およびアモルファスシリコン膜５３を順次堆積する。次に、その上にスピンコート技術を用いて、熱処理やプラズマ処理などによる下層への影響を防止するためのＳｉＮなどからなる保護膜５４およびレジスト５５を順次積層し、このレジスト５５にリソグラフィ技術を用いてラインアンドスペースパターンを形成する。この際、レジスト５５が残ったライン部とレジスト５５が除去されたスペース部の寸法比率、つまりラインアンドスペース比率は略１：１とする。ライン部とスペース部の合計で表されるピッチは、Ｅである（図７（ａ））。
次に、このパターニングされたレジスト５５の側面にレジストシュリンク法を適用して反応層５６を形成し、スペース部の寸法を元の半分、つまりＥ／４とする（図７（ｂ））。なお、レジストシュリンク法に代えて、多層レジスト技術を用いてもよい。続いて、この反応層５６を形成したレジスト５５をマスクとしてドライエッチング技術により保護膜５４およびアモルファスシリコン膜５３を加工し、ラインアンドスペースの比率が３：１のアモルファスシリコン膜５３、保護層５４および反応層５６を形成したレジスト５５からなる積層パターンを形成する（図７（ｃ））。
次に、アッシング技術およびウェット洗浄技術を用いてレジスト５５を反応層５６とともに除去した後、Ｏ２、Ｎ２、ＮＨ３などのガス雰囲気中で熱処理を行うことにより、パターニングされたアモルファスシリコン膜５３を側面から等方的に改質する（図７（ｄ））。図７（ｄ）中、５３Ａは熱処理によって改質されたアモルファスシリコン膜５３の改質部、また、５３Ｂは非改質部を示す。なお、改質は、熱処理に代えてプラズマ処理により行ってもよい。この際、ライン部中央の非改質部５３Ｂとその両側の改質部５３Ａの寸法を略同一とする。例えば、Ｏ２ガス雰囲気中で熱処理した場合には、シリコン酸化物からなる改質部５３Ａが形成される。続いて、コリンなどの薬液処理により保護膜５４とアモルファスシリコン５３の非改質部５３Ｂを選択的に除去する。この結果、ラインアンドスペースの比率が略１：１で、かつ、ピッチが、元のレジスト５５のラインアンドスペースのピッチＥの半分、つまりＥ／２のアモルファスシリコン膜５３の改質部５３Ａのパターンが形成される（図７（ｅ））。
本実施形態においても、リソグラフィ技術の解像度の限界より微細なラインパターンをマスクとして加工する工程がないため、左右対称の寸法制御性に優れたライン形状を有するアモルファスシリコン膜５３の改質部５３Ａのパターンを容易に形成することができる。
（第６の実施の形態）
次に、第６の実施の形態について説明する。図８（ａ）〜（ｊ）は本実施形態に係る半導体装置の製造方法の工程を示す断面図である。
まず、シリコンなどの半導体基板６１上にＣＶＤ技術を用いてシリコン窒化膜６２およびアモルファスシリコン膜６３を順次堆積する。次に、その上にスピンコート技術を用いて反射防止膜６４およびレジスト６５を順次積層し、このレジスト６５にリソグラフィ技術を用いてラインアンドスペースパターンを形成する。この際、レジスト６５が残ったライン部とレジスト６５が除去されたスペース部の寸法比率、つまりラインアンドスペース比率は１：１程度とする。ライン部とスペース部の合計で表されるピッチは、Ｅである（図８（ａ））。
続いて、ドライエッチング技術により反射防止膜６４を加工しながら、レジスト６５のライン部を等方的に後退させ（図８（ｂ））、さらに、この後退させたレジスト６５をマスクとしてドライエッチング技術によりアモルファスシリコン膜６３を加工し、ラインアンドスペースの比率を１：３程度とする。ライン部の寸法は略Ｅ／４となる（図８（ｃ））。次に、アッシング技術およびウェットエッチング技術を用いて反射防止膜６４とレジスト６５を除去し、ラインアンドスペースの比率が略１：３のアモルファスシリコン膜６３のパターンを形成した後、ＣＶＤ技術を用いてＴＥＯＳ膜６６を堆積させる。この際、堆積させるＴＥＯＳ膜６６の膜厚は、パターニングされたアモルファスシリコン膜６３のライン部の寸法と略同一とする。（図８（ｄ））。続いて、ドライエッチング技術を用いてアモルファスシリコン膜６３とシリコン窒化膜６２の各表面が露出するまでエッチバックし、アモルファスシリコン膜６３にＴＥＯＳ膜６６からなる側壁を形成する。この側壁の幅は、アモルファスシリコン膜６３のライン部の寸法と略同一であるため、ラインアンドスペースの比率は略３：１となる（図８（ｅ））。次に、ＴＥＯＳ膜６６からなる側壁が形成されたアモルファスシリコン膜６３をマスクとして、ドライエッチング技術を用いて半導体基板６１が露出するようにシリコン窒化膜６２を加工する（図８（ｆ））。
続いて、その全面に再びＴＥＯＳ膜６６と同一組成の膜、ＴＥＯＳ膜６７を、ＣＶＤ技術を用いて厚く堆積してスペース部を埋め込んだ後、このＴＥＯＳ膜６７の表面をＣＭＰ技術を用いてアモルファスシリコン膜６３の表面が露出するまで削り取る（図８（ｇ））。ＣＭＰ技術に代えて、ドライエッチング技術を用いてＴＥＯＳ膜６７をエッチバックしてもよい。次に、ウエットエッチング技術を用いてＴＥＯＳ膜６６と選択比を持たせてアモルファスシリコン膜６３を除去して、ラインアンドスペースの比率が３：１のＴＥＯＳ膜６６、６７のパターンを形成する（図８（ｈ））。続いて、このパターニングされたＴＥＯＳ膜６６、６７をマスクとしてドライエッチング技術を用いてシリコン窒化膜６２を加工し（図８（ｉ））、さらに、ウエットエッチング技術を用いてＴＥＯＳ膜６６、６７を除去する。この結果、ラインアンドスペースの比率が略１：１で、ピッチが元のレジスト６５のラインアンドスペースのピッチＥの略半分、つまりＥ／２のシリコン窒化膜６２のパターンが形成される（図８（ｊ））。
本実施形態においては、図８（ｂ）に示すように、リソグラフィ技術の解像度の限界より微細なラインパターンをマスクとして加工する工程を含んでおり、アモルファスシリコン膜６３にＴＥＯＳ膜６６からなる側壁を形成する工程（図８（ｅ））において、図２で説明したようなパターンの肩落ちが発生しているものと推測される。しかしながら、その後の工程において肩落ち部がＴＥＯＳ膜６７によって埋められるため、その影響が実質的に解消され、左右対称の寸法制御性に優れたライン形状を有するシリコン窒化膜６２が形成される。つまり、後に行われるシリコン窒化膜６２の２回目の加工を含めて、シリコン窒化膜６２を加工する際のマスク材のラインアンドスペースの比率は３：１とライン部寸法が太くなっており、マスク材の肩落ちのない安定した加工が実現できる。
以上説明した実施形態においては、いずれも、最初にパターニングするレジストのラインアンドスペースの比率を１：１程度とし、その後、ラインアンドスペースの比率が略３：１（実施形態１〜５）または略１：３（実施形態６）のパターンを形成しているが、最初のパターニングの際の比率は１：１に限定されない。さらに、通常のリソグラフィ技術にてラインアンドスペースの比率が略３：１または略１：３のレジストパターンを形成し、これをアモルファスシリコン膜に対するマスクパターンとして用いることも可能である。この場合、製造工程をより簡略化することができる。
本発明の実施の形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施の形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 側壁残し法による半導体装置の製造工程を示す断面図である。 パターンの肩落ちの発生原因を説明するための断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。 本発明の第５の実施の形態に係る半導体装置の製造工程を示す断面図である。である。 本発明の第６の実施の形態に係る半導体装置の製造工程を示す断面図である。
符号の説明
１１，２１，３１，４１，５１，６１…半導体基板、１２，２２，３２，５２，６６，６７…ＴＥＯＳ膜、１３，２３，３３，４３，５３，６３…アモルファスシリコン膜、１４，１７，２４，４４，６２…シリコン窒化膜、１５，６４…反射防止膜、１６，２７，３４，４６，５５，６５…レジスト、１８，２８，４５…ＢＳＧ膜、２５…有機材料膜、２６…ＳＯＧ膜、３３Ａ，５３Ａ…改質部、３５，５６…反応層、４２…シリコン酸化膜、４３Ａ…酸化膜、５３Ｂ…非改質部、５４…保護膜。

Claims (2)

  1. パターニングすべき第１の膜上に、ラインとスペースの比率が１：１のパターンを有する膜を形成した後、ラインとスペースの比率が３：１となるように前記膜の両側に側壁を形成して、ラインとスペースの比率が３：１のパターンを形成する工程と、
    前記ラインとスペースの比率が３：１のパターンをマスクとして前記第１の膜を加工する工程と、
    前記第１の膜の加工後、前記ラインとスペースの比率が３：１のパターン両側の幅それぞれ１／３分を選択的に除去する工程と、
    前記加工された第１の膜を、前記両側が除去されたパターン直下を除いて改質する工程と、
    前記両側が除去されたパターンを除去する工程と、
    前記第１の膜の非改質部分を選択的に除去して、ライン幅がリソグラフィの解像限界以下であるパターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. パターニングすべき第１の膜上に少なくとも第２の膜を形成し、その上にラインとスペースの比率が１：１のパターンを有する第３の膜を形成した後、前記第３の膜をマスクとして前記第２の膜をテーパ加工してラインとスペースの比率が３：１のパターンを形成し、さらに、この第２の膜に形成されたパターンを前記パターニングすべき第１の膜まで転写する工程と、
    前記第３の膜を除去する工程と、
    前記第１の膜上に転写されたラインとスペースの比率が３：１のパターンを有する前記第２の膜の両側の幅それぞれ１／３分を選択的に除去する工程と、
    前記第１の膜の露出した表面のみを酸化する工程と、
    前記第２の膜を除去する工程と、
    前記第１の膜の表面が酸化されていない部分を異方性エッチングにより除去して、ライン幅がリソグラフィの解像限界以下であるパターンを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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