KR20150109466A - 반도체 장치의 제조 방법 - Google Patents

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KR20150109466A
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아츠시 마에카와
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피에스5 뤽스코 에스.에이.알.엘.
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Abstract

반도체 기판(1) 상에 절연막(5, 6, 18, 19), 제1 재료막(20)을 차례로 형성하는 공정, 제1 재료막 상에 직사각형의 제1 개구(31)를 가지는 마스크막(21, 22)을 형성하는 공정, 및 마스크막을 마스크로 하여 제1 재료막을 건식 식각하여, 제1 재료막에 제1 방향(Y)으로 단축을 가지는 타원형의 제2 개구(31A)를 형성하는 공정을 가진다. 마스크막을 형성하는 공정은, 제1 개구의 제1 방향으로 대향하는 측면을 가지는 제2 재료막(21)과, 제1 개구의 제2 방향으로 대향하는 측면을 가지는 제3 재료막(21, 22)을 형성하는 공정을 포함하며, 제3 재료막의 두께는 제2 재료막의 두께보다 두껍다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등으로 대표되는 반도체 디바이스의 고밀도화에 수반하여, 반도체 디바이스를 구성하고 있는 실리콘 산화막 등의 층간 절연막 중에 높은 종횡비의 홀(이하, 고종횡 홀이라고 칭함)을 형성되는 것이 요구되고 있다.
DRAM 셀의 레이아웃을 바탕으로 커패시터용 실린더 홀을 가장 조밀하게 충진 배치하는 것이 가능한 경우에는 실린더 홀의 평면 형상을 원형으로 하는 것이 바람직하지만, 가장 조밀하게 충진하는 것이 어려운 경우에는 타원형으로 하는 것이 바람직하다.
그러나, 고종횡 홀은 하드 마스크를 이용한 건식 식각법으로 형성하고 있고, 증가하는 종횡비에 대응하여 필요한 식각 선택비를 얻기 위해 하드 마스크를 다층화하는 경향이 있다. 이와 같은 다층화된 하드 마스크로는, 타원형 패턴을 마련한 레티클을 이용하여 최상층에 타원형 패턴을 포토리소그래피로 형성한 후, 하드 마스크의 상층부로부터 하층부로 패턴의 가공 전사를 반복하면, 가공 정밀도의 저하에 기인하여 패턴의 타원율(장축과 단축의 비율)이 서서히 감소하고, 하드 마스크의 완성 시에는 거의 원형인 패턴이 되어 버려서, 필요한 타원형 홀을 형성할 수 없는 문제가 있었다.
한편, 특허공개 2010-272714호 공보(특허문헌 1)에는, 리소그래피의 특성에 기인하는 패턴 전사의 정밀도 저하를 피하기 위해 더블 패터닝법을 이용하여 커패시터를 형성하는 방법이 개시되어 있다.
구체적으로는, 상기 특허문헌 1에는, 반도체 기판 상에 절연막을 형성하는 공정, 절연막 상에 제1 방향으로 연장되고 띠 형상의 패턴을 가지는 제1 마스크를 형성하는 공정, 제1 마스크를 마스크로 하여 절연막을 식각하여, 절연막을 띠 형상체로 가공하는 띠 형상체 형성 공정, 띠 형상체 위에 제1 방향과 다른 제2 방향으로 연장되고 띠 형상의 패턴을 가지는 제2 마스크를 형성하는 공정, 및 제2 마스크를 마스크로 하여 띠 형상체를 식각하여, 띠 형상체를 기둥 형상체로 가공하는 기둥 형상체 형성 공정을 포함하는, 더블 패터닝법을 이용한 기둥 형상체의 커패시터를 형성하는 방법이 개시되어 있다.
그러나, 기둥 형상체 커패시터는 기둥 형상의 측면만 커패시터가 될 수 있으므로, 용량값이 작고 미세화된 반도체 장치에 적용할 수 없다. 따라서, 미세화된 반도체 장치에 적용하는 커패시터로서, 하부 전극의 내외면을 커패시터로서 이용하는 크라운 구조가 필요하게 된다. 이 경우, 절연막에는 하부 전극을 내면에 형성하기 위한 실린더 홀을 형성할 필요가 있다. 또한, 실린더 홀의 평면 형상을 타원형으로 형성하는 것이 바람직하다.
특허문헌 1: 특허공개 2010-272714호 공보
본 발명은, 상기 종래 기술의 문제점을 해결하는 것으로, 실린더 홀을 정밀하게 타원형으로 만들 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 태양에 따른 반도체 장치의 제조 방법은,
반도체 기판 상에 절연막, 제1 재료막을 차례로 형성하는 공정;
상기 제1 재료막 상에 직사각형의 제1 개구를 가지는 마스크막을 형성하는 공정; 및
상기 마스크막을 마스크로 하여 상기 제1 재료막을 건식 식각하여, 상기 제1 재료막에 제1 방향으로 단축을 갖는 타원형의 제2 개구를 형성하는 공정을 가지며,
상기 마스크막을 형성하는 공정은, 상기 제1 개구의 제1 방향으로 대향하는 측면을 가지는 제2 재료막과, 상기 제1 개구의 제2 방향으로 대향하는 측면을 가지는 제3 재료막을 형성하는 공정을 포함하고,
상기 제3 재료막의 두께는 상기 제2 재료막의 두께보다 두꺼운 것을 특징으로 한다.
또한, 본 발명의 다른 태양에 따른 반도체 장치의 제조 방법은,
반도체 기판 상에 절연막, 제1 마스크막, 제2 마스크막 및 제3 마스크막을 차례로 형성하는 공정;
상기 제1 마스크막 상에, 제1 방향으로 대향하고 상기 제2 마스크막으로 이루어지는 두 개의 측면과 상기 제1 방향에 수직인 제2 방향으로 대향하고 상기 제2 마스크막 및 상기 제3 마스크막으로 이루어지는 두 개의 측면을 가지는, 평면에서 볼 때 직사각형인 제1 개구를 형성하는 공정;
상기 제1 개구 내에 노출되는 상기 제1 마스크막을 건식 식각하여, 평면에서 볼 때 타원형인 제2 개구를 제1 마스크막에 형성하는 공정; 및
상기 제2 개구가 형성된 상기 제1 마스크막을 마스크로 하여 상기 절연막을 건식 식각하여, 상기 절연막에 평면에서 볼 때 타원형인 홀을 형성하는 공정을 가지는 것을 특징으로 한다.
본 발명에 의하면, 실린더 홀을 정밀하게 타원형으로 만들 수 있다.
도 1은 본 발명을 적용하는 반도체 장치(DRAM)를 도시한 도면으로, (a)는 평면도이고, (b)는 (a)의 A-A' 부의 단면도이다.
도 2는 커패시터를 형성하는 공정에서, 실리콘 기판의 상방에 하드 마스크를 형성했을 때의 단면도로, 도 1(b)의 파선부를 발췌한 도면이다.
도 3은 하드 마스크의 패턴 형성 방법(제2 부분 마스크 형성 공정)을 설명하기 위한 도면이다.
도 4는 하드 마스크의 패턴 형성 방법(제1 부분 마스크 형성 공정)을 설명하기 위한 도면이다.
도 5는 하드 마스크의 패턴 형성 방법(제1 부분 마스크 형성 공정)을 설명하기 위한 도면이다.
도 6은 하드 마스크의 패턴 형성 방법(제1 부분 마스크 형성 공정)을 설명하기 위한 도면이다.
도 7은 하드 마스크의 패턴 형성 방법(제1 부분 마스크 형성 공정)을 설명하기 위한 도면이다.
도 8은 하드 마스크의 패턴 형성 방법(하드 마스크 형성 공정)을 설명하기 위한 도면이다.
도 9는 제3 홀의 최대폭과 마스크막 두께의 관계를 도시한 도면이다.
도 10은 실린더 홀의 형성 방법을 설명하기 위한 도면이다.
도 11은 실린더 홀의 형성 방법을 설명하기 위한 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시형태에 대해 상세하게 설명한다.
본 발명을 적용하는 반도체 장치(반도체 디바이스)에 대해, DRAM을 일례로 하여 도 1을 참조하여 설명한다. 여기서, 도 1(a)는 DRAM(100)의 평면도이며, 도 1(b)는 도 1(a)의 A-A' 부의 단면도이다. 또한, 설명은 주로 도 1(b)를 참조하며, 적절하게 도 1(a)로 보충하여 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(1)(이하, 실리콘 기판(1)이라고 칭함)에는, 메모리 셀이 배치된 메모리 셀 영역과 메모리 셀을 구동하기 위한 주변 회로 영역이 마련되어 있다. 메모리 셀 영역의 실리콘 기판(1)의 상부에는, 소자 분리 영역으로 구분된 활성 영역에 한 쌍의 불순물 확산 영역을 배치하였고, 또한 실리콘 기판(1)의 상면에는 게이트 절연막과 게이트 전극이 적층되어, MOS(Metal Oxide Semiconductor) 트랜지스터(미도시)가 구성되어 있다.
상기 MOS 트랜지스터는 실리콘 기판(1)의 상면에 마련된 층간 절연막(2)으로 덮여 있고, 층간 절연막(2)의 상면에는 비트라인(미도시)이 마련되어, 층간 절연막(2)을 관통하는 제1 콘택 플러그(미도시)를 통해 일측의 불순물 확산 영역에 접속되어 있다. 층간 절연막(2)과 비트라인은 함께 층간 절연막(3)으로 덮여 있으며, 층간 절연막(3)을 관통하는 콘택 플러그(4(4a))가 상기와는 다른 제1 콘택 플러그를 통해 다른 측의 불순물 확산 영역에 접속되어 있다.
층간 절연막(3)의 상면에는, 콘택 플러그(4)를 덮도록 정지막(5)과 하부 전극(7)이 마련되어 있다. 더욱 상세히 설명하면, 메모리 셀 영역의 정지막(5)과 정지막(5)의 상면에 위치한 층간 절연막에는 각각을 관통하는 실린더 홀(고종횡 홀)(11)이 마련되어 있고, 그 내벽에는 크라운 형상의 하부 전극(7)이 마련되어 있다. 여기서, 실린더 홀(11)의 내벽의 위치는 하부 전극(7)의 외벽면에 상당한다. 도 1(a)에 도시된 바와 같이, 실린더 홀(11)의 평면 형상은 Y방향(제1 방향)으로 단축을 가지는 타원형으로 되어 있다.
하부 전극(7)의 저면부는 콘택 플러그(4(4a))의 상면에 접속되어 있고, 측면의 일부는 지지막(18)에 접속되어 있다. 또한 지지막(18)은, 인접한 하부 전극들(7)이 서로 접촉되지 않도록 상호 지지하는 역할을 한다. 하부 전극(7)의 내외측면부 및 상면부는, 용량 절연막(8)과 상부 전극(9)으로 덮여 있다. 이로써, 특허문헌 1에 기재된 기둥 형상 커패시터에 비해 약 2배의 용량값이 얻어지는 구성이 되어 있다.
이상과 같이 배치된 하부 전극(7)과 용량 절연막(8)과 상부 전극(9)으로 커패시터(10)가 구성되어 있다. 또한 도 1(a)에 도시된 바와 같이, 커패시터(10)는 메모리 셀 영역에서 Y방향 및 Y방향에 수직인 X방향(제2 방향)으로 정렬되어 배치되고, 어느 방향으로도 같은 간격, 같은 피치 간격으로 되어 있다. 또한, Y방향으로 배치되어 있는 하부 전극(7)의 일부 측면에는, Y방향으로 연장되어 있는 지지막(18)이 접속되어 있다. 또한 하부 전극(7)의 내측은, 도시된 바와 같이 상부 전극(9)으로 덮여 있다. 상부 전극(9)을 덮도록 층간 절연막(12)이 마련되어 있고, 층간 절연막(12)을 관통한 콘택 플러그(13)가 상부 전극(9)에 접속되어 있다.
마찬가지로, 주변 회로 영역의 실리콘 기판(1)의 상방에서는, 층간 절연막(12)을 관통하는 실린더 홀(14)에 콘택 플러그(15)가 마련되어, 콘택 플러그(4(4b))에 접속되어 있다. 층간 절연막(12)의 상면에서는, 배선(16)이 배치되어 콘택 플러그(15)에 접속되어 있고, 메모리 셀 영역에서의 배선(16)은 콘택 플러그(13)에 접속되어 있다. 또한, 각각의 영역에서 배선(16)은 층간 절연막(17)으로 덮여 있다.
상술한 바와 같이, DRAM(100)의 메모리 셀에서는, 타원형으로 형성하여 점유 면적을 가능한 한 크게 만든 실린더 홀(11) 내에 커패시터(10)를 마련함으로써, 용량값의 증대를 도모하고 있다.
이상과 같이 구성되어 있는 DRAM(100)에 있어서, 본 발명에 따른 반도체 장치의 제조 방법은 실린더 홀(11)의 제조 공정에서 이용되는 것이므로, 이어서, 도 2부터 도 11을 참조하면서 실린더 홀(11)의 제조 방법에 대해 설명한다.
우선, 도 2를 참조하여, 실린더 홀(11)의 형성에 이용하는 하드 마스크(200)의 제조 방법에 대해 설명한다. 다음으로, 도 3 내지 도 9를 참조하여 하드 마스크(200)의 패턴 형성 방법을 설명한다. 마지막으로, 도 10과 도 11을 참조하여 실린더 홀(11)의 형성 방법을 설명한다.
먼저, 도 2를 참조한다. 도 2는, 커패시터(10)를 형성하는 공정에서, 실리콘 기판(1)의 상방에 하드 마스크(200)를 형성했을 때의 단면도이며, 도 1(b)의 파선부를 발췌하여 보여주고 있다.
여기에서는 도시되어 있지 않지만, 실리콘 기판(1)에 게이트 절연막과 게이트 전극 및 소스/드레인이 되는 한 쌍의 불순물 확산층을 갖는 MOS 트랜지스터를 주지의 방법으로 형성한다. 또한, MOS 트랜지스터를 덮는 층간 절연막(2), 층간 절연막(2)을 관통하여 불순물 확산층에 접속시킨 제1 콘택 플러그(미도시), 일부의 제1 콘택 플러그의 상면에 배치시킨 비트라인(미도시), 비트라인을 덮는 층간 절연막(3), 층간 절연막(3)을 관통하여 제1 콘택 플러그의 상면에 접속시킨 콘택 플러그(4(4a))를 각각 주지의 방법으로 형성한다.
다음으로, 층간 절연막(3)과 콘택 플러그(4)의 상면을 덮도록, ALD(Atomic Layer Deposition)법에 의해 30 nm 두께의 실리콘 질화막(SiN)인 정지막(5)을 형성한다.
다음으로, 정지막(5)을 덮도록 층간 절연막(6)을 형성한다. 층간 절연막(6)은 단층으로 형성해도 좋지만, 여기에서는 다층 구조로서, 열CVD법에 의해 500 nm 두께의 BPSG(Boron Phospho Silicate Glass)인 층간 절연막(6A)을 형성하고 나서, 마찬가지로 550 nm 두께의 NSG(Non-doped Silicate Glass)인 층간 절연막(6B)을 적층시켜 형성한다.
다음으로, 층간 절연막(6)의 상층이 되어 있는 층간 절연막(6B)의 상면을 덮도록, ALD법에 의해 100 nm 두께의 실리콘 질화막인 지지막(18)을 형성한다.
다음으로, 지지막(18)의 상면을 덮도록, 플라스마 CVD법에 의해 60 nm 두께의 실리콘 산화막(SiO2)인 층간 절연막(19)을 형성한다.
상기의 정지막(5), 층간 절연막(6(6A, 6B)), 지지막(18) 및 층간 절연막(19)이, 실린더 홀(11)을 형성하는 대상막이 된다.
다음으로, 층간 절연막(19)의 상면을 덮도록, 플라스마 CVD법에 의해 500 nm 두께의 비정질 탄소막(이하, AC(Amorphous Carbon)막으로 칭함)인 제1 마스크막(20), 30 nm 두께의 실리콘 질화막인 제2 마스크막(21), 및 50 nm 두께의 실리콘 산화막인 제3 마스크막(22)을 차례로 형성한다.
제2 마스크막(21)은, 제1 마스크막(20)에 대한 제1 부분 마스크가 되어 있고, 제3 마스크막(22)은, 제1 마스크막(20)에 대한 제2 부분 마스크가 되어 있다. 또한, 제1 마스크막(20)은, 대상막에 대해 고종횡 홀(11)을 형성하는 최종 마스크가 되어 있다. 이후, 제1 마스크막(20)과 제2 마스크막(21)과 제3 마스크막(22)을 합쳐서 하드 마스크(200)로 칭하기도 한다.
이하, 도 2에서의 파선부를 발췌한 도 3 내지 도 8을 이용하여, 하드 마스크(200)의 패턴 형성 방법을 설명한다. 또한, 도 3 내지 도 8에 있어서 (a)는 평면도, (b)는 (a)에서의 B-B' 부의 단면도, (c)는 (a)에서의 C-C' 부의 단면도, (d)는 (a)에서의 D-D' 부의 단면도, (e)는 (a)에서의 E-E' 부의 단면도이다. 또한 설명은, 주로 (a), (b) 혹은 (a), (d)를 이용하여 수행하고, 필요에 따라 다른 단면도를 보충하고 있다.
먼저, 도 3을 참조한다. 또한, 도 3에서 설명하는 공정을 제2 부분 마스크 형성 공정이라고 칭한다.
포토리소그래피법과 건식 식각법에 의해, 제3 마스크막(22)에 X방향의 폭(X1)을 40 nm로 하여 Y방향으로 연장시킨 제1 개구부(23)를 형성한다. 여기서 제1 개구부(23)의 저면에는, 제2 마스크막(21)의 일부가 노출되어 있다.
다음으로, 도 4를 참조한다. 또한, 도 4 내지 도 7에서 설명하는 공정을 제1 부분 마스크 형성 공정이라고 칭한다.
제1 개구부(23)를 매립하도록, 스핀 도포법에 의해 반사 방지막(BARC: Bottom Anti Reflective Coating)인 제1 유기 도포막(24)을 형성한다. 제1 유기 도포막(24)은 유동성이 있어 넓게 퍼지므로, 오목하게 되어 있는 제1 개구부(23)를 매립해도 제1 유기 도포막(24)의 상면은 평탄하게 되어 있다. 또한, 제1 유기 도포막(24)의 상면을 덮도록, 스핀 도포법에 의해 실리콘(Si)을 함유시킨 반사 방지막(BARC)인 제2 유기 도포막(25)을 형성한다.
다음으로, 도 5를 참조하면, 포토리소그래피법에 의해 제2 유기 도포막(25)을 덮도록 포토레지스트를 도포한 후, 포토레지스트에 X방향으로 연장시킨 제2 개구부(미도시)를 형성한다. 여기서 제2 개구부는, Y방향으로 연장시킨 제1 개구부(23)와 직교하며, 그 저면에는 제2 유기 도포막(25)의 일부가 노출되어 있다.
다음으로, 건식 식각법에 의해, 노출된 제2 유기 도포막(25)과, 노출된 제2 유기 도포막(25)의 하층이 되어 있는 제1 유기 도포막(24)을 각각 제거하여, Y방향의 폭(Y1)을 40 nm로 하여 X방향으로 연장된 제3 개구부(28)를 형성한다. 여기서, 제2 유기 도포막(25)을 제거하는 공정 가스로는 테트라플루오로메탄(CF4)을 이용하며, 제1 유기 도포막(24)을 제거하는 공정 가스로는 질소(N2)와 수소(H2)의 혼합 가스를 이용한다.
또한, 제1 유기 도포막(24)에 대한 제3 마스크막(22)의 식각 선택비(이하, 선택비로 칭함) 및 제1 유기 도포막(24)에 대한 제2 마스크막(21)의 선택비는 각각 50 이상이 되므로, 제3 개구부(28)의 저면에는, 남아 있는 제3 마스크막(22)의 일부와 제2 마스크막(21)의 일부가 노출되어 있다.
더욱 상세히 설명하면, 평면에서 볼 때, 노출된 제2 마스크막(21)의 X방향 단부에는 제3 마스크막(22)이 남아 있고, 마찬가지로 Y방향 단부에는 적층된 제2 유기 도포막(25)과 제1 유기 도포막(24)이 남아 있다.
다음으로 도 6을 참조하면, 건식 식각법에 의해, 노출된 제2 마스크막(21)을 제거하여 제1 홀(29)을 형성한다. 여기서, 실리콘 질화막인 제2 마스크막(21)을 제거하는 공정 가스로는 테트라플루오로메탄(CF4)을 이용하므로, 제1 유기 도포막(24)의 상면에 남아 있던 실리콘 함유 BARC인 제2 유기 도포막(25)도 제거되지만, 제1 유기 도포막(24)은 막 두께가 감소되면서 남아 있다. 따라서, 제1 홀(29)의 X방향으로의 측면은 제2 마스크막(21)과 제3 마스크막(22)의 적층 구조로 되어 있고, 마찬가지로 Y방향으로의 측면은 제2 마스크막(21)과 제1 유기 도포막(24)의 적층 구조로 되어 있다. 또한, 제1 홀(29)의 저부에는 제1 마스크막(20)의 일부가 노출되어 있다.
다음으로 도 7을 참조하면, 건식 식각법에 의해, 남아 있는 제1 유기 도포막(24)을 제거한다. 여기서, 제1 유기 도포막(24)을 제거하는 공정 가스로는 산소(O2)를 이용하므로, 제거한 제1 유기 도포막(24)의 하층이 되어 있던 제2 마스크막(21)과 제3 마스크막(22)을 남겨서 노출시킬 수 있다.
또한, 제1 홀(29)의 저면에 노출되어 있던 제1 마스크막(20)도 20 nm 정도 두께가 제거되면서 남아 있으므로, 제1 홀(29)은 새로운 제2 홀(30)이 된다. 여기서, 제2 홀(30)의 X방향으로의 측면은, 20 nm 두께(깊이)의 제1 마스크막(20)과 30 nm 두께의 제2 마스크막(21)과 50 nm 두께의 제3 마스크막(22)의 적층 구조로 되어 있다. 그러나, Y방향으로의 측면은, 20 nm 두께의 제1 마스크막(20)과 30 nm 두께의 제2 마스크막(21)의 적층 구조로 되어 있으므로, X방향의 측면의 높이(Z1) 는 Y방향의 측면의 높이(Z2)보다 50 nm 높게 되어 있다. 또한, 제2 홀(30)의 저부에는 남아 있는 제1 마스크막(20)의 일부가 노출되어 있다.
다음으로, 도 8을 참조한다. 또한, 도 8에서 설명하는 공정을 하드 마스크 형성 공정으로 칭한다.
건식 식각법에 의해, 노출되어 있는 제1 마스크막(20)을 제거하여, 제3 홀(31)을 형성한다. 제3 홀(31)은, 제1 마스크막(20)과 제2 마스크막(21)과 제3 마스크막(22)으로 구성되어 있으며, 이후, 제1 마스크막(20)에서의 제3 홀(31)의 일부를 제3 홀(31A)이라고 칭한다.
이 건식 식각에서의 공정 조건은, 산소(O2)와 아르곤(Ar)을 공정 가스로 사용하고, 유량을 100 sccm(Standard cubic Centimeter per Minute)(O2)와 200 sccm(Ar), 고주파 파워를 500 W, 압력을 1.3 Pa로 하였다. 이 건식 식각에서는 제2 마스크막(21)을 제거했을 때에 대전된 반응 생성물이 발생하므로, 실리콘 기판(1)에 인가한 전압을 이용하여, 반응 생성물을 제3 홀(31)의 상방으로부터 측면으로 전기적으로 끌어당겨 재부착시킨다. 이 반응 생성물은 제3 홀(31A)의 보호막으로서 기능하므로, 제3 홀(31A)의 측면 식각량을 저감시킬 수 있다.
제3 홀(31A)의 X방향의 폭은 상면부(X2)에서 50 nm, 저면부(X3)에서 40 nm, 최대부(X4)에서 70 nm이며, 마찬가지로 Y방향의 폭은, 상면부(Y2)에서 40 nm, 저면부(Y3)에서 30 nm, 최대부(Y4)에서 50 nm로 되어 있다. 제3 홀(31A)을 평면에서 보면, 도 8(f)에 도시된 바와 같이 타원형으로 되어 있고, 타원의 X방향이 장축, Y방향이 단축으로 되어 있다. 여기서, 제3 홀(31)의 X방향의 마스크막은, 전술한 바와 같이, 30 nm 두께의 제2 마스크막(21)과 50 nm 두께의 제3 마스크막(22)이며, Y방향에서는, 30 nm 두께의 제2 마스크막(21)뿐이므로, X방향과 Y방향에서의 마스크막의 고저차(이하, 간단하게 고저차로 칭함)는 50 nm가 되어 있다.
따라서, 제3 홀(31A)의 X방향에서는, 마스크막(제2 마스크막(21)과 제3 마스크막(22))이 두껍고 홀 개구부(제3 홀(31)의 상면)로부터의 거리가 길기 때문에, 반응 생성물이 주로 마스크막에 재부착되어 제3 홀(31A) 내에는 재부착되지 않는 것에 비해, Y방향에서는 마스크막(제2 마스크막(21))이 얇고 홀 개구부로부터의 거리가 짧기 때문에, 제3 홀(31A)의 내벽까지 재부착되게 된다.
이와 같이, 제3 홀(31A)의 X방향으로는, 마스크막 두께가 두껍고 보호막이 거의 형성되지 않기 때문에, 측면 식각이 진행되는 것에 비해, Y방향으로는, 마스크막 두께가 얇고 하부까지 보호막으로 덮여 있으므로, 측면 식각이 일어나기 어렵게 된다.
측면 식각량이 마스크막 두께에 의존하는 것은, 제3 홀(31A)의 최대폭과 마스크막 두께의 관계를 나타낸 도 9를 참조하면, 마스크막 두께를 두껍게 함과 동시에 최대폭이 크게 된다는 점에서, 명백하다. 이상과 같이, 제3 홀(31A)이 타원형이 되는 것은, 재부착되는 반응 생성물의 도달 깊이가 X방향과 Y방향에서 다른 것에 기인하며, X방향에서는 측면 식각이 진행되어 장축이 되고, Y방향에서는 측면 식각이 일어나기 어려우므로 단축이 된다.
여기에서는 고저차를 50 nm로 하였지만, 타원율을 크게 하고 싶은 경우는 더욱 고저차를 크게 하면 되고, 타원율을 작게 하여 원형에 가깝게 하고 싶은 경우는 고저차를 작게 하면 된다. 또한, X방향에서 최대부가 발생하고 있는 깊이(Z3)는, Y방향에서 최대부가 발생하고 있는 깊이(Z4)와 동일한 깊이로 되어 있다. 이는, 협소 공간이 되어 있는 제3 홀(31A)에서는, 개구부가 되는 상부로부터의 거리(깊이)가 길어짐에 따라, 측면 식각 작용이 저감하므로, Y방향의 측면을 하부까지 덮고 있는 반응 생성막이 상부로부터 점점 소실되어 버리기 때문이다.
이상으로, 하드 마스크(200)가 완성되어, 제3 홀(31)의 저부에는 층간 절연막(19)의 일부가 노출되어 있다.
이후의 설명에서는, 지금까지의 부분도가 아닌, 도 2와 같은 전체도인 도 10과 도 11을 참조하여 설명한다.
다음으로, 도 10을 참조한다. 하드 마스크(200)를 이용한 건식 식각법에 의해, 제3 홀(31)의 저면에 노출된 층간 절연막(19)과, 그 하층이 되어 있는 지지막(18)과 층간 절연막(6(6A, 6B))과 정지막(5)을 제거하여, 고종횡 홀(11)을 형성한다. 이 때, 식각 마스크가 되어 있던 하드 마스크(200) 중, 제3 마스크(22)와 제2 마스크막(21)은 동시에 제거된다.
다음으로, 도 11에 도시된 바와 같이, 남아 있는 제1 마스크막(20)을 에치백법으로 제거함으로써, 측면이 층간 절연막(19), 지지막(18), 층간 절연막(6(6A, 6B)), 정지막(5)으로 구성된 실린더 홀(11)이 완성된다. 또한, 실린더 홀(11)의 저면에는, 적어도 콘택 플러그(4)의 상면의 일부가 노출되어 있다.
본 실시형태에 따른 반도체 장치의 제조 방법에 의하면, 건식 식각법으로 실린더 홀을 형성할 때에 이용되는 하드 마스크에 있어서, 고저차를 부여하고 있다. 또한, 그 후의 건식 식각으로 발생하는 반응 생성물의 재부착 영역을 하드 마스크의 고저차로 제어하고, 실린더 홀 내의 X방향과 Y방향으로의 측면 식각량에 유의차를 발생시킴으로써, 실린더 홀을 정밀하게 타원형으로 만들 수 있다.
상술한 바와 같이, 본 발명의 일 실시형태는, 반도체 기판 상에 절연막(19, 18, 6), 제1 재료막(20)을 차례로 형성하는 공정, 상기 제1 재료막 상에 직사각형의 제1 개구를 가지는 마스크막을 형성하는 공정, 및 상기 마스크막을 마스크로 하여 상기 제1 재료막을 건식 식각하여 상기 제1 재료막에 타원의 제2 개구가 형성된 마스크를 형성하는 공정을 가지며, 상기 마스크막을 형성하는 공정은, 상기 제1 개구의 제1 방향으로 대향하는 측면을 갖는 제2 재료막(21)과 상기 제1 개구의 제2 방향으로 대향하는 측면을 갖는 제3 재료막(21+22)을 형성하는 공정을 포함하고, 상기 제3 재료막의 두께는 상기 제2 재료막의 두께보다 두껍게 형성되는 반도체 장치의 제조 방법으로 되어 있다.
또한, 본 발명의 다른 일 실시형태는, 반도체 기판 상에 절연막(19, 18, 6), 제1 마스크막(20), 제2 마스크막(21) 및 제3 마스크막(22)을 차례로 형성하는 공정, 상기 제1 마스크막 상에, 제1 방향으로 대향하고 제2 마스크막으로 이루어진 두 개의 측면과 상기 제1 방향에 수직인 제2 방향으로 대향하고 상기 제2 마스크막 및 상기 제3 마스크막으로 이루어지는 두 개의 측면을 가지는, 평면에서 봤을 때 직사각형인 제1 개구를 형성하는 공정, 상기 제1 개구 내에 노출되는 상기 제1 마스크막을 건식 식각하여, 평면에서 봤을 때 타원형인 제2 개구를 제1 마스크막에 형성하는 공정, 및 상기 제2 개구가 형성된 상기 제1 마스크막을 마스크로 하여 상기 절연막을 건식 식각하여 상기 절연막에 평면에서 봤을 때 타원형인 홀을 형성하는 공정을 가지는 반도체 장치의 제조 방법으로 되어 있다.
본 발명의 반도체 장치의 제조 방법에 따르면, 제2 방향으로 대향하는 마스크막의 두께를 제1 방향으로 대향하는 마스크막의 두께보다 두껍게 형성하므로, 절연막의 가공 단면은 제2 방향으로 보잉이 발생하여 폭이 넓어지고, 제1 방향으로는 보잉의 발생이 억제된다. 즉, 제1 방향으로는 폭이 넓어지지 않는다. 따라서, 제2 방향으로 장축을 갖고 제1 방향으로 단축을 갖는, 평면에서 봤을 때 타원형인 홀을 형성할 수 있다. 이와 같이, 평면에서 봤을 때 타원형인 홀을 형성할 수 있는 것은, 발생하는 보잉량이 마스크막의 두께에 의존하는 건식 식각의 특성을 이용하기 때문이다.
이상, 본 발명의 바람직한 실시형태에 대해 설명하였으나, 본 발명은, 상기의 실시형태로 한정되는 것이 아니라, 본 발명의 주지로부터 벗어나지 않는 범위에서 다양한 변경이 가능하며, 물론 그 또한 본 발명의 범위 내에 포함된다.
1 실리콘 기판
2 층간 절연막
3 층간 절연막
4 콘택 플러그
5 정지막
6 층간 절연막
7 하부 전극
8 용량 절연막
9 상부 전극
10 커패시터
11 실린더 홀
12 층간 절연막
13 콘택 플러그
14 실린더 홀
15 콘택 플러그
16 배선
17 층간 절연막
18 지지막
19 층간 절연막
20 제1 마스크막
21 제2 마스크막
22 제3 마스크막
23 제1 개구부
24 제1 유기 도포막
25 재2 유기 도포막
28 제3 개구부
29 제1 홀
30 제2 홀
31 제3 홀
200 하드 마스크

Claims (22)

  1. 반도체 기판 상에 절연막, 제1 재료막을 차례로 형성하는 공정;
    상기 제1 재료막 상에 직사각형의 제1 개구를 가지는 마스크막을 형성하는 공정; 및
    상기 마스크막을 마스크로 하여 상기 제1 재료막을 건식 식각하여, 상기 제1 재료막에 제1 방향으로 단축을 갖는 타원형의 제2 개구를 형성하는 공정을 가지며,
    상기 마스크막을 형성하는 공정은, 상기 제1 개구의 제1 방향으로 대향하는 측면을 가지는 제2 재료막과, 상기 제1 개구의 제2 방향으로 대향하는 측면을 가지는 제3 재료막을 형성하는 공정을 포함하고,
    상기 제3 재료막의 두께는 상기 제2 재료막의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 재료막의 건식 식각에서 발생하는 반응 생성물을 상기 제2 개구의 측면에 재부착시킴으로써, 상기 반응 생성물을 상기 제2 개구의 보호막으로서 기능하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 반응 생성물을 상기 제2 개구의 보호막으로서 기능하게 함으로써, 상기 제2 개구에 대한 측면 식각의 측면 식각량을 저감시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 반응 생성물은, 상기 반도체 기판에 인가한 전압을 이용하여, 상기 제2 개구의 상방으로부터 측면에 전기적으로 끌어 당겨져 상기 제2 개구의 측면에 재부착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 제2 개구는, 상기 제2 방향에서는 상기 측면 식각이 진행되어 장축이 되고, 상기 제1 방향에서는 상기 측면 식각이 진행되기 어려워 단축이 됨으로써, 상기 타원형으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제3 재료막의 두께와 상기 제2 재료막의 두께의 차를 크게 함으로써 상기 제2 개구의 타원율이 커지고, 상기 두께의 차를 작게 함으로써 상기 제2 개구의 타원율이 작아지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 절연막은, 적어도 정지막, 상기 정지막 상에 형성된 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성된 지지막, 및 상기 지지막 상에 형성된 제2 층간 절연막을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 재료막은, 상기 제2 층간 절연막의 상면을 덮도록 플라스마 CVD법에 의해 형성된 비정질 탄소막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 재료막은, 상기 제1 재료막 상에 플라스마 CVD법에 의해 형성된 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제3 재료막은, 상기 제1 재료막 상에 플라스마 CVD법에 의해 형성된 실리콘 산화막을 적어도 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제3 재료막은, 상기 실리콘 질화막과 상기 실리콘 산화막의 적층 구조로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판 상에 절연막, 제1 마스크막, 제2 마스크막 및 제3 마스크막을 차례로 형성하는 공정;
    상기 제1 마스크막 상에, 제1 방향으로 대향하고 상기 제2 마스크막으로 이루어지는 두 개의 측면과 상기 제1 방향에 수직인 제2 방향으로 대향하고 상기 제2 마스크막 및 상기 제3 마스크막으로 이루어지는 두 개의 측면을 가지는, 평면에서 볼 때 직사각형인 제1 개구를 형성하는 공정;
    상기 제1 개구 내에 노출되는 상기 제1 마스크막을 건식 식각하여, 평면에서 볼 때 타원형인 제2 개구를 제1 마스크막에 형성하는 공정; 및
    상기 제2 개구가 형성된 상기 제1 마스크막을 마스크로 하여 상기 절연막을 건식 식각하여, 상기 절연막에 평면에서 볼 때 타원형인 홀을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 마스크막의 건식 식각에서 발생하는 반응 생성물을 상기 제2 개구의 측면에 재부착시킴으로써, 상기 반응 생성물을 상기 제2 개구의 보호막으로서 기능하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 반응 생성물을 상기 제2 개구의 보호막으로서 기능하게 함으로써, 상기 제2 개구에 대한 측면 식각의 측면 식각량을 저감시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 반응 생성물은, 상기 반도체 기판에 인가한 전압을 이용하여, 상기 제2 개구의 상방으로부터 측면에 전기적으로 끌어 당겨져 상기 제2 개구의 측면에 재부착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제2 개구는, 상기 제2 방향에서는 상기 측면 식각이 진행되어 장축이 되고, 상기 제1 방향에서는 상기 측면 식각이 진행되기 어려워 단축이 됨으로써, 평면에서 볼 때 상기 타원형으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 제2 방향으로 대향하고 상기 제2 마스크막 및 상기 제3 마스크막으로 이루어지는 두 개의 측면의 높이는, 상기 제1 방향으로 대향하고 상기 제2 마스크막으로 이루어지는 두 개의 측면의 높이보다 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 마스크막 및 상기 제3 마스크막으로 이루어지는 두 개의 측면의 높이와, 상기 제2 마스크막으로 이루어지는 두 개의 측면의 높이의 고저차를 크게 함으로써 상기 제2 개구의 타원율이 커지고, 상기 고저차를 작게 함으로써 상기 제2 개구의 타원율이 작아지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 절연막은, 적어도 정지막, 상기 정지막 상에 형성된 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성된 지지막, 및 상기 지지막 상에 형성된 제2 층간 절연막을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 마스크막은, 상기 제2 층간 절연막의 상면을 덮도록 플라스마 CVD법에 의해 형성된 비정질 탄소막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 마스크막은, 상기 제1 마스크막 상에 플라스마 CVD법에 의해 형성된 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항 또는 제21항에 있어서,
    상기 제3 마스크막은, 상기 제2 마스크막 상에 플라스마 CVD법에 의해 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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