CN113972167A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN113972167A
CN113972167A CN202010725642.3A CN202010725642A CN113972167A CN 113972167 A CN113972167 A CN 113972167A CN 202010725642 A CN202010725642 A CN 202010725642A CN 113972167 A CN113972167 A CN 113972167A
Authority
CN
China
Prior art keywords
layer
forming
side wall
semiconductor structure
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010725642.3A
Other languages
English (en)
Inventor
金吉松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010725642.3A priority Critical patent/CN113972167A/zh
Priority to US17/344,457 priority patent/US12087582B2/en
Publication of CN113972167A publication Critical patent/CN113972167A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体结构的形成方法，包括：提供待刻蚀层，待刻蚀层包括第一区、第二区和第三区；在第一区上形成第一核心层；在第一核心层的侧壁形成第一侧墙；在待刻蚀层上形成覆盖部分第一侧墙的牺牲层，牺牲层内具有若干初始第一开口，部分初始第一开口暴露出第二区上的部分第一侧墙；去除初始第一开口暴露出的第一侧墙，形成第一开口；在第一开口内形成第二侧墙；在牺牲层内形成若干第二开口，第二开口暴露出部分第一侧墙和部分第二侧墙中的一者或两者。通过对第一侧墙和第二侧墙的厚度调节，实现对后续形成的各个导电层之间间距的调节，使得各个导电层之间的间距调节可控，以实现最终电学结构的需求，进而提升最终形成的半导体结构的性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着电路集成度的提高和规模的增大，电路中的单元器件尺寸不断缩小，对集成电路制造工艺的要求不断提高，例如关键尺寸持续减小，芯片制造对光刻分辨率要求越来越高。
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在半导体衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
然而，现有技术中的图形转移工艺仍存在问题。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干沿第一方向平行排布的第一区、第二区和第三区，所述第二区分别与所述第一区和所述第三区邻接；在所述第一区上形成沿第二方向延伸的第一核心层，所述第一方向与所述第二方向垂直；在所述第一核心层的侧壁形成第一侧墙；在所述待刻蚀层上形成覆盖部分所述第一侧墙的牺牲层，所述牺牲层内具有若干初始第一开口，所述初始第一开口位于所述第二区上，且所述初始第一开口沿所述第二方向延伸，部分所述初始第一开口暴露出所述第二区上的部分所述第一侧墙；去除所述初始第一开口暴露出的所述第一侧墙，形成第一开口；在所述第一开口内形成第二侧墙；在所述牺牲层内形成若干第二开口，所述第二开口暴露出部分所述第一侧墙和部分第二侧墙中的一者或两者。
可选的，所述第一核心层的形成方法包括：在所述待刻蚀层上形成第一核心材料层；在所述第一核心材料层上形成第一图形化层，所述第一图形化层内具有暴露出部分所述第一核心材料层的第一图形化开口；以所述第一图形化层为掩膜刻蚀所述第一核心材料层，直至暴露出所述待刻蚀层的顶部表面为止，形成所述第一核心层。
可选的，所述第一侧墙的形成方法包括：在所述第一核心层的侧壁和顶部表面、以及所述待刻蚀层的顶部表面形成第一侧墙材料层；刻蚀所述第一侧墙材料层直至暴露出所述第一核心层和所述待刻蚀层的顶部表面为止，形成所述第一侧墙。
可选的，所述第一侧墙材料层的形成工艺包括原子层沉积工艺。
可选的，所述牺牲层和所述初始第一开口的形成方法包括：在所述第二区上形成第二核心层，所述第二核心层沿所述第二方向延伸，且所述第二核心层覆盖部分所述第一侧墙；在所述待刻蚀层上形成初始牺牲层，所述初始牺牲层覆盖所述第一侧墙和所述第一核心层；回刻蚀所述初始牺牲层，直至暴露出所述第一侧墙和所述第一核心层的顶部表面为止，形成所述牺牲层；在形成所述牺牲层之后，去除所述第二核心层，形成所述初始第一开口。
可选的，回刻蚀所述初始牺牲层的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。
可选的，所述第二核心层的形成方法包括：在所述待刻蚀层上形成第二核心材料层；在所述第二核心材料层上形成第二图形化层，所述第二图形化层内具有暴露出部分所述第二核心材料层的第二图形化开口；以所述第二图形化层为掩膜刻蚀所述第二核心材料层，直至暴露出所述待刻蚀层和的顶部表面为止，形成所述第二核心层。
可选的，所述第二核心层的材料包括：有机材料、氧化硅或无定型碳。
可选的，所述第一核心层的材料包括：多晶硅、无定型硅、氧化硅、氮化硅和无定型碳中的一种或多种组合。
可选的，所述第一侧墙和所述第二侧墙的厚度相同。
可选的，所述第一侧墙和所述第二侧墙的材料相同。
可选的，所述第一侧墙和所述第二侧墙的材料包括：氧化硅、氮化硅、氧化铝、氮化铝、氮化钛和氧化钛中的一种或多种组合。
可选的，所述牺牲层的材料包括：旋涂氧化硅、金属氧化物、多晶硅或无定型硅。
可选的，在形成所述第二开口之后，还包括：去除所述第一核心层，在所述牺牲层内形成若干第三开口。
可选的，所述待刻蚀层包括：基底以及位于所述基底上的第一掩膜层。
可选的，在去除所述第一核心层之后，还包括：以所述牺牲层、第一侧墙和所述第二侧墙为掩膜刻蚀所述第一掩膜层，在所述第一掩膜层内形成若干过渡槽。
可选的，在形成若干所述过渡槽之后，还包括：以所述第一掩膜层为掩膜刻蚀所述基底，在所述基底内形成若干目标槽。
可选的，在形成若干所述目标槽之后，还包括：在若干所述目标槽内分别形成导电层。
可选的，所述导电层的材料包括：铜、铝、钨、钴、钽、氮化钽、钛、氮化钛、钌、氮化钌和石墨烯中的一种或多种组合。
可选的，所述第一掩膜层的材料包括：氮化钛、碳化钨、氧化硅、碳氧化硅和碳氮氧化硅中的一种或多种组合。
可选的，所述待刻蚀层还包括：底层硬掩膜层，所述底层硬掩膜层位于所述基底上，所述第一掩膜层位于所述底层硬掩膜层上。
可选的，所述底层硬掩膜层的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝和氮化铝的中的一种或多种组合。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，通过先形成若干所述第一区上形成第一核心层，所述第一核心层定义后续第三开口的位置。在所述第一核心层上形成第一侧墙，利用所述第一侧墙自对准刻蚀形成所述初始第一开口和所述第二开口，减小了所述初始第一开口和第二开口相对于所述第三开口的位置偏差。通过对所述第一侧墙和所述第二侧墙的厚度调节，实现对后续形成的各个所述导电层之间间距的调节，使得各个所述导电层之间的间距调节可控，以实现最终电学结构的需求，进而提升最终形成的半导体结构的性能。
进一步，所述第一侧墙和所述第二侧墙的厚度相同。通过将所述第一侧墙和所述第二侧墙的厚度设置相同，进而使得后续形成的各个导电层之间的间距也相同，减小了各个导电层之间的电学性能的偏差，从而提升最终形成的半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法过程示意图；
图4至图20是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中的图形转移工艺仍存在问题。以下将结合附图进行具体说明。
由于在形成间距较小的金属线槽时，单张光罩的间距极限往往达不到精度要求，通常会采用两次图形化工艺，其中采用LELE(Litho-Etch-Litho-Etch，光刻-刻蚀-光刻-刻蚀)工艺是现有多种两次图形化工艺方法中比较常见的一种。LELE工艺方法需要将版图(如图1所示)拆分为两部分(如图2和图3所示)，然后分别通过光刻刻蚀步骤各产生其中的一部分图形。然而，光刻、刻蚀和沉积工艺都会产生EPE(Edge Placement Error，边缘放置误差)，从而导致层间的垂直对准偏差，进而使得最终形成的金属线之间的间距也会存在偏差。由于这种分步刻蚀所带来的对准偏差是不可控制的，因此使得最终形成的各个金属线之间的间距也是不可控的，进而会导致形成的各个金属线之间的间距与设计需求不符，影响最终形成的半导体器件的性能。
在此基础上，本发明提供一种半导体结构的形成方法，通过位于所述第一区上的第一核心层定义了后续第四开口的位置。在所述第一核心层上形成第一侧墙，利用所述第一侧墙的自对准刻蚀形成所述初始第一开口，减小了所述初始第一开口相对于所述第四开口的位置偏差。通过对所述第二侧墙的厚度调节，实现对后续形成的各个所述导电层之间间距的调节，使得各个所述导电层之间的间距调节可控，以实现最终电学结构的需求，进而提升最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图4至图20是本发明实施例的一种半导体结构的形成过程的结构示意图。
请参考图4，提供待刻蚀层。
在本实施例中，所述待刻蚀层包括：基底200以及位于所述基底200上的第一掩膜层202。
本实施例中，所述基底200的材料为低K牺牲层(K小于等于3.9)；在其他实施例中，所述基底200的材料包括氧化硅。
所述第一掩膜层202的材料包括：氮化钛、碳化钨、氧化硅、碳氧化硅和碳氮氧化硅中的一种或多种组合。在本实施例中，所述第一掩膜层202的材料采用碳氧化硅。
在本实施例中，所述待刻蚀层还包括：底层硬掩膜层201，所述底层硬掩膜层201位于所述基底200上，所述第一掩膜层202位于所述底层硬掩膜层201上。
所述底层硬掩膜层201的作用在于：所述底层硬掩膜层201可作为后续平坦化导电膜的停止层；所述底层硬掩膜层201的材料为硬掩膜材料，因此后续刻蚀形成各个目标槽时，所述底层硬掩膜层201的刻蚀损耗较小，因此将所述底层硬掩膜层201中图形传递到所述基底200的过程中，图形传递的稳定性较高。
所述底层硬掩膜层201可以是单层结构或多层结构，所述底层硬掩膜层201的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝或氮化铝的其中一种或多种组合。在本实施例中，所述底层硬掩膜层201的材料为氮化钛。
请参考图5和图6，图6是图5中沿A-A线剖面示意图，所述待刻蚀层包括若干沿第一方向X平行排布的第一区I、第二区II和第三区III，所述第二区II分别与所述第一区I和所述第三区III邻接，在所述第一区I上形成沿第二方向Y延伸的第一核心层203，所述第一方向X与所述第二方向Y垂直。
在本实施例中，未注明第一区I、第二区II和第三区III的区域认为是不形成第一导电层或第二导电层的其他区域。
在本实施例中，所述第一核心层203的作用是定义后续形成的第三开口的位置。
在本实施例中，所述第一核心层203的形成方法包括：在所述待刻蚀层上形成第一核心材料层(未图示)；在所述第一核心材料层上形成第一图形化层(未图示)，所述第一图形化层内具有暴露出部分所述第一核心材料层的第一图形化开口(未图示)；以所述第一图形化层为掩膜刻蚀所述第一核心材料层，直至暴露出所述待刻蚀层的顶部表面为止，形成所述第一核心层203。
所述第一核心层203的材料包括：多晶硅、无定型硅、氧化硅、氮化硅和无定型碳中的一种或多种组合。在本实施例中，所述第一核心层203的材料采用无定型碳。
请参考图7，图7与图6的视图方向一致，在所述第一核心层203的侧壁形成第一侧墙204。
在本实施例中，所述第一侧墙204的形成方法包括：在所述第一核心层203的侧壁和顶部表面、以及所述待刻蚀层的顶部表面形成第一侧墙材料层(未图示)；刻蚀所述第一侧墙材料层直至暴露出所述第一核心层203和所述待刻蚀层的顶部表面为止，形成所述第一侧墙204。
在本实施例中，所述第一侧墙材料层的形成工艺包括原子层沉积工艺。
所述第一侧墙204的材料包括：氧化硅、氮化硅、氧化铝、氮化铝、氮化钛和氧化钛中的一种或多种组合。在本实施例中，所述第一侧墙204的材料采用氮化铝。
在本实施例中，在形成所述第一侧墙204之后，还包括：在所述待刻蚀层上形成覆盖部分所述第一侧墙204的牺牲层，所述牺牲层内具有若干初始第一开口，所述初始第一开口位于所述第二区II上，且所述初始第一开口沿所述第二方向Y延伸，部分所述初始第一开口暴露出所述第二区II的部分所述第一侧墙204。具体形成过程请参考图8至图11。
请参考图8和图9，图9是图8中沿B-B线剖面示意图，在所述第二区II上形成第二核心层205，所述第二核心层205沿所述第二方向Y延伸，且所述第二核心层205覆盖部分所述所述第一侧墙204。
在本实施例中，所述第二核心层205的形成方法包括：在所述待刻蚀层上形成第二核心材料层(未图示)；在所述第二核心材料层上形成第二图形化层(未图示)，所述第二图形化层内具有暴露出部分所述第二核心材料层的第二图形化开口(未图示)；以所述第二图形化层为掩膜刻蚀所述第二核心材料层，直至暴露出所述待刻蚀层和的顶部表面为止，形成所述第二核心层205。
在本实施例中，所述第二核心层205的材料与所述第一核心层203的材料不同，其目的是在后续去除所述第二核心层205时，避免对所述第一核心层203造成刻蚀损伤。
所述第二核心层205的材料包括：有机材料、氧化硅或无定型碳。在本实施例中，所述第二核心层205的采用采用氧化硅。
请参考图10，图10和图9的视图方向一致，在所述待刻蚀层上形成初始牺牲层(未图示)，所述初始牺牲层覆盖所述第一侧墙204和所述第一核心层203；回刻蚀所述初始牺牲层，直至暴露出所述第一侧墙204和所述第一核心层204的顶部表面为止，形成所述牺牲层206。
所述牺牲层206的材料包括：旋涂氧化硅、金属氧化物、多晶硅或无定型硅。在本实施例中，所述牺牲层208的材料采用多晶硅。
回刻蚀所述初始牺牲层的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。在本实施例中，回刻蚀所述初始牺牲层的工艺采用湿法刻蚀工艺。
请参考图11，在形成所述牺牲层206之后，去除所述第二核心层205，形成所述初始第一开口207。
由于所述第二核心层205的材料与所述牺牲层206、第一侧墙204以及第一核心层203的材料均不相同，因此可利用不同材料间的自对准将所述第二核心层205进行去除。减小了所述初始第一开口207相对于后续形成的第三开口的位置偏差。
在本实施例中，去除所述第二核心层205的工艺采用湿法刻蚀工艺；在其他实施例中，去除所述第二核心层205的工艺还可以采用干法刻蚀工艺。
请参考图12，去除所述初始第一开口207暴露出的所述第一侧墙204，形成第一开口208。
由于所述第一侧墙204的材料与所述第一核心层203的材料不同，因此可利用不同材料间的自对准将所述初始第一开口207暴露出的所述第一侧墙204进行去除。
在本实施例中，去除部分所述第一侧墙204的工艺采用湿法刻蚀工艺；在其他实施例中，去除部分所述第一侧墙的工艺还可以采用干法刻蚀工艺。
请参考图13，在所述第一开口208的侧壁形成第二侧墙209。
在本实施例中，所述第二侧墙209的形成方法包括：在所述第一开口208的侧壁和底部表面、以及所述第一核心层203、第一侧墙204以及牺牲层206的顶部表面形成第二侧墙材料层(未图示)；回刻蚀所述第二侧墙材料层，直至暴露出所述第一核心层203、第一侧墙204和牺牲层206的顶部表面、以及所述第一开口208的底部表面为止，形成所述第二侧墙209。
在本实施例中，所述第一侧墙204和所述第二侧墙209的材料相同，所述第二侧墙209的材料采用氮化铝。在其他实施例中，所述第二侧墙与所述第一侧墙的材料也可以不相同。
在本实施例中，所述第一侧墙204和所述第二侧墙209的厚度相同，所述厚度方向沿所述第一方向X。通过将所述第一侧墙204和所述第二侧墙209的厚度设置相同，进而使得后续形成的各个导电层之间的间距也相同，减小了各个导电层之间的电学性能的偏差，从而提升最终形成的半导体结构的性能。
在其他实施例中，所述第一侧墙和所述第二侧墙厚度也可以不相同。
请参考图14，在所述牺牲层206内形成若干第二开口210，所述第二开口210暴露出部分所述第一侧墙204和部分第二侧墙209中的一者或两者。
在本实施例中，部分所述第二开口210位于所述第三区III上，部分所述第二开口210位于所述第二区II和所述第三区III上。
由于所述牺牲层206的材料和所述第一侧墙204的材料不同，因此利用所述第一侧墙204自对准刻蚀形成所述第二开口210，或者利用所述第一侧墙204和所述第二侧墙209自对准刻蚀形成第三开口210，以此减小了所述第二开口210相对于后续形成的第三开口的位置偏差。
在所述牺牲层206内形成第二开口210的工艺包括湿法刻蚀工艺或干法刻蚀工艺。在本实施例中，在所述牺牲层206内形成第二开口210的工艺采用湿法刻蚀工艺。
请参考图15和图16，图16是图15中沿C-C线剖面示意图，去除所述第一核心层203，在所述牺牲层206内形成第三开口211。
通过先形成若干所述第一区I上形成第一核心层203，通过所述第一核心层203定义后续第三开口211的位置。在所述第一核心层203上形成第一侧墙204，利用所述第一侧墙204自对准刻蚀形成所述初始第一开口207和所述第二开口210，减小了所述初始第一开口207和第二开口210相对于所述第三开口211的位置偏差。通过对所述第一侧墙204和所述第二侧墙209的厚度调节，实现对后续形成的各个所述导电层之间间距的调节，使得各个所述导电层之间的间距调节可控，以实现最终电学结构的需求，进而提升最终形成的半导体结构的性能。
由于所述第一核心层203较所述第一侧墙204、第二侧墙209以及牺牲层206的材料均不同，因此可利用不同材料间的自对准将所述第一核心层203进行去除。
去除所述第一核心层203的工艺包括湿法刻蚀工艺或干法刻蚀工艺。在本实施例中，去除所述第一核心层203的工艺采用湿法刻蚀工艺。
请参考图17，在去除所述第一核心层203之后，以所述牺牲层206、第一侧墙204以及第二侧墙209为掩膜刻蚀所述第一掩膜层202，在所述第一掩膜层202内形成若干过渡槽212。
在本实施例中，采用干法刻蚀工艺刻蚀所述第一掩膜层202；在其他实施例中，还可以采用湿法刻蚀工艺或干法刻蚀与湿法刻蚀结合刻蚀去除所述第一掩膜层。
请参考图18，在形成若干所述过渡槽212之后，以所述第一掩膜层202为掩膜刻蚀所述基底200，在所述基底200内形成若干目标槽213。
在本实施例中，在刻蚀所述基底200的过程中，还包括对所述底部硬掩膜层201进行刻蚀。
以所述第一掩膜层202为掩膜，刻蚀所述底部硬掩膜层201和所述基底200的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。在本实施例中，刻蚀所述底部硬掩膜层201和所述基底200的工艺采用干法刻蚀工艺和湿法刻蚀工艺。
在本实施例中，形成若干所述目标槽213之后，先不去除所述第一掩膜层202和所述底部硬掩膜层201；在其他实施例中，形成若干所述目标槽之后，可以先去除部分掩膜层，例如可以先去除所述第一掩膜层。
请参考图19和图20，图20是图19中沿D-D线剖面示意图，在形成若干所述目标槽213之后，在若干所述目标槽213内分别形成导电层214。
本实施例中，形成导电层214的方法包括：在若干所述目标槽213内形成导电膜(未图示)，所述导电膜覆盖所述第一掩膜层202；平坦化所述导电膜、所述第一掩膜层202和底部硬掩膜层201，直至暴露出所述基底200为止，在若干所述目标槽213内分别形成导电层214。
所述导电层214的材料包括：铜、铝、钨、钴、钽、氮化钽、钛、氮化钛、钌、氮化钌和石墨烯中的一种或多种组合。在本实施例中，所述导电层214的材料采用铜和氮化钽，氮化钽作为铜扩散的阻挡层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干沿第一方向平行排布的第一区、第二区和第三区，所述第二区分别与所述第一区和所述第三区邻接；
在所述第一区上形成沿第二方向延伸的第一核心层，所述第一方向与所述第二方向垂直；
在所述第一核心层的侧壁形成第一侧墙；
在所述待刻蚀层上形成覆盖部分所述第一侧墙的牺牲层，所述牺牲层内具有若干初始第一开口，所述初始第一开口位于所述第二区上，且所述初始第一开口沿所述第二方向延伸，部分所述初始第一开口暴露出所述第二区上的部分所述第一侧墙；
去除所述初始第一开口暴露出的所述第一侧墙，形成第一开口；
在所述第一开口内形成第二侧墙；
在所述牺牲层内形成若干第二开口，所述第二开口暴露出部分所述第一侧墙和部分第二侧墙中的一者或两者。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一核心层的形成方法包括：在所述待刻蚀层上形成第一核心材料层；在所述第一核心材料层上形成第一图形化层，所述第一图形化层内具有暴露出部分所述第一核心材料层的第一图形化开口；以所述第一图形化层为掩膜刻蚀所述第一核心材料层，直至暴露出所述待刻蚀层的顶部表面为止，形成所述第一核心层。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一侧墙的形成方法包括：在所述第一核心层的侧壁和顶部表面、以及所述待刻蚀层的顶部表面形成第一侧墙材料层；刻蚀所述第一侧墙材料层直至暴露出所述第一核心层和所述待刻蚀层的顶部表面为止，形成所述第一侧墙。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述第一侧墙材料层的形成工艺包括原子层沉积工艺。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述牺牲层和所述初始第一开口的形成方法包括：在所述第二区上形成第二核心层，所述第二核心层沿所述第二方向延伸，且所述第二核心层覆盖部分所述第一侧墙；在所述待刻蚀层上形成初始牺牲层，所述初始牺牲层覆盖所述第一侧墙和所述第一核心层；回刻蚀所述初始牺牲层，直至暴露出所述第一侧墙和所述第一核心层的顶部表面为止，形成所述牺牲层；在形成所述牺牲层之后，去除所述第二核心层，形成所述初始第一开口。
6.如权利要求5所述半导体结构的形成方法，其特征在于，回刻蚀所述初始牺牲层的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或多种组合。
7.如权利要求5所述半导体结构的形成方法，其特征在于，所述第二核心层的形成方法包括：在所述待刻蚀层上形成第二核心材料层；在所述第二核心材料层上形成第二图形化层，所述第二图形化层内具有暴露出部分所述第二核心材料层的第二图形化开口；以所述第二图形化层为掩膜刻蚀所述第二核心材料层，直至暴露出所述待刻蚀层和的顶部表面为止，形成所述第二核心层。
8.如权利要求5所述半导体结构的形成方法，其特征在于，所述第二核心层的材料包括：有机材料、氧化硅或无定型碳。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一核心层的材料包括：多晶硅、无定型硅、氧化硅、氮化硅和无定型碳中的一种或多种组合。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一侧墙和所述第二侧墙的厚度相同。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一侧墙和所述第二侧墙的材料相同。
12.如权利要求11所述半导体结构的形成方法，其特征在于，所述第一侧墙和所述第二侧墙的材料包括：氧化硅、氮化硅、氧化铝、氮化铝、氮化钛和氧化钛中的一种或多种组合。
13.如权利要求1所述半导体结构的形成方法，其特征在于，所述牺牲层的材料包括：旋涂氧化硅、金属氧化物、多晶硅或无定型硅。
14.如权利要求1所述半导体结构的形成方法，其特征在于，在形成所述第二开口之后，还包括：去除所述第一核心层，在所述牺牲层内形成若干第三开口。
15.如权利要求14所述半导体结构的形成方法，其特征在于，所述待刻蚀层包括：基底以及位于所述基底上的第一掩膜层。
16.如权利要求15所述半导体结构的形成方法，其特征在于，在去除所述第一核心层之后，还包括：以所述牺牲层、第一侧墙和所述第二侧墙为掩膜刻蚀所述第一掩膜层，在所述第一掩膜层内形成若干过渡槽。
17.如权利要求16所述半导体结构的形成方法，其特征在于，在形成若干所述过渡槽之后，还包括：以所述第一掩膜层为掩膜刻蚀所述基底，在所述基底内形成若干目标槽。
18.如权利要求17所述半导体结构的形成方法，其特征在于，在形成若干所述目标槽之后，还包括：在若干所述目标槽内分别形成导电层。
19.如权利要求18所述半导体结构的形成方法，其特征在于，所述导电层的材料包括：铜、铝、钨、钴、钽、氮化钽、钛、氮化钛、钌、氮化钌和石墨烯中的一种或多种组合。
20.如权利要求15所述半导体结构的形成方法，其特征在于，所述第一掩膜层的材料包括：氮化钛、碳化钨、氧化硅、碳氧化硅和碳氮氧化硅中的一种或多种组合。
21.如权利要求15所述半导体结构的形成方法，其特征在于，所述待刻蚀层还包括：底层硬掩膜层，所述底层硬掩膜层位于所述基底上，所述第一掩膜层位于所述底层硬掩膜层上。
22.如权利要求21所述半导体结构的形成方法，其特征在于，所述底层硬掩膜层的材料包括氧化硅、氮化钛、碳化钨、碳化硅、氮碳化硅、碳氧化硅、氧化铝和氮化铝的中的一种或多种组合。
CN202010725642.3A 2020-07-24 2020-07-24 半导体结构的形成方法 Pending CN113972167A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010725642.3A CN113972167A (zh) 2020-07-24 2020-07-24 半导体结构的形成方法
US17/344,457 US12087582B2 (en) 2020-07-24 2021-06-10 Improving resolution of masks for semiconductor manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010725642.3A CN113972167A (zh) 2020-07-24 2020-07-24 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN113972167A true CN113972167A (zh) 2022-01-25

Family

ID=79585886

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010725642.3A Pending CN113972167A (zh) 2020-07-24 2020-07-24 半导体结构的形成方法

Country Status (2)

Country Link
US (1) US12087582B2 (zh)
CN (1) CN113972167A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8741701B2 (en) * 2012-08-14 2014-06-03 International Business Machines Corporation Fin structure formation including partial spacer removal
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
CN114639604A (zh) * 2020-12-16 2022-06-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
US12087582B2 (en) 2024-09-10
US20220028692A1 (en) 2022-01-27

Similar Documents

Publication Publication Date Title
TWI687977B (zh) 半導體裝置與其形成方法
US11769691B2 (en) Semiconductor device and formation method thereof
US11367618B2 (en) Semiconductor patterning process
CN114334619A (zh) 半导体结构的形成方法
CN113363142B (zh) 半导体器件的形成方法
US12087582B2 (en) Improving resolution of masks for semiconductor manufacture
US11355351B2 (en) Semiconductor device and fabrication method thereof
CN113782428B (zh) 半导体结构及其形成方法
US20230005751A1 (en) Tip-to-tip graphic preparation method
CN114373713A (zh) 半导体结构及其形成方法
CN114388430A (zh) 半导体结构的形成方法以及掩膜版
CN111834213A (zh) 半导体器件及其形成方法
CN113948461B (zh) 半导体结构的形成方法
US11894231B2 (en) Semiconductor fabrication method and structure using multiple sacrificial layers to form sidewall spacers
CN113948462B (zh) 半导体结构及其形成方法
CN117080054B (zh) 半导体结构的制备方法
CN113948463B (zh) 半导体结构及其形成方法
CN111640668B (zh) 半导体器件及其形成方法
US8329522B2 (en) Method for fabricating semiconductor device
CN114171382A (zh) 半导体结构的形成方法
CN111668091B (zh) 半导体器件及其形成方法
CN117810163A (zh) 半导体结构及其形成方法
CN113675137A (zh) 半导体结构的形成方法
CN114334801A (zh) 半导体结构的形成方法
CN114388431A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination