KR20100008173A - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 패턴 형성시 식각마진을 확보할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명은 식각대상층 상에 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 상에 제1하드마스크층과 선택비가 다른 제2하드마스크패턴을 형성하는 단계; 상기 제2하드마스크패턴을 포함하는 전체구조 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 상기 제2하드마스크패턴의 측벽에 상기 희생막과 폴리머가 혼합된 형태의 스페이서패턴을 형성하는 단계; 상기 스페이서패턴 사이의 상기 제2하드마스크패턴 및 제1하드마스크층을 식각하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하고, 산화막 또는 질화막과 폴리머가 혼합된 형태로 구성된 스페이서패턴을 형성함으로써 식각마진을 확보할 수 있는 효과 및 식각마진의 확보로 하드마스크패턴의 탑노치 등의 마진 부족현상 및 패턴의 왜곡현상을 방지할 수 있는 효과가 있다.
하드마스크패턴, 식각마진, 스페이서패턴
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 패턴 제조 방법에 관한 것이다.
반도체 장치의 축소화(Shrink)에 따른 선폭 감소로 노광 마스크 및 식각(Photo Mask/Etch) 등에 의한 미세 패턴(Pattern) 형성이 어려워지고 있다. 즉, 마스크 패터닝시 감광막 자체의 붕괴(Collapse) 및 디파인(Define) 불량에 의한 감광막 두께 감소 등으로 인해 식각마진(Etch Margin) 부족이 발생하였다.
위와 같은 식각마진 부족현상을 해결하기 위해 감광막 하부에 하드마스크층을 적용하고 있으며, 장치의 축소화가 지속됨에 따라 단층에서 다층으로 하드마스크층이 증가하였다.
그러나, 하드마스크층 역시 탑 노치 등으로 미세 패턴 형성시 마진부족 현상이 발생하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 패턴 형성시 식각마진을 확보할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체 장치 제조 방법은 식각대상층 상에 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 상에 제1하드마스크층과 선택비가 다른 제2하드마스크패턴을 형성하는 단계; 상기 제2하드마스크패턴을 포함하는 전체구조 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 상기 제2하드마스크패턴의 측벽에 상기 희생막과 폴리머가 혼합된 형태의 스페이서패턴을 형성하는 단계; 상기 스페이서패턴 사이의 상기 제2하드마스크패턴 및 제1하드마스크층을 식각하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1하드마스크층을 선택비가 다른 복수개의 하드마스크층을 포함하는 것을 특징으로 한다.
또한, 상기 제2하드마스크패턴은 선택비가 다른 복수개의 하드마스크패턴을 포함하는 것을 특징으로 한다.
또한, 상기 제1하드마스크층 및 제2하드마스크패턴은 산화막, 질화막 및 금 속계 물질막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 희생막은 산화막 또는 질화막을 포함하는 것을 특징으로 한다.
또한, 상기 스페이서패턴 사이의 상기 제2하드마스크패턴 및 제1하드마스크층을 식각하는 단계는, 상기 제2하드마스크패턴의 식각속도가 상기 제1하드마스크층의 식각속도보다 더 빠른 조건으로 진행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 구체적인 실시예에 따른 반도체 장치 제조 방법은 식각대상층 상에 산화막질의 제1하드마스크층을 형성하는 단계; 상기 제1하드마스크층 상에 금속계의 제2 및 제3하드마스크패턴을 형성하는 단계; 상기 제2 및 제3하드마스크패턴을 포함하는 전체 구조 상에 희생막을 형성하는 단계; 상기 희생막을 식각하여 상기 제2 및 제3하드마스크패턴의 측벽에 상기 희생막과 폴리머가 혼합된 형태의 스페이서패턴을 형성하는 단계; 상기 스페이서패턴 사이의 상기 제2 및 제3하드마스크패턴과 제1하드마스크층을 동시에 식각하는 단계; 상기 스페이서패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제2하드마스크패턴은 알루미늄막을 포함하고, 상기 제3하드마스크패턴은 티타늄질화막을 포함하는 것을 특징으로 한다.
또한, 상기 희생막은 산화막을 포함하는 것을 특징으로 한다.
또한, 상기 스페이서패턴을 형성하는 단계에서, 상기 희생막의 식각은 불소계 가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 스페이서패턴 사이의 상기 제2 및 제3하드마스크패턴과 제1하드마스크층을 동시에 식각하는 단계는, 염소계 가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 염소계 가스는 Cl2 가스를 포함하는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 장치 제조 방법은 산화막 또는 질화막과 폴리머가 혼합된 형태로 구성된 스페이서패턴을 형성함으로써 식각마진을 확보할 수 있는 효과가 있다.
또한, 식각마진의 확보로 하드마스크패턴의 탑노치 등의 마진 부족현상 및 패턴의 왜곡현상을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 식각대상층(11) 상에 하드마스크층을 형성한다. 식각대상층(11)은 패턴을 형성하기 위한 도전층일 수 있다. 또한, 식각대상층(11)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 하드마스크층은 선택비가 서로 다른 하드마스크를 적어도 2층 이상 적층하여 형성할 수 있다. 본 발명에서는 설명의 편의를 위해 식각선택비가 서로 다른 제1, 제2하드마스크층(12, 13)이 적층된 하드마스크층을 가정하여 설명하기로 한다. 이때, 제1 및 제2하드마스크층(12, 13)은 금속계 물질막, 질화막 및 산화막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 제2하드마스크층(13) 상에 감광막 패턴(14)을 형성한다. 감광막 패턴(14)은 제2하드마스크층(13) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다. 감광막 패턴(14)은 예정된 선폭을 만들기 위한 희생패턴을 정의하는 것이므로, 패턴 사이의 간격이 넓어서 노광공정이 용이하다.
도 1b에 도시된 바와 같이, 감광막 패턴(14)을 식각장벽으로 제2하드마스크층(13, 도 1a 참조)을 식각한다. 따라서, 감광막 패턴(14)과 동일한 선폭 및 동일한 간격이 정의된 제2하드마스크패턴(13A)이 형성된다.
이어서, 제2하드마스크패턴(13A)을 포함하는 전체구조 상에 희생막(15)을 형성한다. 희생막(15)은 전체구조 상에 단차를 따라 형성될 수 있고, 또는 제2하드마스크패턴(13A)을 매립하는 형태로 형성될 수 있다. 희생막(15)은 후속 식각을 통해 미세패턴을 정의하는 스페이서패턴을 형성하기 위한 것으로, 절연막으로 형성할 수 있다. 절연막은 예컨대 산화막 또는 질화막을 포함할 수 있다.
도 1c에 도시된 바와 같이, 희생막(15, 도 1b 참조)을 식각한다. 희생막(15)은 전면식각 할 수 있다. 희생막(15)을 식각함으로써 제2하드마스크패턴(13A)의 측벽에 스페이서패턴(16)이 형성된다. 특히, 스페이서패턴(16)은 희생막(15) 식각시 발생하는 폴리머가 동시에 측벽에 흡착되어 희생막(15)과 폴리머가 혼합된 형태로 구성된다.
도 1d에 도시된 바와 같이, 스페이서패턴(16)을 식각장벽으로 제1하드마스크층(12, 도 1c 참조)을 식각한다. 따라서, 스페이서패턴(16)과 동일한 선폭 및 동일한 간격이 정의된 제1하드마스크패턴(12A)이 형성된다.
특히, 제1하드마스크층(12) 식각시 스페이서패턴(16) 사이의 제2하드마스크패턴(13A)이 식각되어 제1하드마스크층(12)의 식각이 완료되는 시점에서, 스페이서패턴(16)과 제1하드마스크패턴(12A)이 식각대상층(11) 상에 잔류한다.
도 1e에 도시된 바와 같이, 스페이서패턴(16, 도 1d 참조) 및 제1하드마스크패턴(12A, 도 1d 참조)을 식각장벽으로 식각대상층(11, 도 1d 참조)을 식각하여 패턴(11A)을 형성한다.
위와 같이, 희생막(15)과 혼합된 폴리머로 구성된 스페이서패턴(16)을 형성함으로써, 식각시 하드마스크의 탑노치(Top Notch) 등에 의한 마진 부족현상 및 패턴(11A)의 왜곡을 방지할 수 있다.
도 2a 내지 도 2e는 본 발명의 구체적인 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 식각대상층(21) 상에 하드마스크층을 형성한다. 식각대상층(21)은 패턴을 형성하기 위한 도전층일 수 있다. 또한, 식각대상층(21)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 하드마스크층은 선택비가 서로 다른 하드마스크를 적어도 2층 이상 적층하여 형성할 수 있다. 하드마스크층은 금속계 물질막, 질화막 및 산화막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다. 본 발명의 구체적인 실시예에서는 제1하드마스크층(22)을 산화막으로 형성하고, 제2 및 제3하드마스크층(23)은 금속계 물질막으로 형성하되, 제2하드마스크층(23)은 하드마스크층(23)은 알루미늄(Al)막으로 형성하며, 제3하드마스크층(24)은 티타늄질화막(TiN)으로 형성한 경우를 가정하여 설명하기로 한다.
이어서, 제3하드마스크층(24) 상에 감광막 패턴(25)을 형성한다. 감광막 패턴(25)은 제3하드마스크층(24) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다. 감광막 패턴(25)은 예정된 선폭을 만들기 위한 희생패턴을 정의하는 것이므로, 패턴 사이의 간격이 넓어서 노광공정이 용이하다.
도 2b에 도시된 바와 같이, 감광막 패턴(25)을 식각장벽으로 제3 및 제2하드마스크층(24, 23)(도 2a 참조)을 식각한다. 따라서, 감광막 패턴(25)과 동일한 선폭 및 동일한 간격이 정의된 제2 및 제3하드마스크패턴(23A, 24A)이 형성된다.
이어서, 제3하드마스크패턴(24A)을 포함하는 전체구조 상에 희생막(26)을 형성한다. 희생막(26)은 전체구조 상에 단차를 따라 형성될 수 있고, 또는 제2 및 제3하드마스크패턴(23A, 24A)을 매립하는 형태로 형성될 수 있다. 희생막(26)은 후속 식각을 통해 미세패턴을 정의하는 스페이서패턴을 형성하기 위한 것으로, 절연막으로 형성할 수 있다. 절연막은 예컨대 산화막 또는 질화막을 포함할 수 있다. 본 발명의 구체적인 실시예에서는 희생막(26)으로 산화막을 적용한 경우를 가정하여 설명하기로 한다.
도 2c에 도시된 바와 같이, 희생막(26, 도 2b 참조)을 식각한다. 희생막(26)은 전면식각 할 수 있다.
희생막(26)을 식각함으로써 제2 및 제3하드마스크패턴(23A, 24A)의 측벽에 스페이서패턴(27)이 형성된다. 특히, 스페이서패턴(27)은 희생막(26) 식각시 발생하는 폴리머가 동시에 측벽에 흡착되어 희생막(26)과 폴리머가 혼합된 형태로 구성된다. 즉, 희생막(26)은 불소(F)계 가스를 사용하여 식각있는데, 희생막(26) 식각시 노출되는 제3하드마스크패턴(24A)이 손실되면서 산화막질인 희생막(26), 티타늄질화막인 제3하드마스크패턴(24A) 및 이들과 불소계 가스의 폴리머가 혼합된 형태로 스페이서패턴(27)이 형성된다.
도 2d에 도시된 바와 같이, 스페이서패턴(27)을 식각장벽으로 제1하드마스크층(22, 도 2c 참조)을 식각한다. 따라서, 스페이서패턴(27)과 동일한 선폭 및 동일한 간격이 정의된 제1하드마스크패턴(22A)이 형성된다.
제1하드마스크층(22)의 식각시 제2 및 제3하드마스크패턴(23A, 24A)이 함께 식각되어, 제1하드마스크층(22)의 식각이 완료되는 시점에서, 식각대상층(21) 상에는 스페이서패턴(27)과 제1하드마스크패턴(22A) 만이 잔류한다.
이를 위해, 염소계 가스를 이용하여 식각을 진행할 수 있고, 바람직하게는 Cl2가스를 사용하여 식각을 진행할 수 있다. Cl2가스를 사용하여 식각을 진행하면 금속계열의 제2 및 제3하드마스크패턴(23A, 24A)이 산화막질인 제1하드마스크층(22)보다 빠르게 식각되면서, 스페이서패턴(27) 사이의 제2 및 제3하드마스크패턴(23A, 24A)이 먼저 제거되며, 계속해서 제1하드마스크층(22)의 식각이 진행되어 결국에는 식각대상층(21) 상에 스페이서패턴(27)과 제1하드마스크패턴(22A) 만이 잔류한다.
도 2e에 도시된 바와 같이, 스페이서패턴(27, 도 2d 참조) 및 제1하드마스크패턴(22A, 도 2d 참조)을 식각장벽으로 식각대상층(21, 도 2d 참조)을 식각하여 패턴(21A)을 형성한다.
위와 같이, 희생막(26)과 폴리머가 혼합된 형태로 구성된 스페이서패턴(27)을 형성하여 식각마진을 확보함으로써, 식각시 하드마스크패턴의 탑노치 등의 마진 부족현상 및 패턴(21A)의 왜곡을 방지할 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 단계별로 나타내는 TEM사진이다.
도 3a을 참고하면, 본 발명의 도 1a 및 도 2a에 도시된 감광막패턴과 그를 식각장벽으로 이용하여 하드마스크층을 식각함으로써 형성된 하드마스크패턴이 적층된 구조를 확인할 수 있다.
도 3b를 참고하면, 본 발명의 도 1c 및 도 2c에 도시된 것과 같이 하드마스 크패턴의 측벽에 스페이서패턴이 형성된 것을 확인할 수 있다. 본 발명의 실시예에서는 하드마스크패턴의 측벽에 스페이서패턴이 형성된 형태이며, 도 3b에 도시된 대로 스페이서패턴 사이의 하드마스크패턴이 손실되어 스페이서패턴이 돌출된 형태로도 형성될 수 있다.
도 3c를 참고하면, 본 발명의 도 1d 및 도 2d에 도시된 것과 같이 계속해서 식각을 진행하여 스페이서패턴 및 하부 하드마스크패턴이 형성된 것을 알 수 있다.
위와 같이, 희생막과 폴리머가 혼합된 형태로 구성된 스페이서패턴을 형성하여 식각을 진행하면, 하드마스크패턴 만으로 식각을 진행하는 경우보다 식각마진의 확보가 가능하여 식각시 하드마스크패턴의 탑노치 및 패턴의 왜곡현상을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 구체적인 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 단계별로 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 식각대상층 12 : 제1하드마스크층
13 : 제2하드마스크층 14 : 감광막패턴
15 : 희생막 16 : 스페이서패턴
Claims (12)
- 식각대상층 상에 제1하드마스크층을 형성하는 단계;상기 제1하드마스크층 상에 제1하드마스크층과 선택비가 다른 제2하드마스크패턴을 형성하는 단계;상기 제2하드마스크패턴을 포함하는 전체구조 상에 희생막을 형성하는 단계;상기 희생막을 식각하여 상기 제2하드마스크패턴의 측벽에 상기 희생막과 폴리머가 혼합된 형태의 스페이서패턴을 형성하는 단계;상기 스페이서패턴 사이의 상기 제2하드마스크패턴 및 제1하드마스크층을 식각하는 단계; 및상기 스페이서패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 제1하드마스크층을 선택비가 다른 복수개의 하드마스크층을 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 제2하드마스크패턴은 선택비가 다른 복수개의 하드마스크패턴을 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 제1하드마스크층 및 제2하드마스크패턴은 산화막, 질화막 및 금속계 물질막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 희생막은 산화막 또는 질화막을 포함하는 반도체 장치 제조 방법.
- 제1항에 있어서,상기 스페이서패턴 사이의 상기 제2하드마스크패턴 및 제1하드마스크층을 식각하는 단계는,상기 제2하드마스크패턴의 식각속도가 상기 제1하드마스크층의 식각속도보다 더 빠른 조건으로 진행하는 반도체 장치 제조 방법.
- 식각대상층 상에 산화막질의 제1하드마스크층을 형성하는 단계;상기 제1하드마스크층 상에 금속계의 제2 및 제3하드마스크패턴을 형성하는 단계;상기 제2 및 제3하드마스크패턴을 포함하는 전체 구조 상에 희생막을 형성하는 단계;상기 희생막을 식각하여 상기 제2 및 제3하드마스크패턴의 측벽에 상기 희생막과 폴리머가 혼합된 형태의 스페이서패턴을 형성하는 단계;상기 스페이서패턴 사이의 상기 제2 및 제3하드마스크패턴과 제1하드마스크층을 동시에 식각하는 단계; 및상기 스페이서패턴을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,상기 제2하드마스크패턴은 알루미늄막을 포함하고, 상기 제3하드마스크패턴은 티타늄질화막을 포함하는 반도체 장치 제조 방법.
- 제7항에 있어서,상기 희생막은 산화막을 포함하는 반도체 장치 제조 방법.
- 제9항에 있어서,상기 스페이서패턴을 형성하는 단계에서,상기 희생막의 식각은 불소계 가스를 사용하여 진행하는 반도체 장치 제조 방법.
- 제7항에 있어서,상기 스페이서패턴 사이의 상기 제2 및 제3하드마스크패턴과 제1하드마스크층을 동시에 식각하는 단계는,염소계 가스를 사용하여 진행하는 반도체 장치 제조 방법.
- 제11항에 있어서,상기 염소계 가스는 Cl2 가스를 포함하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080068608A KR20100008173A (ko) | 2008-07-15 | 2008-07-15 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080068608A KR20100008173A (ko) | 2008-07-15 | 2008-07-15 | 반도체 장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100008173A true KR20100008173A (ko) | 2010-01-25 |
Family
ID=41816847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080068608A KR20100008173A (ko) | 2008-07-15 | 2008-07-15 | 반도체 장치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100008173A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513132B2 (en) | 2011-04-25 | 2013-08-20 | Hynix Semiconductor Inc. | Method for fabricating metal pattern in semiconductor device |
-
2008
- 2008-07-15 KR KR1020080068608A patent/KR20100008173A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513132B2 (en) | 2011-04-25 | 2013-08-20 | Hynix Semiconductor Inc. | Method for fabricating metal pattern in semiconductor device |
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