KR100456530B1 - 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법 - Google Patents

반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법 Download PDF

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Abstract

이 발명은 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법에 관한 것으로, 누설 전류 통로를 차단하거나 또는 길게 함으로써 누설 전류를 줄일 수 있도록, 실리콘 섭스트레이트 표면에 패드 유전체를 형성한 후, 상기 패드 유전체 표면에 포토레지스트를 도포하고 사진/식각 공정에 의해 패턴을 형성하는 단계와; 상기 포토레지스트의 패턴을 통해 상기 실리콘 섭스트레이트의 일정 영역이 노출되도록 패드 유전체를 반응성 이온으로 에칭하는 단계와; 상기 패드 유전체를 통해 노출된 섭스트레이트의 일정 영역에 이방성 에칭 용액을 이용하여 일정 깊이의 이방성 요홈을 형성하는 단계와; 상기 이방성 요홈을 반응성 이온으로 에칭하여 일정 깊이의 샬로우 트렌치 아이솔레이션을 형성하는 단계를 포함하여 이루어진 것을 특징으로 함.

Description

반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법{Shallow trench isolation forming method of semiconductor device}
본 발명은 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법에 관한 것으로, 더욱 상세하게 설명하면 누설 전류 통로를 차단하거나 또는 길게 함으로써 누설 전류(leakage current)를 줄일 수 있는 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법에 관한 것이다.
주지된 바와 같이 트랜지스터의 집적(integration)은 개개의 트랜지스터를 전기적으로 절연(isolation)시키는 방법이 발명되고 나서야 가능하게 되었는데, 대표적인 방법으로는 정션 분리(junction isolation) 기술과 산화 분리(oxide isolation) 기술이 있다.
상기 정션 분리 기술은 바이폴라 트랜지스터 제조시 전도 형태가 다른 두영역이 pn 접합이 되어 역바이어스에 따른 절연효과를 이용한 것이고, 상기 산화 분리 기술은 소자와 소자 사이를 산화막으로 절연시키는 것으로, MOS 트랜지스터의 집적화에 이 방법이 주로 사용된다.
또한, 상기 산화 분리 기술은 질화막을 이용한 LOCOS(LOCal Oxidation of Silicon) 기술이 널리 이용되고 있으며, 상기 LOCOS 기술의 단점을 보완하기 위한 다른 소자 분리 기술도 활발하게 개발되고 있다. 그중 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 및 STI(Shallow Trench Isolation) 등의 기술이 현재 업계에 널리 이용되고 있다.
이중에서 현재 가장 널리 이용되고 있는 소자 분리 방법으로서 STI 기술을 도1a 및 도1b를 참조하여 간략하게 설명하면 다음과 같다.
먼저 도1a에 도시된 바와 같이 실리콘 섭스트레이트(2')의 표면에 소정 패턴 모양의 패드 유전체(4')을 형성한다. 상기 패드 유전체(4')는 일반적으로 LP TEOS(Low Pressure Tetra Ethyl Ortho silicate) 또는 LP nitride에 의해 산화막 또는 질화막 등으로 형성된다.
이어서 도1b에 도시된 바와 같이, 상기 패드 유전체(4') 표면에 반응성 이온 에칭(RIE; Reactive Ion Etching) 공정으로 일정 깊이의 STI(10')를 형성한다. 이때, 상기 패드 유전체(4')의 일부가 소실된다.
또한, 상기 STI를 갭필(gap fill)하기 위해서는 LP TEOS 공정을 실시하여 STI에 산화층을 형성하고, 그 위에 O3 TEOS 공정 또는 HDP(High Density Plasma) 공정으로 갭필(gap fill)한다.
한편, 반도체 소자가 점차 고밀도화, 고집적화됨에 따라 이를 제조하기 위한 디자인 룰(design rule)도 더욱 작아지고 있다. 일반적으로 게이트 디자인 룰(gate design rule)이 작아지면 STI의 디자인 룰도 줄지만 정션 깊이(junction depth) 또한 같이 감소하기 때문에 상기 STI의 어스펙트 비율(aspect ratio)의 증가는 그렇게 크지 않다. 그러나, 상기 STI의 깊이를 너무 줄이게 되면 STI의 하부 영역으로 누설 전류 통로가 생성될 확률이 높음으로써, 누설 전류로 인한 소자 특성이 쉽게 저하되는 문제가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 누설 전류 통로를 차단하거나 또는 길게 함으로써 누설 전류를 줄일 수 있는반도체 소자의 STI 형성 방법을 제공하는데 있다.
도1a 및 도1b는 종래 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법을 도시한 순차 설명도이다.
도2a 내지 도2d는 본 발명에 의한 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법을 도시한 순차 설명도이다.
도3은 도2c의 A 영역을 확대 도시한 평면도이다.
- 도면중 주요 부호에 대한 설명 -
2; 실리콘 섭스트레이트(silicon substrate)
4; 패드 유전체(pad dielectric)
4a; 산화막(oxide layer)
4b; 질화막(nitride layer)
6; 포토레지스트(photo resist)
8; 요홈
10;STI(Shallow trench isolation)
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 STI 형성 방법은 실리콘 섭스트레이트 표면에 패드 유전체를 형성한 후, 상기 패드 유전체 표면에 포토레지스트를 도포하고 사진/식각 공정에 의해 패턴을 형성하는 단계와; 상기 포토레지스트의 패턴을 통해 상기 실리콘 섭스트레이트의 일정 영역이 노출되도록 패드 유전체를 반응성 이온으로 에칭하는 단계와; 상기 패드 유전체를 통해 노출된 섭스트레이트의 일정 영역에 이방성 에칭 용액을 이용하여 일정 깊이의 이방성 요홈을 형성하는 단계와; 상기 이방성 요홈을 반응성 이온으로 에칭하여 일정 깊이의 샬로우 트렌치 아이솔레이션을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 패드 유전체는 산화막 및 질화막이 순차 적층되어 형성될 수 있다.
또한, 상기 이방성 에칭 용액은 1족 및 2족 금속과 OH가 결합된 용액 또는 알콜류에 버퍼(buffer)를 혼합한 용액중 어느 하나일 수 있다.
더불어, 상기 이방성 요홈은 (100)면을 갖는 반도체 소자 표면에 (111)면 또는 (110)면을 갖도록 형성됨이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체 소자의 STI 형성 방법에 의하면, STI중 상부의 폭이 큰 부분은 반도체 소자 분리 영역의 역할을 하며, 하부의 폭이 작은 부분은 누설 전류 통로를 차단하거나 통로를 길게 하여 누설 전류를 줄여주게되는 장점이 있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 내지 도2d는 본 발명에 의한 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법을 도시한 순차 설명도이고, 도3은 도2c의 A 영역을 확대도시한 평면도이다.
먼저 도2a에 도시된 바와 같이 대략 판상의 실리콘 섭스트레이트(2)를 준비하고, 상기 실리콘 섭스트레이트(2)의 표면에는 일정 두께의 패드 유전체(4)를 형성한 후, 상기 패드 유전체(4) 표면에 포토레지스트(6)를 도포하고 사진/식각 공정에 의해 소정 패턴을 형성한다.
여기서, 상기 패드 유전체(4)는 통상적인 산화막(4a) 및 질화막(4b)이 순차 적층되어 형성될 수 있다.
이어서, 도2b에 도시된 바와 같이 상기 포토레지스트(6)에 의해 형성된 패턴을 통해 상기 실리콘 섭스트레이트(2)의 일정 영역(STI(10)가 형성될 영역)이 노출되도록 상기 패드 유전체(4)를 반응성 이온으로 에칭한다. 즉, 상기 산화막(4a) 및 질화막(4b)을 에칭하여 상기 섭스트레이트(2)의 일정 영역이 외부로 노출되도록 한다.
이어서, 도2c에 도시된 바와 같이 상기 패드 유전체(4)를 통해 노출된 섭스트레이트(2)의 일정 영역(STI(10)가 형성될 영역)에 이방성 에칭 용액을 이용하여 일정 깊이의 이방성 요홈(8)을 형성한다.
여기서, 상기 이방성 에칭 용액은 1족 또는 2족 금속과 OH가 결합된 용액을 이용하거나 또는 알콜류에 버퍼(buffer)가 혼합된 용액을 이용할 수 있다. 예를 들면, KOH를 상기 이방성 에칭 용액으로 사용할 수 있다.또한, 상기 이방성 요홈(8)은 그 하부 영역이 단면상 "∨" 형태의 꼭지점(2a)이 되도록 한다.
즉, 상기 이방성 요홈(8)은 도3에 도시된 바와 같이 하단부의 폭이 가장 작은 동시에 깊이가 깊고, 그 상부로 갈수록 폭이 커지는 동시에 깊이가 작아지게 형성한다.
또한, 상기 이방성 요홈(8)의 꼭지점(2a)은 (100)면을 갖는 반도체 소자 표면에 (111)면 또는 (110)면을 갖도록 형성한다.
계속해서, 도2d에 도시된 바와 같이 상기 이방성 요홈(8)을 반응성 이온으로 더 에칭하여 일정 깊이의 STI(10)가 형성되도록 한다.여기서, 상기 STI(10)의 하부 영역도 단면상 "∨" 형태의 꼭지점(2a)이 되도록 한다. 즉, 상기 STI(10)는 상술한 바와 같이 하단의 폭이 가장 작고 깊이는 깊은 동시에, 그 상부는 폭이 더 크고 깊이는 작아지게 형성되어 있음으로써, 상부의 폭이 큰 부분은 소자 분리 영역으로 작용하고, 또한 하부의 폭이 작은 부분은 누설 전류 통로를 차단하거나 길게 하여 누설 전류량이 최소화되도록 한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체 소자의 STI 형성 방법에 의하면, STI중 상부의 폭이 큰 부분은 반도체 소자 분리 영역의 역할을 하며, 하부의 폭이 작은 부분은 누설 전류 통로를 차단하거나 통로를 길게 하여 누설 전류를 줄여주는 효과가 있다.

Claims (4)

  1. (2회 정정) 실리콘 섭스트레이트 표면에 패드 유전체를 형성한 후, 상기 패드 유전체 표면에 포토레지스트를 도포하고 사진/식각 공정에 의해 패턴을 형성하는 단계;
    상기 포토레지스트의 패턴을 통해 상기 실리콘 섭스트레이트의 일정 영역이 노출되도록 패드 유전체를 반응성 이온으로 에칭하는 단계;
    상기 패드 유전체를 통해 노출된 섭스트레이트의 일정 영역에, 1족 및 2족 금속과 OH가 결합된 용액 또는 알콜류에 버퍼(buffer)가 혼합된 용액중 어느 하나의 이방성 에칭 용액을 이용하여 일정 깊이의 이방성 요홈을 형성하되, 요홈의 하부 영역은 단면상 "∨" 형태의 꼭지점이 되도록 하는 단계; 및,
    상기 이방성 요홈을 반응성 이온으로 에칭하여 일정 깊이의 샬로우 트렌치 아이솔레이션을 형성하되, 샬로우 트렌치 아이솔레이션의 하부 영역은 단면상 "∨" 형태의 꼭지점이 되도록 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법.
  2. 제1항에 있어서, 상기 패드 유전체는 산화막 및 질화막이 순차 적층되어 형성됨을 특징으로 하는 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법.
  3. 삭제
  4. (정정) 제1항에 있어서, 상기 "∨" 형태의 꼭지점은 (100)면을 갖는 반도체 소자 표면에 (111)면 또는 (110)면을 갖도록 형성됨을 특징으로 하는 반도체 소자의 샬로우 트렌치 아이솔레이션 형성 방법.
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