KR20000027760A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 소자분리막의 상부 에지 부분이 손실되는 것을 방지하여 게이트 산화막의 특성을 향상시킴과 더불어 누설전류를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다. 본 발명에 따른 반도체 소자의 소자분리막은 다음과 같이 형성된다. 먼저, 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 질화막 및 패드 산화막을 제1식각 공정을 통해 과도식각하여 상기 기판의 일부를 노출시킴과 더불어 노출된 기판에 양 측벽이 라운딩한 경사를 갖는 요홈을 형성한다. 그런 다음, 요홈을 구비한 기판을 제2식각 공정을 통해 저부 및 상부 에지가 라운딩된 트렌치를 형성하고, 기판 전면에 매립 능력이 우수한 산화막을 형성하여 트렌치에 매립되도록 한 후, 산화막을 질화막의 표면이 노출될 때 까지 전면 식각한다. 그리고 나서, 재차 산화막을 식각하여 기판과 소정의 단차를 갖도록 하고, 질화막을 제거한 다음, 패드 산화막을 제거하여 소자분리막을 완성한다.

Description

반도체 소자의 소자분리막 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트렌치형 소자분리막 형성방법에 관한 것이다.
소자 분리(ISOLATION) 기술이란, 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 서로 분리시켜, 각 소자가 인접한 소자의 간섭을 받지 않고 주어진 기능을 독자적으로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시에 부여하는 기술이다.
이러한 소자 분리 방법으로는 일반적으로 로코스(LOCOS : LOCal Oxidation of Silicon) 방법이 널리 공지되어 있다. 이러한 로코스 방법은 실리콘 기판상에 패드 산화막 및 질화막을 형성한 후에 필드 영역에 해당하는 실리콘 기판 부분이 노출되도록 상기 패드 산화막 및 질화막을 식각하고, 이어서, 열산화 공정을 실시하여 상기 필드 영역에 필드 산화막이라 일컬어지는 소자분리막을 형성하는 방법이다.
그러나, 상기와 같은 로코스 방법은 필드 산화막의 형성시에 측면 산화에 의한 버즈-빅(bird′s-beak) 현상이 발생되는 것으로 인하여 반도체 소자의 활성 영역을 감소시키게 됨으로써, 고집적 반도체 소자의 제조에는 적용시킬 수 없는 문제점이 있었다.
따라서, 근래에는 실리콘 기판의 소정 두께를 식각하여 트렌치를 형성한 후, 그 내부에 산화막이 매립되어 형성되는 트렌치형 소자분리막이 대두되고 있으며, 이러한 트렌치형 소자분리막은 그 폭이 매우 좁기 때문에 반도체 장치의 고집적화 및 고속화 경향에 매우 용이하게 대응시킬 수 있다.
특히, 얕은 트렌치형 소자분리(Shallow Trench Isolation; 이하, STI) 기술은 초고집적 소자에 효과적으로 적용된다.
도 1a 내지 도 1d는 상기한 STI 기술을 이용한 종래의 반도체 소자의 소자분리 방법을 설명하기 위한 단면도이다.
우선, 도 1a에 도시된 바와 같이, 실리콘 기판(11) 상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성한다. 여기서, 패드 산화막(12)은 질화막(13)으로 인한 스트레스를 완화시킨다. 그런 다음, 질화막(13) 및 패드 산화막(12)을 기판(11)의 비활성영역이 노출되도록 패터닝한다. 패터닝된 질화막(13) 및 패드 산화막(12)을 식각 마스크로 하여 노출된 기판(11)을 소정 깊이로 식각하여 얕은 깊이의 트렌치(14)를 형성한다. 이때, 트렌치(14)의 저부 에지 부분은 이후에 증착되는 산화막이 트렌치(14) 내부에 완전히 매립될 수 있도록 소정의 경사를 갖도록 한다.
그런 다음, 도 1b에 도시된 바와 같이, 트렌치(14)에 매립되도록 질화막(13) 상에 매립(gap filling) 능력이 우수한 산화막(15)을 증착하고, 화학적 기계적 연마(Chemical Mechnical Polishing; 이하, CMP)로 질화막(13)의 표면이 노출될 때까지 상기 산화막(15)을 전면 식각한다.
다음으로, 도 1c에 도시된 바와 같이, 기판(11)과의 단차(A)가 0 내지 500Å정도가 되도록, HF 나 BOE(Buffered Oxide Etchnat) 용액을 이용하여 산화막(15)을 식각한 후, H3PO4용액으로 질화막(13)을 제거한다.
그리고 나서, 도 1d에 도시된 바와 같이, 습식 식각으로 패드 산화막(12)을 제거하여, 소자분리막(15a)을 완성한다.
그러나, 도 1d에 도시된 바와 같이, 패드 산화막(12) 제거를 위한 습식식각시, 패드산화막(12)과 접하는 소자분리막(15a)의 에지가 소정 부분 손실된다.
또한, 이후 진행되는 이온주입 공정시 스크린 산화막의 형성 및 제거에서, 소자분리막(15a)의 손실은 더욱더 심해진다. 이러한, 소자분리막(15a)의 손실은 게이트 산화막의 특성을 저하시키고 누설전류를 유발시킨다.
게다가, 게이트 형성을 위한 식각공정시 손실된 부분에 화학물질 및 게이트 물질등이 잔재하여, 결국 소자의 전기적 특성 및 신뢰성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 소자분리막의 에지 부분의 손실을 방지하여 게이트 산화막의 특성을 향상시키고, 누설전류를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
31 : 반도체 기판 32 : 패드 산화막
33 : 질화막 34 : 마스크 패턴
35 : 요홈 36 : 트렌치
37 : 산화막 37a : 소자분리막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막은 다음과 같이 형성된다. 먼저, 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하고, 질화막 및 패드 산화막을 제1식각 공정을 통해 과도식각하여 상기 기판의 일부를 노출시킴과 더불어 노출된 기판에 양 측벽이 라운딩한 경사를 갖는 요홈을 형성한다. 그런 다음, 요홈을 구비한 기판을 제2식각 공정을 통해 저부 및 상부 에지가 라운딩된 트렌치를 형성하고, 기판 전면에 매립 능력이 우수한 산화막을 형성하여 트렌치에 매립되도록 한 후, 산화막을 질화막의 표면이 노출될 때 까지 전면 식각한다. 그리고 나서, 재차 산화막을 식각하여 기판과 소정의 단차를 갖도록 하고, 질화막을 제거한 다음, 패드 산화막을 제거하여 소자분리막을 완성한다.
본 실시예에서, 제1 및 제2 식각은 에천트로서 NF3/CF4/Ar의 혼합가스, 또는 NF3/CHF3/CF4/Ar의 혼합가스를 이용하는 건식식각으로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(31) 상에 약 100 내지 200Å의 두께로 패드 산화막(12)을 형성하고, 상기 패드 산화막(12) 상에 약 500 내지 3,000Å의 두께로 질화막(13)을 형성한다. 여기서, 패드 산화막(12)은 질화막(12)으로 인한 스트레스를 완화시킨다. 그런 다음, 질화막(33) 상에 포토리소그라피 공정을 통해 마스크 패턴(34)을 형성하고, 상기 마스크 패턴(34)을 식각 마스크로하는 제1식각 공정을 통해 질화막(33) 및 패드 산화막(32)의 소정 부분을 과도식각하여 기판(31)의 비활성영역을 노출시킴과 동시에 노출된 기판(31)에 양 측벽이 라운딩된 경사를 갖는 요홈(35)을 형성한다.
여기서, 제1식각 공정은 건식 식각으로 진행하며, 아울러, RIE(Reactive Ion Etching) 또는 ME-RIE 장비를 이용하여 진행하고, 이때, 식각 가스로는 NF3/CF4/Ar의 혼합가스, 또는, NF3/CHF3/CF4/Ar의 혼합가스를 사용한다.
도 2b를 참조하면, 요홈(35)이 형성된 기판(31)에 대한 제2식각 공정을 통해 소정 깊이만큼 식각하여 저부 및 상부 에지가 라운딩된 경사를 갖는 트렌치(36)를 형성한다. 여기서, 제2식각 공정은 건식 식각으로 진행하며, 식각 가스로는 제1식각 공정과 마찬가지로, NF3/CF4/Ar의 혼합가스, 또는, NF3/CHF3/CF4/Ar의 혼합가스를 사용한다. 그런 다음, 공지된 방법으로 마스크 패턴(34)을 제거한다. 이때, 마스크 패턴(34)은 트렌치(36)의 형성전에 제거될 수 있다.
도 2c를 참조하면, 트렌치(36)가 매립되도록 질화막(33) 상에 매립 능력이 우수한 산화막(37), 예컨데, HDP 산화막, O3-TEOS 산화막, LP-TEOS 산화막, PE-TEOS 산화막, BPSG막, 또는, SOG막 등으로 이루어진 그룹으로부터 선택되는 하나의 막을 형성한다. 그런 다음, 질화막(33)을 식각정지막으로 하여 CMP로 질화막(33)의 표면이 노출될 때까지 산화막(37)을 전면식각한다. 여기서, CMP 대신에 CHF3, CF4, C2F6, C3F8, C4F8의 프레온가스 계열로 이루어진 그룹으로부터 선택되는 하나의 가스를 이용하여 건식식각으로 산화막(37)을 식각할 수 있다. 다음으로, 기판(11)과의 단차(A)가 100 내지 500Å 정도가 되도록, HF 나 BOE 용액을 이용하여 산화막(37)을 재차 식각한 후, H3PO4용액으로 질화막(33)을 제거한다.
그리고 나서, 도 2d에 도시된 바와 같이, 습식 식각으로 패드 산화막(32)을 제거하여 소자분리막(37a)을 완성한다. 이때, 소자분리막(37a)은 그의 상부 부분이 라운딩되어 있는 것에 기인하여 패드 산화막(32)의 제거시에 손실이 방지된다. 또한, 이후 진행될 이온주입에서 스크린 산화막의 형성 및 제거시에도 소자분리막(37a)의 손실이 효과적으로 방지된다.
한편, 질화막 및 실리콘 기판에 대한 건식 식각시에는 일반적으로 CHF3/CF4가스를 사용한다. 그런데, 이러한 가스를 사용하여 식각 공정을 진행할 경우에는 식각 공정이 불안정함은 물론 상기한 식각 가스에 의해 챔버의 오염이 발생된다.
그러나, 본 발명의 실시예에서는 식각 가스로서 NF3/CF4/Ar의 혼합가스, 또는, NF3/CHF3/CF4/Ar의 혼합가스를 사용하는데, 이때, 식각 가스인 CF4가스와 세정 가스인 NF3가스의 혼합비율을 적절하게 조절하면, 안정된 식각 공정을 수행할 수 있음은 물론 챔버의 오염을 방지할 수 있다.
즉, 식각 가스인 CF4가스의 혼합량을 증가시킬 경우에는 트렌치의 에지가 수직으로 되고, 반대로, CF4가스의 혼합량을 감소시킬 경우에는 트렌치의 에지가 경사지게 되는 현상을 이용함으로써, 트렌치의 저부 및 상부의 라운딩되는 정도 및 전체적인 트렌치 내벽의 경사 정도를 제어할 수 있으며, 특히, 상기한 CF4가스와 NF3가스의 혼합비율을 변경하면서 3회 이상의 건식 식각을 수행할 경우에는 트렌치 내벽의 경사 정도를 더욱 완만하게 할 수 있어서, 산화막의 매립 특성은 물론 소자분리막의 손실 방지를 효과적으로 이룰 수 있다.
또한, 세정 가스인 NF3가스의 혼합비율을 증가시킴으로써, 챔버내의 오염을 방지할 수 있게 된다.
상기한 본 발명에 의하면, 소자분리막의 상부 에지 부분이 라운딩되도록 함으로써, 패드 산화막의 제거시에 상기 소자분리막의 상부 에지 부분이 손실되는 것을 방지할 수 있다. 이에 따라, 소자분리막의 손실로 인한 게이트 산화막의 특성 저하 및 누설전류 등을 방지할 수 있게 된다. 또한, 게이트 형성을 위한 식각공정시 화학물질 및 게이트 물질등이 잔재하지 않으므로, 결국 소자의 전기적 특성 및 신뢰성이 향상된다.
게다가, 식각 가스인 CF4가스와 세정 가스인 NF3가스의 혼합비율을 적절하게 조절함으로써, 챔버의 오염을 방지할 수 있게 됨으로써, 장비 가동률을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

  1. 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 질화막 및 패드 산화막을 제1식각 공정을 통해 과도식각하여 상기 기판의 일부를 노출시킴과 더불어 상기 노출된 기판에 양 측벽이 라운딩된 경사를 갖는 요홈을 형성하는 단계; 및,
    상기 요홈을 구비한 기판을 제2식각 공정을 통해 소정 깊이 식각하여 저부 및 상부 에지가 라운딩된 경사를 갖는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계 이후에,
    상기 트렌치가 매립되도록 상기 기판 전면에 매립 능력이 우수한 산화막을 형성하는 단계;
    상기 산화막을 상기 질화막의 표면이 노출될 때 까지 전면 식각하는 단계;
    상기 산화막을 상기 기판과 소정의 단차를 갖도록 식각하는 단계;
    상기 질화막을 제거하는 단계; 및,
    상기 패드 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 제1 및 제2식각 공정은 건식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 건식 식각은 식각 가스로서 NF3/CF4/Ar의 혼합가스, 또는 NF3/CHF3/CF4/Ar의 혼합가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 2 항에 있어서, 상기 매립 능력이 우수한 산화막은 HDP 산화막, O3-TEOS 산화막, LP-TEOS 산화막, PE-TEOS 산화막, BPSG막, SOG막 등으로 이루어진 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 2 항에 있어서, 상기 산화막에 대한 전면 식각은 CMP로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 2 항에 있어서, 상기 산화막에 대한 전면 식각은 CHF3, CF4, C2F6, C3F8, C4F8의 프레온 가스 계열로 이루어진 그룹으로부터 선택되는 하나의 가스를 이용한 건식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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