KR100849080B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 반도체 기판상에 패드 산화막과 질화막을 순차로 형성하는 제1단계; 상기 기판 표면이 노출되도록 상기 질화막과 패드 산화막을 선택적으로 제거하는 제2단계; 상기 패드 산화막이 수직 방향으로 일부 노출되도록 상기 질화막을 인산을 이용한 습식각으로 일부 제거하는 제3단계; Cl2/Ar/O2 가스의 조합으로 활성화된 플라즈마를 이용하여 상기 노출된 기판 표면을 선택적으로 제거하여 트렌치를 형성함과 병행하여 상기 패드 산화막의 일부 노출된 부분이 라운딩(rounding) 되도록 식각하는 제4단계; 상기 트렌치를 매립하도록 상기 기판 전면상에 갭 필 산화막을 형성하는 제5단계; 상기 질화막이 노출되도록 상기 갭 필 산화막을 화학적 기계적 연마하여 평탄화시키는 제6단계; 및 상기 질화막 및 패드 산화막을 제거하는 제7단계를 포함하며, 트렌치의 코너 라운딩(corner rounding)을 극대화시킬 수 있고, 에지 모우트(edge moat) 현상이 발생하지 않으므로 험프(hump) 및 INWE(inverse narrow width effect) 등의 소자 특성이 좋아지는 효과가 있는 것이다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION FILM IN SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도.
도 6 내지 도 14는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 200,200a,200c,200d; 패드 산화막
300,300a,300b; 질화막 400; 트렌치
600,600a; 갭 필 산화막 600b; 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는 모우트의 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법이다.
최근의 반도체 제조기술은 고집적화를 요구한다. 따라서, 모스펫(MOSFET)의 게이트 선폭 축소 기술과 더불어 소자의 격리 기술이 반도체 소자의 고집적화에 가 장 밀접하게 연관되어 있고 이를 향상시키 위해 각 분야에서 많은 노력을 기울이고 있다.
이를 위해 소자 격리 기술에서는 주로 리세스 국부산화법(Recessed LOCOS) 기술로 어느 정도 효과를 나타내었으나, 0.25㎛ 이하부터는 거의 모든 소자에 트렌치(Trench) 형성기술을 이용하고 있다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 개략적으로 설명하면 다음과 같다.
종래 기술에 따른 반도체 소자의 소자분리막 형성방법은, 도 1에 도시된 바와 같이, 실리콘 기판(10)위에 패드 산화막(20)과 질화막(30)을 증착한 후 감광막(미도시)을 코팅한다.
이어서, 도 2에 도시된 바와 같이, 상기 감광막(미도시)을 마스크로 하는 건식각을 진행하여 상기 질화막(30)과 패드 산화막(20) 및 기판(10) 일부를 제거하여 질화막 패턴(30a)과 패드 산화막 패턴(20a)을 관통하여 상기 기판(10)내에 트렌치(40)를 형성한다.
그다음, 도 3에 도시된 바와 같이, 상기 트렌치(40)를 매립하도록 상기 기판(10) 전면상에 산화막(50)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 상기 질화막 패턴(30a)이 노출되도록 상기 산화막(50)을 화학적 기계적 연마(CMP)로 평탄화시켜 소자분리막(50a)을 형성한다.
이어서, 도 5에 도시된 바와 같이, 상기 질화막 패턴(30a)과 패드 산화막(20a)을 제거한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서 게이트 산화막 증착전 기판상에 잔류하고 있는 이물질 등을 제거하기 위해 HF 또는 HF/H2O, BOE (buffer oxide etchant) 등의 케미컬(chemical)로 세정(cleaning)을 진행한다. 이와 같은 세정 공정을 진행하게 되면, 도 5의 A 영역과 같이, 에지 모우트(edge moat)가 발생하게 된다.
이러한 에지 모우트가 발생하게 되면 소자 특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시킬 소지가 있게 되는 문제점이 있다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 인산 딥(dip)을 이용하여 트렌치의 코너 라운딩(corner rounding)을 좋게 하여 모우트 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판상에 패드 산화막과 질화막을 순차로 형성하는 제1단계; 상기 기판 표면이 노출되도록 상기 질화막과 패드 산화막을 선택적으로 제거하는 제2단계; 상기 패드 산화막이 수직 방향으로 일부 노출되도록 상기 질화막을 인산을 이용한 습식각으로 일부 제거하는 제3단계; Cl2/Ar/O2 가스의 조합으로 활성화된 플라즈마를 이용하여 상기 노출된 기판 표면을 선택적으로 제거하여 트렌치를 형성함과 병행하여 상기 패드 산화막의 일부 노출된 부분이 라운딩(rounding) 되도록 식각하는 제4단계; 상기 트렌치를 매립하도록 상기 기판 전면상에 갭 필 산화막을 형성하는 제5단계; 상기 질화막이 노출되도록 상기 갭 필 산화막을 화학적 기계적 연마하여 평탄화시키는 제6단계; 및 상기 질화막 및 패드 산화막을 제거하는 제7단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 라운딩된 모서리를 가진 트렌치가 형성된다.
이하, 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 6 내지 도 14는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 도 6에 도시된 바와 같이, 먼저 반도체 기판(100)상에 패드 산화막(200)과 질화막(300)을 순차로 형성하는 제1단계를 실시한다.
이어서, 도 7에 도시된 바와 같이, 상기 기판(100) 표면이 노출되도록 상기 질화막(300)과 패드 산화막(200)을 선택적으로 제거하는 제2단계를 실시한다. 상기 제2단계에 의하여 선택적으로 제거되어 패터닝된 질화막(300a)과 패드 산화막(200a) 사이로 기판(100) 일부 표면이 노출된다.
상기 제2단계는, CHF3/CF4/Ar/O2 가스의 조합으로 활성화된 플라즈마를 이용한 건식각을 진행하는데, 상기 가스의 조합에는 C4F8, C2F6 및 C5F8 가스 중 어느 하나와 같은 CXFY 가스가 더 포함되어 있을 수 있다.
그다음, 도 8에 도시된 바와 같이, 상기 패드 산화막(200a)이 수직 방향으로 일부 노출되도록 상기 질화막(300a)을 인산을 이용한 습식각으로 일부 제거하는 제3단계를 실시한다. 그결과, 일부 제거된 질화막(300b) 하부로 패드 산화막(200a) 일부가 노출된다.
이때, 상기 질화막(300b)과 패드 산화막(200a)간의 100:1 이상의 고선택비를 이용하여 상기 질화막(300b)은 일부 제거되지만 상기 패드 산화막(200a)은 제거되지 않도록 진행하도록 한다.
다음으로, 도 9 내지 도 11에 도시된 바와 같이, 소정의 가스의 조합으로 활성화된 플라즈마를 이용하여 상기 노출된 기판(100) 표면을 선택적으로 제거하여 트렌치(400)를 형성함과 병행하여 상기 패드 산화막(200d)의 일부 노출된 부분이 라운딩(rounding) 되도록 식각하는 제4단계를 진행한다.
상기 제4단계는 Cl2/Ar/O2 가스의 조합으로 활성화된 플라즈마를 이용한 건식각을 사용하여 진행한다.
상기 제4단계는 다음과 같이 제1코너 라운딩 단계, 제2코너 라운딩 단계 및 제3코너 라운딩 단계를 포함하여 이루어진다.
제1코너 라운딩 단계는, 도 9에 도시된 바와 같이, 상기 노출된 기판(100) 표면을 일정 부분 제거하는 단계와 병행하여 상기 패드 산화막(200b)의 일부 노출된 부분에 플라즈마 이온을 집중시켜 상기 패드 산화막(200b)의 일부 노출된 부분의 상부 모서리를 식각하는 단계이다.
제2코너 라운딩 단계는, 도 10에 도시된 바와 같이, 상기 일정 부분 제거된 기판(100) 표면을 더 깊게 식각하는 단계와 병행하여 상기 패드 산화막(200c)의 일부 노출된 부분을 식각하는 단계이다.
제3코너 라운딩 단계는, 도 11에 도시된 바와 같이, 상기 기판(100)을 일정 깊이로 제거하여 트렌치(400)를 완성하는 단계와 병행하여 상기 패드 산화막(200d)의 일부 노출된 부분을 완전히 식각하는 단계이다.
상기 제1 내지 제3코너 라운딩 단계를 거치게 되면, 라운딩된 모서리를 가진 트렌치(400)가 형성된다.
한편, 상기 제4단계 이후 하기 제5단계 이전에 산화 공정으로 라운딩된 부분을 매끄럽게 처리하기 위해서 상기 트렌치내에 별도의 산화막을 더 형성할 수 있다.
이어서, 도 12에 도시된 바와 같이, 상기 트렌치(400)를 매립하도록 상기 기판(100) 전면상에 HDP 옥사이드와 같은 갭 필 산화막(600)을 형성하는 제5단계를 실시한다.
그다음, 도 13에 도시된 바와 같이, 상기 질화막(300b)이 노출되도록 상기 갭 필 산화막(600)을 화학적 기계적 연마하여 평탄화시키는 제6단계를 실시한다. 평탄화된 갭 필 산화막(600a)이 후속 공정에 의해서 소자분리막으로 형성된다.
다음으로, 도 14에 도시된 바와 같이, 상기 질화막(300b) 및 패드 산화막(200d)을 제거하는 제7단계를 실시한다. 그결과, 양측 모서리가 약간 제거된 형태의 소자분리막(600b)이 완성된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 따른면 트렌치의 코너 라운딩(corner rounding)을 극대화시킬 수 있고, 에지 모우트(edge moat) 현상이 발생하지 않으므로 험프(hump) 및 INWE(inverse narrow width effect) 등의 소자 특성이 좋아지는 효과가 있다.

Claims (7)

  1. 반도체 기판상에 패드 산화막과 질화막을 순차로 형성하는 제1단계;
    상기 기판 표면이 노출되도록 상기 질화막과 패드 산화막을 선택적으로 제거하는 제2단계;
    상기 패드 산화막이 수직 방향으로 일부 노출되도록 상기 질화막을 인산을 이용한 습식각으로 일부 제거하는 제3단계;
    Cl2/Ar/O2 가스의 조합으로 활성화된 플라즈마를 이용하여 상기 노출된 기판 표면을 선택적으로 제거하여 트렌치를 형성함과 병행하여 상기 패드 산화막의 일부 노출된 부분이 라운딩(rounding) 되도록 식각하는 제4단계;
    상기 트렌치를 매립하도록 상기 기판 전면상에 갭 필 산화막을 형성하는 제5단계;
    상기 질화막이 노출되도록 상기 갭 필 산화막을 화학적 기계적 연마하여 평탄화시키는 제6단계; 및
    상기 질화막 및 패드 산화막을 제거하는 제7단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 제2단계는, CHF3/CF4/Ar/O2 가스의 조합으로 활성화된 플라즈마를 이용한 건식각을 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제4단계는,
    상기 노출된 기판 표면을 일정 부분 제거하는 단계와 병행하여 상기 패드 산화막의 일부 노출된 부분에 플라즈마 이온을 집중시켜 상기 패드 산화막의 일부 노출된 부분의 상부 모서리를 식각하는 제1코너 라운딩 단계;
    상기 일정 부분 제거된 기판 표면을 더 깊게 식각하는 단계와 병행하여 상기 패드 산화막의 일부 노출된 부분을 식각하는 제2코너 라운딩 단계; 및
    상기 기판을 일정 깊이로 제거하여 트렌치를 완성하는 단계와 병행하여 상기 패드 산화막의 일부 노출된 부분을 완전히 식각하는 제3코너 라운딩 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 삭제
  7. 제1항에 있어서,
    제4단계 이후 제5단계 이전에 산화공정으로 라운딩된 부분을 매끄럽게 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012425A (ko) * 1994-09-08 1996-04-20 김주용 반도체 소자의 소자 분리막 형성방법
KR20000027760A (ko) * 1998-10-29 2000-05-15 김영환 반도체 소자의 소자분리막 형성방법

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