KR20220118705A - 도전 라인을 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20220118705A
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Abstract

본 개시의 실시예들에 따른 반도체 장치의 제조 방법은 절연 구조체를 형성하는 것; 상기 절연 구조체 상에 하드마스크막을 형성하는 것; 상기 하드마스크막에 제1 개구를 형성하는 제1 식각 공정을 수행하는 것; 상기 제1 개구 내에 제1 희생 패턴을 형성하는 것; 상기 하드마스크막 상에 제2 개구 및 제3 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 것; 및 상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제2 개구는 상기 제1 희생 패턴의 상면을 노출시키고, 상기 제3 개구는 상기 하드마스크막의 상면을 노출시킬 수 있다.

Description

도전 라인을 포함하는 반도체 장치 및 이의 제조 방법 {SEMICONDUCTOR DEVICE INCLUDING CONDUCTIVE LINE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 장치 및 이의 제조 방법에 관한 것이다. 더욱 상세하게는, 본 개시는 복수개의 도전 라인들을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 장치는 점점 고집적화 되고 있다.
본 발명의 목적은 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법은 절연 구조체를 형성하는 것; 상기 절연 구조체 상에 하드마스크막을 형성하는 것; 상기 하드마스크막에 제1 개구를 형성하는 제1 식각 공정을 수행하는 것; 상기 제1 개구 내에 제1 희생 패턴을 형성하는 것; 상기 하드마스크막 상에 제2 개구 및 제3 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 것; 및 상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 식각 공정을 수행하는 것을 포함할 수 있다. 제2 개구는 상기 제1 희생 패턴의 상면을 노출시키고, 상기 제3 개구는 상기 하드마스크막의 상면을 노출시킬 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법은 절연 구조체를 형성하는 것; 상기 절연 구조체 상에 하드마스크막을 형성하는 것; 상기 하드마스크막에 제1 개구 및 제2 개구를 형성하는 제1 식각 공정을 수행하는 것; 상기 제1 개구 내에 제1 희생 패턴을 형성하고, 상기 제2 개구 내에 제2 희생 패턴을 형성하는 것; 상기 하드마스크막 상에 제3 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 것; 및 상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제3 개구는 상기 제1 희생 패턴의 상면을 노출시키고, 상기 제1 포토 레지스트 패턴은 상기 제2 희생 패턴을 덮을 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법은 하드마스크막에 제1 개구들 및 제2 개구들을 형성하는 제1 식각 공정을 수행하는 것; 상기 제1 개구들 내에 제1 희생 패턴들을 형성하고, 상기 제2 개구들 내에 제2 희생 패턴들을 형성하는 것; 상기 하드마스크막 상에 제3 개구들 및 제4 개구들을 포함하는 제1 포토 레지스트 패턴을 형성하는 것; 및 상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제3 개구들 각각은 상기 제1 희생 패턴들 각각의 상면을 노출시키고, 상기 제4 개구들은 상기 하드마스크막의 상면을 노출시키고, 상기 제2 희생 패턴들은 상기 제1 포토 레지스트 패턴에 의해 덮일 수 있다. 상기 제2 식각 공정을 수행하는 것은, 상기 제3 개구들을 통해 상기 제1 희생 패턴들을 식각하는 것, 및 상기 제4 개구들을 통해 상기 하드마스크막을 식각하는 것을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 도전 라인을 제조하기 위한 공정의 균일성을 향상시킴으로써, 반도체 장치의 신뢰성이 개선될 수 있다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1'선에 따른 단면도이다.
도 1c는 도 1a의 B1-B1'선에 따른 단면도이다.
도 1d는 도 1b의 E1영역의 확대도이다.
도 2는 본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 3a, 4a, 5a, 6a, 7a 및 8a는 본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 3b, 4b, 5b, 6b, 7b 및 8b 각각은 도 3a, 4a, 5a, 6a, 7a 및 8a 각각의 A2-A2'선에 따른 단면도이다.
도 6c, 7c 및 8c 각각은 도 6a, 7a 및 8a 각각의 B2-B2'선에 따른 단면도이다.
도 6d는 도 6b의 E2 영역의 확대도이다.
도 7d는 도 7b의 E3 영역의 확대도이다.
도 8d는 도 8b의 E4 영역의 확대도이다.
도 9는 본 개시의 일부 실시예들에 따른 반도체 장치의 도전 라인 및 컨택을 설명하기 위한 단면도이다.
도 10은 본 개시의 일부 실시예들에 따른 반도체 장치의 도전 라인 및 컨택을 설명하기 위한 단면도이다.
도 11은 본 개시의 일부 실시예들에 따른 반도체 장치의 도전 라인 및 컨택을 설명하기 위한 단면도이다.
도 12a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 12b는 도 12a의 A3-A3'선에 따른 단면도이다.
도 12c는 도 12a의 B3-B3'선에 따른 단면도이다.
도 12d는 도 12a의 C3-C3'선에 따른 단면도이다.
도 12e는 도 12a의 D3-D3'선에 따른 단면도이다.
도 13a, 13b, 13c 및 13d는 본 개시의 일부 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1’선에 따른 단면도이다. 도 1c는 도 1a의 B1-B1’선에 따른 단면도이다. 도 1d는 도 1b의 E1영역의 확대도이다.
도 1a, 1b 및 1c를 참조하면, 반도체 장치(1)는 기판(100), 기판(100) 상의 절연 구조체(IS)를 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 일부 실시예들에 있어서, 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
절연 구조체(IS)는 제1 절연막(110) 및 제1 절연막(110) 상의 제2 절연막(120)을 포함할 수 있다. 제1 절연막(110)은 기판(100)의 상면을 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물을 포함할 수 있다.
제2 절연막(120)은 제1 절연막(110)의 상면을 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물을 포함할 수 있다.
일부 실시예들에 있어서, 기판(100)과 제1 절연막(110) 사이에 로직 소자가 제공될 수 있다. 일부 실시예들에 있어서, 기판(100)과 제1 절연막(110) 사이에 메모리 소자가 제공될 수 있다. 일 예로, 메모리 소자는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 소자이거나, 플래시 메모리, MRAM(Magnetic RAM), FRAM(Ferroelectric RAM), PRAM(Phase change RAM), RRAM(Resistive RAM) 등과 같은 비휘발성 메모리 소자일 수 있다.
절연 구조체(IS)의 제1 절연막(110)을 관통하는 컨택들(CT)이 제공될 수 있다. 절연 구조체(IS)의 제1 절연막(110)은 컨택(CT)을 둘러쌀 수 있다. 컨택(CT)은 기판(100)과 제1 절연막(110) 사이에 제공되는 로직 소자 또는 메모리 소자에 전기적으로 연결될 수 있다. 컨택(CT)은 제3 방향(D3)으로 연장할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
절연 구조체(IS)의 제2 절연막(120)을 관통하는 제1 도전 라인들(CL1), 제2 도전 라인들(CL2) 및 제3 도전 라인들(CL3)이 제공될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 제1 방향(D1)으로 연장할 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 서로 이격될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 서로 동일한 레벨에 배치될 수 있다.
제1 도전 라인들(CL1)은 제2 방향(D2)으로 서로 이격될 수 있다. 서로 인접하는 제1 도전 라인들(CL1) 사이에 복수개의 제2 도전 라인들(CL2) 및 복수개의 제3 도전 라인들(CL3)이 배치될 수 있다. 일 예로, 서로 인접하는 제1 도전 라인들(CL1) 사이에서 제2 도전 라인들(CL2) 및 제3 도전 라인들(CL3)이 2개의 도전 라인 열들을 구성할 수 있다. 각각의 도전 라인 열들이 포함하는 제2 도전 라인(CL2) 및 제3 도전 라인(CL3)은 제2 방향(D2)으로 이격되어 배열될 수 있다. 도전 라인 열들은 제1 방향(D1)으로 서로 이격될 수 있다. 서로 인접하는 제1 도전 라인들(CL1) 사이의 제2 도전 라인들(CL2) 및 제3 도전 라인들(CL3)의 개수 및 배치는 도시된 것에 제한되지 않는다.
제1 내지 제3 도전 라인들(CL1, CL2, CL3) 각각은 컨택(CT)을 통해 기판(100)과 제1 절연막(110) 사이에 제공되는 로직 소자 또는 메모리 소자에 전기적으로 연결될 수 있다. 각각의 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 컨택(CT)에 접할 수 있다.
도 1a 및 1d를 참조하면, 제1 도전 라인들(CL1) 중 적어도 하나는 베이스부(BA) 및 돌출부(PT)를 포함할 수 있다. 베이스부(BA)는 절연 구조체(IS)의 제2 절연막(120) 내에 배치될 수 있다. 베이스부(BA)는 절연 구조체(IS)의 제2 절연막(120)에 의해 둘러싸일 수 있다. 돌출부(PT)는 절연 구조체(IS)의 제1 절연막(110) 내에 배치될 수 있다. 돌출부(PT)는 절연 구조체(IS)의 제1 절연막(110)에 의해 둘러싸일 수 있다. 돌출부(PT) 상에 베이스부(BA)가 배치될 수 있다. 돌출부(PT)는 베이스부(BA) 아래에 배치될 수 있다. 돌출부(PT)는 베이스부(BA)와 제3 방향(D3)으로 중첩될 수 있다. 일 예로, 돌출부(PT)는 베이스부(BA)와 수직적으로 중첩될 수 있다. 돌출부(PT)는 베이스부(BA)의 하면(BA_B)에서 제3 방향(D3)의 반대 방향으로 돌출할 수 있다. 제1 도전 라인들(CL1)은 복수개의 돌출부들(PT)을 포함하는 제1 도전 라인(CL1)을 포함할 수 있다.
베이스부(BA)의 하면(BA_B)의 레벨은 돌출부(PT)의 하면(PT_B)의 레벨보다 높을 수 있다. 베이스부(BA)의 하면(BA_B)과 돌출부(PT)의 하면(PT_B)은 돌출부(PT)의 측벽(PT_S)에 의해 서로 연결될 수 있다. 돌출부(PT)의 하면(PT_B)에서 제1 도전 라인(CL1)의 상면(CL1_T)까지의 최단 거리가 제1 거리(L1)로 정의될 수 있다. 제1 거리(L1)는 돌출부(PT)의 하면(PT_B)에서 제1 도전 라인(CL1)의 상면(CL1_T)까지의 제3 방향(D3)으로의 거리일 수 있다. 베이스부(BA)의 하면(BA_B)에서 제1 도전 라인(CL1)의 상면(CL1_T)까지의 최단 거리가 제2 거리(L2)로 정의될 수 있다. 제2 거리(L2)는 베이스부(BA)의 하면(BA_B)에서 제1 도전 라인(CL1)의 상면(CL1_T)까지의 제3 방향(D3)으로의 거리일 수 있다. 제1 거리(L1)는 제2 거리(L2)보다 클 수 있다.
제2 도전 라인(CL2)의 하면(CL2_B)에서 상면(CL2_T)까지의 최단 거리가 제3 거리(L3)로 정의될 수 있다. 제3 거리(L3)는 제2 도전 라인(CL2)의 하면(CL2_B)에서 상면(CL2_T)까지의 제3 방향(D3)으로의 거리일 수 있다. 제3 거리(L3)는 제2 거리(L2)와 동일할 수 있다. 제3 거리(L3)는 제1 거리(L1)보다 작을 수 있다. 제3 도전 라인(CL3)의 하면에서 상면까지의 최단 거리는 제2 및 제3 거리(L2, L3)와 동일할 수 있고, 제1 거리(L1)보다 작을 수 있다. 제2 및 제3 도전 라인들(CL2, CL3)의 하면들의 레벨은 베이스부(BA)의 하면(BA_B)의 레벨과 동일할 수 있고, 돌출부(PT)의 하면(PT_B)의 레벨보다 높을 수 있다.
베이스부(BA)의 최소 폭은 돌출부(PT)의 최대 폭보다 클 수 있다. 일 예로, 베이스부(BA)의 제2 방향(D2)으로의 최소 폭은 돌출부(PT)의 제2 방향(D2)으로의 최대 폭보다 클 수 있다. 베이스부(BA)의 최소 폭은 제3 도전 라인들(CL3)의 최대 폭보다 클 수 있다. 일 예로, 베이스부(BA)의 제2 방향(D2)으로의 최소 폭은 제3 도전 라인(CL3)의 제2 방향(D2)으로의 최대 폭보다 클 수 있다. 돌출부(PT)는 컨택(CT)의 상부와 동일한 레벨에 배치될 수 있다. 베이스부(BA)는 컨택(CT)보다 높은 레벨에 배치될 수 있다.
도 2는 본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다. 도 3a, 4a, 5a, 6a, 7a 및 8a는 본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 3b, 4b, 5b, 6b, 7b 및 8b 각각은 도 3a, 4a, 5a, 6a, 7a 및 8a 각각의 A2-A2’선에 따른 단면도이다. 도 6c, 7c 및 8c 각각은 도 6a, 7a 및 8a 각각의 B2-B2’선에 따른 단면도이다. 도 6d는 도 6b의 E2 영역의 확대도이다. 도 7d는 도 7b의 E3 영역의 확대도이다. 도 8d는 도 8b의 E4 영역의 확대도이다.
도 2, 3a 및 3b를 참조하면, 기판(100) 상에 절연 구조체(IS) 및 컨택들(CT)을 형성할 수 있다. 절연 구조체(IS) 및 컨택들(CT)을 형성하는 것은, 기판(100) 상에 제1 절연막(110)을 형성하는 것, 제1 절연막(110)을 관통하는 컨택들(CT)을 형성하는 것, 및 제1 절연막(110) 상에 제2 절연막(120)을 형성하는 것을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100) 상에 절연 구조체(IS)를 형성하기 전에, 기판(100) 상에 로직 소자 또는 메모리 소자를 형성할 수 있다.
절연 구조체(IS)의 제2 절연막(120) 상에 하드마스크막(HM)을 형성할 수 있다. 하드마스크막(HM)은 절연 구조체(IS)와 다른 물질을 포함할 수 있다. 일 예로, 하드마스크막(HM)은 티타튬 질화물을 포함할 수 있다.
하드마스크막(HM) 상에 제1 포토 레지스트 패턴(210)을 형성할 수 있다(S10). 제1 포토 레지스트 패턴(210)을 형성하는 것은, 하드마스크막(HM) 상에 제1 포토 레지스트막을 형성하는 것, 및 제1 포토 레지스트막을 패터닝하는 것을 포함할 수 있다.
제1 포토 레지스트 패턴(210)은 제1 개구들(OP1) 및 제2 개구들(OP2)을 포함할 수 있다. 각각의 제1 및 제2 개구들(OP1, OP2)은 하드마스크막(HM)의 상면을 노출시킬 수 있다.
도 2, 4a 및 4b를 참조하면, 제1 포토 레지스트 패턴(210)을 식각 마스크로 이용하여 제1 식각 공정을 수행할 수 있다(S20). 일부 실시예들에 있어서, 제1 식각 공정을 통해 하드마스크막(HM), 절연 구조체(IS)의 제2 절연막(120) 및 제1 포토 레지스트 패턴(210)이 식각될 수 있다. 제1 식각 공정을 통해 제1 포토 레지스트 패턴(210)이 완전히 제거될 수 있다.
제1 식각 공정이 수행되어, 제3 개구들(OP3) 및 제4 개구들(OP4)이 형성될 수 있다. 제1 개구들(OP1)을 통해 하드마스크막(HM)이 식각되어, 제3 개구들(OP3)이 형성될 수 있다. 제1 개구들(OP1)이 하드마스크막(HM)에 전사되어, 제3 개구들(OP3)이 형성될 수 있다. 제3 개구(OP3)는 하드마스크막(HM) 및 절연 구조체(IS)의 제2 절연막(120)에 의해 정의될 수 있다. 제2 개구들(OP2)을 통해 하드마스크막(HM)이 식각되어, 제4 개구들(OP4)이 형성될 수 있다. 제2 개구들(OP2)이 하드마스크막(HM)에 전사되어, 제4 개구들(OP4)이 형성될 수 있다. 제4 개구(OP4)는 하드마스크막(HM) 및 절연 구조체(IS)의 제2 절연막(120)에 의해 정의될 수 있다. 제3 및 제4 개구들(OP3, OP4)은 하드마스크막(HM)의 측벽들 및 절연 구조체(IS)의 제2 절연막(120)의 상면을 노출시킬 수 있다. 제2 방향(D2)으로 서로 인접하는 제3 개구들(OP3) 사이에 복수개의 제4 개구들(OP4)이 배치될 수 있다.
도 2, 5a 및 5b를 참조하면, 제3 개구들(OP3) 내에 제1 희생 패턴들(SA1)을 형성할 수 있고, 제4 개구들(OP4) 내에 제2 희생 패턴들(SA2)을 형성할 수 있다(S30). 각각의 제1 희생 패턴들(SA1)은 각각의 제3 개구들(OP3)을 채울 수 있다. 각각의 제2 희생 패턴들(SA2)은 각각의 제4 개구들(OP4)을 채울 수 있다. 제1 및 제2 희생 패턴들(SA1, SA2)은 절연 구조체(IS) 및 하드마스크막(HM)과 다른 물질을 포함할 수 있다. 일 예로, 제1 및 제2 희생 패턴들(SA1, SA2)은 SiCOH를 포함할 수 있다.
도 2, 6a, 6b, 6c 및 6d를 참조하면, 제1 및 제2 희생 패턴들(SA1, SA2) 및 하드마스크막(HM) 상에 제2 포토 레지스트 패턴(220)을 형성할 수 있다(S40). 제2 포토 레지스트 패턴(220)을 형성하는 것은, 제1 및 제2 희생 패턴들(SA1, SA2) 및 하드마스크막(HM) 상에 제2 포토 레지스트막을 형성하는 것, 및 제2 포토 레지스트막을 패터닝하는 것을 포함할 수 있다.
제2 포토 레지스트 패턴(220)은 제5 개구들(OP5) 및 제6 개구들(OP6)을 포함할 수 있다. 각각의 제5 개구들(OP5)은 하드마스크막(HM)의 상면을 노출시킬 수 있다. 제5 개구(OP5)의 하면은 하드마스크막(HM)의 상면에 의해 정의될 수 있다. 각각의 제5 개구들(OP5)은 제2 방향(D2)으로 서로 인접하는 제1 및 제2 희생 패턴들(SA1, SA2) 사이 또는 제2 방향(D2)으로 서로 인접하는 제2 희생 패턴들(SA2) 사이에 배치될 수 있다. 각각의 제5 개구들(OP5)은 제2 방향(D2)으로 서로 인접하는 제1 및 제2 희생 패턴들(SA1, SA2) 사이에 배치되는 하드마스크막(HM)의 일부 또는 제2 방향(D2)으로 서로 인접하는 제2 희생 패턴들(SA2) 사이에 배치되는 하드마스크막(HM)의 일부와 제3 방향(D3)으로 중첩될 수 있다. 각각의 제5 개구들(OP5)은 제1 및 제2 희생 패턴들(SA1, SA2)과 비-중첩될 수 있다.
제2 포토 레지스트 패턴(220)은 제1 희생 패턴(SA1)의 상면의 제1 부분(SA1_T1)을 노출시킬 수 있고, 제1 희생 패턴(SA1)의 상면의 제2 부분(SA1_T2)을 덮을 수 있다. 제1 희생 패턴(SA1)의 상면의 제1 부분(SA1_T1)은 제1 희생 패턴(SA1)의 상면의 제2 부분(SA1_T2)에 의해 둘러싸일 수 있다.
제6 개구(OP6)는 제1 희생 패턴(SA1)의 상면의 제1 부분(SA1_T1)을 노출시킬 수 있다. 제6 개구(OP6)의 하면은 제1 희생 패턴(SA1)의 상면의 제1 부분(SA1_T1)에 의해 정의될 수 있다. 제6 개구(OP6)는 제1 희생 패턴(SA1)의 위(over)에 배치될 수 있다. 일 예로, 제6 개구(OP6)는 제1 희생 패턴(SA1)의 수직 위에 배치될 수 있다. 제6 개구(OP6)는 제1 희생 패턴(SA1)과 제3 방향(D3)으로 중첩될 수 있다. 일 예로, 제6 개구(OP6)는 제1 희생 패턴(SA1)과 수직적으로 중첩될 수 있다. 제1 희생 패턴들(SA1)은 복수개의 제6 개구들(OP6)과 제3 방향(D3)으로 중첩되는 제1 희생 패턴(SA1)을 포함할 수 있다.
제6 개구(OP6)의 최대 폭은 제1 희생 패턴(SA1)의 최소 폭보다 작을 수 있다. 일 예로, 제6 개구(OP6)의 제2 방향(D2)으로의 폭(W1)의 최대치는 제1 희생 패턴(SA1)의 제2 방향(D2)으로의 폭(W2)의 최소치보다 작을 수 있다. 제6 개구(OP6)의 최대 폭은 제3 개구(OP3)의 최소 폭보다 작을 수 있다. 일 예로, 제6 개구(OP6)의 제2 방향(D2)으로의 폭(W1)의 최대치는 제3 개구(OP3)의 제2 방향(D2)으로의 폭(W2)의 최소치보다 작을 수 있다. 일부 실시예들에 있어서, 제6 개구(OP6)의 폭은 제5 개구(OP5)의 폭과 동일할 수 있다. 제2 포토 레지스트 패턴(220)은 제2 희생 패턴들(SA2)의 상면들을 덮을 수 있다.
도 2, 7a, 7b, 7c 및 7d를 참조하면, 제2 포토 레지스트 패턴(220)을 식각 마스크로 이용하여 제2 식각 공정을 수행할 수 있다(S50). 일부 실시예들에 있어서, 제2 식각 공정을 통해 하드마스크막(HM), 제1 및 제2 희생 패턴들(SA1, SA2) 및 절연 구조체(IS)의 제2 절연막(120) 및 제2 포토 레지스트 패턴(220)이 식각될 수 있다. 제2 식각 공정을 통해 제1 및 제2 희생 패턴들(SA1, SA2) 및 제2 포토 레지스트 패턴(220) 각각은 완전히 제거될 수 있다. 제1 희생 패턴(SA1)은 제3 개구(OP3)에서 완전히 제거될 수 있다. 제2 희생 패턴(SA2)은 제4 개구(OP4)에서 완전히 제거될 수 있다.
제2 식각 공정이 수행되어, 제3 및 제4 개구들(OP3, OP4)이 개방될 수 있고, 제7 개구들(OP7) 및 제8 개구들(OP8)이 형성될 수 있다.
제3 개구(OP3)를 개방하는 것은, 제6 개구(OP6)를 통해 노출되는 제1 희생 패턴(SA1)의 상면의 제1 부분(SA1_T1)을 식각하는 것, 및 제2 포토 레지스트 패턴(220)을 식각하여 제1 희생 패턴(SA1)의 상면의 제2 부분(SA1_T2)을 노출시키고, 노출된 제1 희생 패턴(SA1)의 상면의 제2 부분(SA1_T2)을 식각하는 것을 포함할 수 있다.
제4 개구(OP4)를 개방하는 것은, 제2 포토 레지스트 패턴(220)을 식각하여 제2 희생 패턴(SA2)의 상면을 노출시키는 것, 및 노출된 제2 희생 패턴(SA2)의 상면을 식각하는 것을 포함할 수 있다.
제7 개구(OP7)를 형성하는 것은, 제5 개구(OP5)를 통해 하드마스크막(HM)을 식각하는 것을 포함할 수 있다. 제5 개구(OP5)가 하드마스크막(HM)에 전사되어, 제7 개구(OP7)가 형성될 수 있다. 제8 개구들(OP8)을 형성하는 것은, 제6 개구(OP6)를 통해 제1 희생 패턴(SA1)의 상면의 제1 부분(SA1_T1)을 식각하여 제3 개구(OP3)의 하면(OP3_B)의 일부를 노출시키는 것, 및 노출된 제3 개구(OP3)의 하면(OP3_B)의 일부를 식각하는 것을 포함할 수 있다. 제6 개구(OP6)가 절연 구조체(IS)의 제2 절연막(120)에 전사되어, 제8 개구(OP8)가 형성될 수 있다.
제7 개구(OP7)는 하드마스크막(HM) 및 절연 구조체(IS)의 제2 절연막(120)에 의해 정의될 수 있다. 제8 개구(OP8)는 절연 구조체(IS)의 제2 절연막(120)에 의해 정의될 수 있다.
제8 개구(OP8)는 제3 개구(OP3)와 연결될 수 있다. 제3 개구들(OP3)은 복수개의 제8 개구들(OP8)이 연결되는 제3 개구(OP3)를 포함할 수 있다. 제8 개구(OP8)는 제3 개구(OP3)와 제3 방향(D3)으로 중첩될 수 있다. 일 예로, 제8 개구(OP8)는 제3 개구(OP3)와 수직적으로 중첩될 수 있다. 제8 개구(OP8)의 최대 폭은 제3 개구(OP3)의 최소 폭보다 작을 수 있다. 일 예로, 제8 개구(OP8)의 제2 방향(D2)으로의 최대 폭은 제3 개구(OP3)의 제2 방향(D2)으로의 최소 폭보다 작을 수 있다. 제7 개구(OP7)의 최대 폭은 제3 개구(OP3)의 최소 폭보다 작을 수 있다. 일 예로, 제7 개구(OP7)의 제2 방향(D2)으로의 최대 폭은 제3 개구(OP3)의 제2 방향(D2)으로의 최소 폭보다 작을 수 있다.
제8 개구(OP8)의 하면(OP8_B)의 레벨은 제3 개구(OP3)의 하면(OP3_B)의 레벨보다 낮을 수 있다. 제8 개구(OP8)의 측벽(OP8_S)은 제3 개구(OP3)의 하면(OP3_B)과 제8 개구(OP8)의 하면(OP8_B)을 연결할 수 있다. 제8 개구(OP8)의 하면(OP8_B)의 레벨은 제4 개구(OP4)의 하면(OP4_B)의 레벨보다 낮을 수 있다. 제8 개구(OP8)의 하면(OP8_B)의 레벨은 제7 개구(OP7)의 하면(OP7_B)의 레벨보다 낮을 수 있다. 제7 개구(OP7)의 하면(OP7_B)의 레벨, 제3 개구(OP3)의 하면(OP3_B)의 레벨 및 제4 개구(OP4)의 하면(OP4_B)의 레벨은 동일할 수 있다.
도 2, 8a, 8b 및 8c를 참조하면, 하드마스크막(HM)을 식각 마스크로 이용하여 제3 식각 공정을 수행할 수 있다(S60). 일부 실시예들에 있어서, 제3 식각 공정을 통해 하드마스크막(HM) 및 절연 구조체(IS)가 식각될 수 있다. 제3 식각 공정을 통해 하드마스크막(HM)이 완전히 제거될 수 있다. 다시 말하면, 제3 식각 공정을 통해 하드마스크막(HM)의 전부가 제거될 수 있다.
제3 식각 공정이 수행되어, 제9 개구들(OP9), 제10 개구들(OP10), 제11 개구들(OP11) 및 제12 개구들(OP12)이 형성될 수 있다. 제3 및 제8 개구들(OP3, OP8)을 통해 절연 구조체(IS)가 식각되어, 제9 및 제12 개구들(OP9, OP12)이 형성될 수 있다. 제3 개구들(OP3)이 절연 구조체(IS)에 전사되어, 제9 개구들(OP9)이 형성될 수 있다. 제8 개구들(OP8)이 절연 구조체(IS)의 제1 절연막(110)에 전사되어, 제12 개구들(OP12)이 형성될 수 있다. 제9 개구(OP9)는 절연 구조체(IS)의 제1 및 제2 절연막들(110, 120)에 의해 정의될 수 있다. 제12 개구(OP12)는 절연 구조체(IS)의 제1 절연막(110)에 의해 정의될 수 있다.
제4 개구들(OP4)을 통해 절연 구조체(IS)가 식각되어, 제10 개구들(OP10)이 형성될 수 있다. 제4 개구들(OP4)이 절연 구조체(IS)에 전사되어, 제10 개구들(OP10)이 형성될 수 있다. 제10 개구(OP10)는 절연 구조체(IS)의 제1 및 제2 절연막들(110, 120)에 의해 정의될 수 있다.
제7 개구들(OP7)을 통해 절연 구조체(IS)가 식각되어, 제11 개구들(OP11)이 형성될 수 있다. 제7 개구들(OP7)이 절연 구조체(IS)에 전사되어, 제11 개구들(OP11)이 형성될 수 있다. 제11 개구(OP11)는 절연 구조체(IS)의 제1 및 제2 절연막들(110, 120)에 의해 정의될 수 있다.
제12 개구(OP12)는 제9 개구(OP9)와 연결될 수 있다. 제9 개구들(OP9)은 복수개의 제12 개구들(OP12)과 연결되는 제9 개구(OP9)를 포함할 수 있다. 제12 개구(OP12)는 제9 개구(OP9)와 제3 방향(D3)으로 중첩될 수 있다. 일 예로, 제12 개구(OP12)는 제9 개구(OP9)와 수직적으로 중첩될 수 있다. 제12 개구(OP12)의 최대 폭은 제9 개구(OP9)의 최소 폭보다 작을 수 있다. 일 예로, 제12 개구(OP12)의 제2 방향(D2)으로의 최대 폭은 제9 개구(OP9)의 제2 방향(D2)으로의 최소 폭보다 작을 수 있다. 제11 개구(OP11)의 최대 폭은 제9 개구(OP9)의 최소 폭보다 작을 수 있다. 일 예로, 제11 개구(OP11)의 제2 방향(D2)으로의 최대 폭은 제9 개구(OP9)의 제2 방향(D2)으로의 최소 폭보다 작을 수 있다.
제12 개구(OP12)의 하면(OP12_B)의 레벨은 제9 개구(OP9)의 하면(OP9_B)의 레벨보다 낮을 수 있다. 제12 개구(OP12)의 측벽(OP12_S)은 제9 개구(OP9)의 하면(OP9_B)과 제12 개구(OP12)의 하면(OP12_B)을 연결할 수 있다. 제12 개구(OP12)의 하면(OP12_B)의 레벨은 제10 개구(OP10)의 하면(OP10_B)의 레벨보다 낮을 수 있다. 제12 개구(OP12)의 하면(OP12_B)의 레벨은 제11 개구(OP11)의 하면(OP11_B)의 레벨보다 낮을 수 있다. 제11 개구(OP11)의 하면(OP11_B)의 레벨, 제9 개구(OP9)의 하면(OP9_B)의 레벨 및 제10 개구(OP10)의 하면(OP10_B)의 레벨은 동일할 수 있다.
제3 식각 공정을 통해 제9 내지 제12 개구들(OP9, OP10, OP11, OP12)이 형성되어, 컨택들(CT)이 노출될 수 있다.
도 2, 1a, 1b, 1c 및 1d를 참조하면, 제9 내지 제12 개구들(OP9, OP10, OP11, OP12) 내에 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 형성할 수 있다(S70). 제1 내지 제3 도전 라인들(CL1, CL2, CL3)을 형성하는 것은, 제9 내지 제12 개구들(OP9, OP10, OP11, OP12)을 도전 물질로 채우는 것을 포함할 수 있다. 제1 도전 라인(CL1)은 제9 개구(OP9)를 도전 물질로 채우거나, 제9 및 제12 개구들(OP9, OP12)을 도전 물질로 채워 형성될 수 있다. 제2 도전 라인(CL2)은 제10 개구(OP10)를 도전 물질로 채워 형성될 수 있다. 제3 도전 라인(CL3)은 제11 개구(OP11)를 도전 물질로 채워 형성될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 동시에 형성될 수 있다.
본 개시의 실시예들에 따른 반도체 장치의 제조 방법은 제2 포토 레지스트 패턴(220)의 제6 개구(OP6)를 이용하여 제1 희생 패턴(SA1)을 식각하는 공정을 포함함으로써, 제2 포토 레지스트 패턴(220)의 개구들이 상대적으로 균일하게 배치될 수 있다. 이에 따라, 제2 포토 레지스트 패턴(220)을 형성하는 공정 및 제2 포토 레지스트 패턴(220)을 이용한 식각 공정의 균일성의 향상될 수 있다.
도 9는 본 개시의 일부 실시예들에 따른 반도체 장치의 도전 라인 및 컨택을 설명하기 위한 단면도이다.
도 9를 참조하면, 반도체 장치(2)는 절연 구조체(ISa), 절연 구조체(ISa) 내의 도전 라인(CLa) 및 컨택(CTa)을 포함할 수 있다.
도전 라인(CLa)은 제1 배리어막(BL1a) 및 제1 도전막(CO1a)을 포함할 수 있다. 제1 배리어막(BL1a)은 제1 도전막(CO1a)을 둘러쌀 수 있다. 제1 배리어막(BL1a)은 제1 도전막(CO1a)의 하면 및 측벽을 덮을 수 있다. 제1 배리어막(BL1a) 및 제1 도전막(CO1a)은 서로 다른 도전 물질을 포함할 수 있다. 일 예로, 제1 배리어막(BL1a)은 탄탈륨 질화물을 포함할 수 있고, 제1 도전막(CO1a)은 구리를 포함할 수 있다.
컨택(CTa)은 제2 배리어막(BL2a) 및 제2 도전막(CO2a)을 포함할 수 있다. 제2 배리어막(BL2a)은 제2 도전막(CO2a)을 둘러쌀 수 있다. 제2 배리어막(BL2a)은 제2 도전막(CO2a)의 하면 및 측벽을 덮을 수 있다. 제2 배리어막(BL2a) 및 제2 도전막(CO2a)은 서로 다른 도전 물질을 포함할 수 있다.
도전 라인(CLa)은 베이스부(BAa) 및 돌출부(PTa)를 포함할 수 있다. 돌출부(PTa)는 베이스부(BAa)의 하면(BAa_B)으로부터 돌출할 수 있다. 베이스부(BAa) 및 돌출부(PTa) 각각은 제1 배리어막(BL1a)의 일부 및 제1 도전막(CO1a)의 일부를 포함할 수 있다. 컨택(CTa)은 도전 라인(CLa)의 베이스부(BAa) 및 돌출부(PTa)에 접할 수 있다. 컨택(CTa)의 상면(CTa_T)은 베이스부(BAa)의 하면(BAa_B)에 접할 수 있다. 컨택(CTa)의 측벽(CTa_S)은 돌출부(PTa)의 하면(PTa_B) 및 측벽(PTa_S)에 접할 수 있다. 컨택(CTa)의 제2 배리어막(BL2a) 및 제2 도전막(CO2a)은 도전 라인(CLa)의 제1 배리어막(BL1a)에 접할 수 있다. 컨택(CTa)은 도전 라인(CLa)의 제1 도전막(CO1a)과 이격될 수 있다.
도 10은 본 개시의 일부 실시예들에 따른 반도체 장치의 도전 라인 및 컨택을 설명하기 위한 단면도이다.
도 10을 참조하면, 반도체 장치(3)는 절연 구조체(ISb), 절연 구조체(ISb) 내의 도전 라인(CLb) 및 컨택(CTb)을 포함할 수 있다.
도전 라인(CLb)은 제1 배리어막(BL1b) 및 제1 도전막(CO1b)을 포함할 수 있다. 컨택(CTb)은 제2 배리어막(BL2b) 및 제2 도전막(CO2b)을 포함할 수 있다.
도전 라인(CLb)은 베이스부(BAb) 및 돌출부(PTb)를 포함할 수 있다. 컨택(CTb)은 도전 라인(CLb)의 돌출부(PTb)에 접할 수 있다. 컨택(CTb)의 상면(CTb_T)은 돌출부(PTb)의 하면(PTb_B)에 접할 수 있다. 컨택(CTb)은 베이스부(BAb)와 이격될 수 있다. 컨택(CTb)의 제2 배리어막(BL2b) 및 제2 도전막(CO2b)은 도전 라인(CLb)의 제1 배리어막(BL1b)에 접할 수 있다.
도 11은 본 개시의 일부 실시예들에 따른 반도체 장치의 도전 라인 및 컨택을 설명하기 위한 단면도이다.
도 11을 참조하면, 반도체 장치(4)는 절연 구조체(ISc), 절연 구조체(ISc) 내의 도전 라인(CLc) 및 컨택(CTc)을 포함할 수 있다.
도전 라인(CLc)은 제1 배리어막(BL1c) 및 제1 도전막(CO1c)을 포함할 수 있다. 컨택(CTc)은 제2 배리어막(BL2c) 및 제2 도전막(CO2c)을 포함할 수 있다.
도전 라인(CLc)은 베이스부(BAc) 및 돌출부(PTc)를 포함할 수 있다. 컨택(CTc)은 도전 라인(CLc)의 베이스부(BAc)에 접할 수 있다. 컨택(CTc)의 상면(CTc_T)은 베이스부(BAc)의 하면(BAc_B)에 접할 수 있다. 컨택(CTc)은 돌출부(PTc)와 이격될 수 있다. 컨택(CTc)의 제2 배리어막(BL2c) 및 제2 도전막(CO2c)은 도전 라인(CLc)의 제1 배리어막(BL1c)에 접할 수 있다.
도 12a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 12b는 도 12a의 A3-A3’선에 따른 단면도이다. 도 12c는 도 12a의 B3-B3’선에 따른 단면도이다. 도 12d는 도 12a의 C3-C3’선에 따른 단면도이다. 도 12e는 도 12a의 D3-D3’선에 따른 단면도이다.
도 12a, 12b, 12c, 12d 및 12e를 참조하면, 반도체 장치(5)는 기판(300d)을 포함할 수 있다. 기판(300d)은 제1 활성 영역들(PRd) 및 제2 활성 영역들(NRd)을 포함할 수 있다. 일부 실시예들에 있어서, 제1 활성 영역(PRd)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NRd)은 NMOSFET 영역일 수 있다. 제1 및 제2 활성 영역들(PRd, NRd)은 제1 방향(D1)으로 연장할 수 있다. 제1 및 제2 활성 영역들(PRd, NRd)은 기판(300d)의 일부일 수 있다.
제1 트렌치들(TR1d)에 의해 제1 활성 영역들(PRd) 및 제2 활성 영역들(NRd)이 정의될 수 있다. 제1 활성 영역(PRd) 및 제2 활성 영역(NRd) 각각은 서로 인접하는 2개의 제1 트렌치들(TR1d) 사이에 제공될 수 있다. 제1 및 제2 활성 영역들(PRd, NRd)은 제2 방향(D2)으로 서로 이격될 수 있다.
기판(300d)은 각각의 제1 활성 영역들(PRd) 상에 제공되는 복수개의 제1 활성 패턴들(AP1d)을 포함할 수 있다. 제1 활성 패턴들(AP1d)은 제1 활성 영역(PRd)에서 제3 방향(D3)으로 돌출할 수 있다. 제1 활성 패턴들(AP1d)은 기판(300d)의 일부일 수 있다. 제1 활성 패턴들(AP1d)은 제1 방향(D1)으로 연장할 수 있다.
제2 트렌치들(TR2d)에 의해 제1 활성 패턴들(AP1d)이 정의될 수 있다. 제2 트렌치(TR2d)는 서로 인접하는 2개의 제1 활성 패턴들(AP1d) 사이에 제공될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1d)은 제2 트렌치(TR2d)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
기판(300d)은 각각의 제2 활성 영역들(NRd) 상에 제공되는 복수개의 제2 활성 패턴들(AP2d)을 포함할 수 있다. 제2 활성 패턴들(AP2d)은 제2 활성 영역(NRd)에서 제3 방향(D3)으로 돌출할 수 있다. 제2 활성 패턴들(AP2d)은 기판(300d)의 일부일 수 있다. 제2 활성 패턴들(AP2d)은 제1 방향(D1)으로 연장할 수 있다.
제3 트렌치들(TR3d)에 의해 제2 활성 패턴들(AP2d)이 정의될 수 있다. 제3 트렌치(TR3d)는 서로 인접하는 2개의 제2 활성 패턴들(AP2d) 사이에 제공될 수 있다. 서로 인접하는 제2 활성 패턴들(AP2d)은 제3 트렌치(TR3d)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
기판(300d) 상에 소자 분리막(STd)이 제공될 수 있다. 소자 분리막(STd)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막(STd)은 산화물을 포함할 수 있다. 소자 분리막(STd)은 제1 내지 제3 트렌치들(TR1d, TR2d, TR3d)을 채울 수 있다. 소자 분리막(STd)은 제1 및 제2 활성 영역들(PRd, NRd)을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1d, AP2d)은 소자 분리막(STd)을 관통할 수 있다.
제1 활성 패턴들(AP1d) 상에 제1 소스/드레인 패턴들(SD1d)이 제공될 수 있다. 일부 실시예들에 있어서, 제1 소스/드레인 패턴들(SD1d)은 P형 불순물 영역들일 수 있다. 제1 소스/드레인 패턴들(SD1d)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 소스/드레인 패턴들(SD1d) 사이에 제1 채널(CH1d)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1d) 사이에 개재되는 제1 활성 패턴(AP1d)의 일부가 제1 채널(CH1d)로 정의될 수 있다.
제2 활성 패턴들(AP2d) 상에 제2 소스/드레인 패턴들(SD2d)이 제공될 수 있다. 일부 실시예들에 있어서, 제2 소스/드레인 패턴들(SD2d)은 N형 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2d)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 소스/드레인 패턴들(SD2d) 사이에 제2 채널(CH2d)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2d) 사이에 개재되는 제2 활성 패턴(AP2d)의 일부가 제2 채널(CH2d)로 정의될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1d, SD2d)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1d, SD2d)은 반도체 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1d, AP2d)의 제1 및 제2 채널들(CH1d, CH2d) 상에 게이트 구조체들(GTd)이 제공될 수 있다. 게이트 구조체들(GTd)은 제2 방향(D2)으로 연장할 수 있다. 게이트 구조체들(GTd)은 제1 방향(D1)으로 이격될 수 있다. 각각의 게이트 구조체들(GTd)은 제1 및 제2 채널들(CH1d, CH2d)의 측벽들 및 상면들을 덮을 수 있다.
각각의 게이트 구조체들(GTd)은 게이트 전극(GEd), 게이트 절연막(GId), 게이트 스페이서(GSd) 및 게이트 캐핑막(GPd)을 포함할 수 있다. 게이트 전극(GEd)은 제2 방향(D2)으로 연장할 수 있다, 게이트 전극(GEd)은 도전 물질을 포함할 수 있다. 게이트 전극(GEd)의 양 측에 게이트 스페이서들(GSd)이 제공될 수 있다. 게이트 스페이서들(GSd)은 절연 물질을 포함할 수 있다. 게이트 절연막(GId)은 게이트 전극(GEd)의 측벽 및 하면을 덮을 수 있다. 게이트 절연막(GId)에 의해 게이트 전극(GEd)이 제1 채널(CH1d) 또는 제2 채널(CH2d)과 이격될 수 있다. 게이트 절연막(GId)에 의해 게이트 전극(GEd)이 게이트 스페이서(GSd)와 이격될 수 있다. 게이트 절연막(GId)은 절연 물질을 포함할 수 있다. 게이트 캐핑막(GPd)은 게이트 전극(GEd)의 상면을 덮을 수 있다. 게이트 캐핑막(GPd)은 절연 물질을 포함할 수 있다.
게이트 구조체(GTd)는 게이트 분리막(ILd)을 더 포함할 수 있다. 게이트 분리막(ILd)은 게이트 전극들(GEd) 사이에 개재되어 게이트 전극들(GEd)을 서로 분리할 수 있다. 게이트 분리막(ILd)에 의해 게이트 전극들(GEd)이 제2 방향(D2)으로 서로 이격될 수 있다.
지1 및 제2 소스/드레인 패턴들(SD1d, SD2d)을 덮는 제1 절연막(310d)이 제공될 수 있다. 제1 절연막(310d)은 절연 물질을 포함할 수 있다. 제1 절연막(310d) 및 게이트 구조체들(GTd)을 덮는 제2 절연막(320d)이 제공될 수 있다. 제2 절연막(320d)은 절연 물질을 포함할 수 있다.
제1 및 제2 절연막들(310d, 320d)을 관통하는 제1 활성 컨택들(AC1d) 및 제2 활성 컨택들(AC2d)이 제공될 수 있다. 각각의 제1 활성 컨택들(AC1d)은 각각의 제1 소스/드레인 패턴들(SD1d)과 연결될 수 있다. 각각의 제2 활성 컨택들(AC2d)은 각각의 제2 소스/드레인 패턴들(SD2d)과 연결될 수 있다.
각각의 제1 및 제2 활성 컨택들(AC1d, AC2d)은 제1 방향(D1)으로 서로 인접하는 게이트 구조체들(GTd) 사이에 제공될 수 있다. 각각의 제1 및 제2 활성 컨택들(AC1d, AC2d)은 제1 방향(D1)으로 서로 인접하는 게이트 전극들(GEd) 사이에 제공될 수 있다.
제2 절연막(320d), 제1 활성 컨택들(AC1d) 및 제2 활성 컨택들(AC2d)을 덮는 절연 구조체(ISd)가 제공될 수 있다. 절연 구조체(ISd)는 제2 절연막(320d)을 덮는 제3 절연막(330d) 및 제3 절연막(330d)을 덮는 제4 절연막(340d)을 포함할 수 있다. 제3 절연막(340d) 및 제4 절연막(340d)은 절연 물질을 포함할 수 있다.
절연 구조체(ISd) 내에 제1 도전 라인들(CL1d), 제2 도전 라인들(CL2d) 및 제3 도전 라인들(CL3d)이 제공될 수 있다. 제1 내지 제3 도전 라인들(CL1d, CL2d, CL3d)는 제1 방향(D1)으로 연장할 수 있다. 제1 도전 라인들(CL1d) 중 적어도 하나는 베이스부 및 돌출부(PTd)를 포함할 수 있다. 제1 도전 라인들(CL1d)은 파워 라인들일 수 있다. 제2 및 제3 도전 라인들(CL2d, CL3d)은 신호 라인들일 수 있다. 제2 및 제3 도전 라인들(CL2d, CL3d)의 하면들의 레벨은 제1 도전 라인(CL1d)의 베이스부의 하면의 레벨과 동일할 수 있다. 제2 및 제3 도전 라인들(CL2d, CL3d)의 하면들의 레벨은 제1 도전 라인(CL1d)의 돌출부(PTd)의 하면의 레벨보다 높을 수 있다.
절연 구조체(ISd) 내에 컨택들(CTd)이 제공될 수 있다. 컨택들(CTd)은 제1 활성 컨택들(AC1d), 제2 활성 컨택들(AC2d) 및 게이트 전극들(GEd)을 제1 내지 제3 도전 라인들(CL1d, CL2d, CL3d)에 전기적으로 연결할 수 있다.
제1 도전 라인(CL1d)은 컨택(CTd)을 통해 제1 활성 컨택(AC1d)과 전기적으로 연결될 수 있다. 제1 도전 라인(CL1d)은 컨택(CTd)을 통해 제2 활성 컨택(AC2d)과 전기적으로 연결될 수 있다. 각각의 제2 및 제3 도전 라인들(CL2d, CL3d)은 컨택(CTd)을 통해 게이트 전극(GEd), 제1 활성 컨택(AC1d) 또는 제2 활성 컨택(AC2d)에 전기적으로 연결될 수 있다.
도 13a, 13b, 13c 및 13d는 본 개시의 일부 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 13a, 13b, 13c 및 13d를 참조하면, 반도체 장치(6)는 기판(300e)을 포함할 수 있다. 기판(300e)은 제1 활성 영역들(PRe) 및 제2 활성 영역들(NRe)을 포함할 수 있다. 제1 트렌치들(TR1e)에 의해 제1 활성 영역들(PRe) 및 제2 활성 영역들(NRe)이 정의될 수 있다.
기판(300e)은 각각의 제1 활성 영역들(PRe) 상에 제공되는 각각의 제1 활성 패턴들(AP1e)을 포함할 수 있다. 기판(300e)은 각각의 제2 활성 영역들(NRe) 상에 제공되는 각각의 제2 활성 패턴들(AP2e)을 포함할 수 있다. 기판(300e) 상에 소자 분리막(STe)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1e, AP2e)은 소자 분리막(STe)을 관통할 수 있다.
제1 활성 패턴(AP1e) 상에 제1 소스/드레인 패턴들(SD1e)이 제공될 수 있다. 제1 활성 패턴(AP1e) 상의 제1 소스/드레인 패턴들(SD1e)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 소스/드레인 패턴들(SD1e) 사이에 복수개의 제1 채널들(CH1e)이 제공될 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 소스/드레인 패턴들(SD1e) 사이의 복수개의 제1 채널들(CH1e)은 제3 방향(D3)으로 서로 이격되어 제3 방향(D3)으로 중첩될 수 있다.
제2 활성 패턴(AP2e) 상에 제2 소스/드레인 패턴들(SD2e)이 제공될 수 있다. 제2 활성 패턴(AP2e) 상의 제2 소스/드레인 패턴들(SD2e)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 소스/드레인 패턴들(SD2e) 사이에 복수개의 제2 채널들(CH2e)이 제공될 수 있다. 제1 방향(D1)으로 서로 인접하는 제2 소스/드레인 패턴들(SD2e) 사이의 복수개의 제2 채널들(CH2e)은 제3 방향(D3)으로 서로 이격되어 제3 방향(D3)으로 중첩될 수 있다.
게이트 전극(GEe), 게이트 절연막(GIe), 게이트 스페이서(GSe) 및 게이트 캐핑막(GPe)을 각각 포함하는 게이트 구조체들(GTe)이 제공될 수 있다. 게이트 전극(GEe)은 복수개의 제1 채널들(CH1e) 및 복수개의 제2 채널들(CH2e)을 둘러쌀 수 있다. 게이트 전극(GEe)은 제3 방향(D3)으로 서로 이격되는 제1 채널들(CH1e) 사이에 개재되는 부분, 제3 방향(D3)으로 서로 이격되는 제2 채널들(CH2e) 사이에 개재되는 부분, 제1 채널(CH1e)과 제1 활성 패턴(AP1e) 사이에 개재되는 부분 및 제2 채널(CH2e)과 제2 활성 패턴(AP2e) 사이에 개재되는 부분을 포함할 수 있다. 게이트 절연막(GIe)은 게이트 전극(GEe)과 제1 채널들(CH1e) 사이. 게이트 전극(GEe)과 제2 채널들(CH2e) 사이 및 게이트 전극(GEe)과 제1 및 제2 활성 패턴들(AP1e, AP2e) 사이에 개재될 수 있다.
지1 및 제2 소스/드레인 패턴들(SD1e, SD2e)을 덮는 제1 절연막(310e)이 제공될 수 있다. 제1 절연막(310e) 및 게이트 구조체들(GTe)을 덮는 제2 절연막(320e)이 제공될 수 있다.
제1 및 제2 절연막들(310e, 320e)을 관통하는 제1 활성 컨택들(AC1e) 및 제2 활성 컨택들(AC2e)이 제공될 수 있다. 제2 절연막(320e), 제1 활성 컨택들(AC1e) 및 제2 활성 컨택들(AC2e)을 덮는 절연 구조체(ISe)가 제공될 수 있다. 절연 구조체(ISe)는 제2 절연막(320e)을 덮는 제3 절연막(330e) 및 제3 절연막(330e)을 덮는 제4 절연막(340e)을 포함할 수 있다.
절연 구조체(ISe) 내에 제1 도전 라인들(CL1e), 제2 도전 라인들(CL2e) 및 제3 도전 라인들(CL3e)이 제공될 수 있다. 절연 구조체(ISe) 내에 컨택들(CTe)이 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 기판
IS: 절연 구조체
HM: 하드마스크막
210: 제1 포토 레지스트 패턴
220: 제2 포토 레지스트 패턴

Claims (10)

  1. 절연 구조체를 형성하는 것;
    상기 절연 구조체 상에 하드마스크막을 형성하는 것;
    상기 하드마스크막에 제1 개구를 형성하는 제1 식각 공정을 수행하는 것;
    상기 제1 개구 내에 제1 희생 패턴을 형성하는 것;
    상기 하드마스크막 상에 제2 개구 및 제3 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 것, 상기 제2 개구는 상기 제1 희생 패턴의 상면을 노출시키고, 상기 제3 개구는 상기 하드마스크막의 상면을 노출시키고; 및
    상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 식각 공정을 수행하는 것은,
    상기 제2 개구를 통해 상기 제1 희생 패턴을 일부 식각하는 것, 및 상기 제3 개구를 통해 상기 하드마스크막을 식각하여 제4 개구를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 식각 공정을 수행하는 것은,
    상기 제1 개구 내에서 상기 제1 희생 패턴을 완전히 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 개구는 상기 제1 희생 패턴과 중첩되는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 개구의 하면은 상기 제1 희생 패턴의 상면에 의해 정의되는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제2 식각 공정을 수행하는 것은,
    상기 제1 개구와 연결되는 제4 개구를 형성하는 것을 더 포함하고,
    상기 제4 개구의 측벽은 상기 제4 개구의 하면 및 상기 제1 개구의 하면을 연결하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 포토 레지스트 패턴은 상기 제1 희생 패턴의 상기 상면의 제1 부분을 노출시키고, 상기 제1 희생 패턴의 상기 상면의 제2 부분을 덮는 반도체 장치의 제조 방법.
  8. 절연 구조체를 형성하는 것;
    상기 절연 구조체 상에 하드마스크막을 형성하는 것;
    상기 하드마스크막에 제1 개구 및 제2 개구를 형성하는 제1 식각 공정을 수행하는 것;
    상기 제1 개구 내에 제1 희생 패턴을 형성하고, 상기 제2 개구 내에 제2 희생 패턴을 형성하는 것;
    상기 하드마스크막 상에 제3 개구를 포함하는 제1 포토 레지스트 패턴을 형성하는 것, 상기 제3 개구는 상기 제1 희생 패턴의 상면을 노출시키고, 상기 제1 포토 레지스트 패턴은 상기 제2 희생 패턴을 덮고; 및
    상기 제1 포토 레지스트 패턴을 식각 마스크로 이용하여 제2 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 포토 레지스트 패턴은 상기 하드마스크막의 상면을 노출시키는 제4 개구를 더 포함하고,
    상기 제2 식각 공정을 수행하는 것은,
    상기 제3 개구를 통해 상기 제1 희생 패턴을 식각하는 것, 및 상기 제4 개구를 통해 상기 하드마스크막을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제3 개구의 폭 및 상기 제4 개구의 폭은 실질적으로 동일한 반도체 장치의 제조 방법.
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