KR20220033457A - 게이트와 드레인/소스 영역을 직접 연결하는 금속 상호연결부를 구비한 트랜지스터 구조체 - Google Patents

게이트와 드레인/소스 영역을 직접 연결하는 금속 상호연결부를 구비한 트랜지스터 구조체 Download PDF

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KR20220033457A
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차오-춘 루
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에트론 테크놀로지, 아이엔씨.
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Abstract

트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 및 제1 전도성 영역을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 상기 반도체 표면 위에 있으며, 상기 게이트 구조체를 드러내 보이도록 제1 오목부가 형성된다. 상기 반도체 표면 아래에는 채널 영역이 있다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합되고, 상기 제1 전도성 영역을 드러내 보이도록 제2 오목부가 형성된다. 포토리소그래피 공정에서의 마스크 패턴이 상기 제1 오목부를 규정하는 데 사용되며, 상기 마스크 패턴은 상기 제1 오목부의 일차원 길이만 규정한다.

Description

게이트와 드레인/소스 영역을 직접 연결하는 금속 상호연결부를 구비한 트랜지스터 구조체 {TRANSISTOR STRUCTURE WITH METAL INTERCONNECTION DIRECTLY CONNECTING GATE AND DRAIN/SOURCE REGIONS}
본 발명은 트랜지스터 구조체에 관한 것으로, 특히 트랜지스터 구조체의 크기를 효과적으로 줄이기 위해 소스/드레인 영역과 콘택트-개구부의 길이를 정밀하게 제어할 수 있는 트랜지스터 구조체에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor, MOSFET)의 모든 치수를 축소하는 설계 지침은 1974년에 R. Dennard 등에 의해 공개된 논문에 개시되었으며, 트랜지스터의 크기를 줄이는 방법은 실리콘 웨이퍼의 선형 치수에서 최소 물리 배선 폭(minimum physical feature size)를 줄였던 주요 기술적 요구사항이다.
종래의 FinFET 트랜지스터 구조체에 관한 도 1a∼도 1c를 참조하기 바란다. 도 1a는 종래의 FinFET 평면도 구조를 도시한다. 도 1b는 도 1a의 절단선 1에 기초한 단면도를 도시하고, 도 1c는 도 1a의 절단선 2에 기초한 단면도를 도시한다. 도 1b에 도시된 바와 같이, 종래의 FinFET 트랜지스터의 소스 및 드레인은 금속-0 활성 영역(금속-0 Active Area, M0_AA) 층에 연결된다. 금속-0 활성 영역(M0_AA) 층의 상단(top)에는 금속과 같은 전도성 물질로 완전히 채워진 콘택트 구멍(contact-hole, CT)이 있다. 도 1c에 도시된 바와 같이, FinFET의 게이트는 금속-0 게이트(Metal-0 gate, M0_gate) 층에 연결된다. 이러한 금속-0 게이트(M0_gate) 층은 다른 콘택트 구멍에 연결될 것이다.
오늘날, 실리콘 기술, 특히 MOSFET은 (연구 및 설계에서) 28nm에서 3nm로 빠르게 축소되고 있지만, MOSFET을 축소하는 방법은 매우 고가의 리소그래피 장비(예: 극자외선 리소그래피(extreme ultraviolet lithography, EUV), 심자외선 리소그래피(deep ultraviolet lithography, DUV) 등), 다수의 고가 마스크, 복잡한 에칭 기술, 소모형(exhausted) 콘택트 구멍 개구부, 금속화 기술 등과 같은 정교한 기술에 의존해야 한다. 특히 반도체 제조 공정에서 사용되는 종래의 콘택트 구멍 마스크의 경우, 각각이 직사각형 유사(rectangle-like) 형상 또는 정사각형 유사(square-like) 형상인 많은 콘택트 마스크 패턴이 있으며, 이러한 콘택트 마스크 패턴은 게이트/드레인/소스에 연결하기 위한 콘택트 구멍 개구부의 2차원 길이를 규정하기 위해 포토리소그래피 공정을 기반으로 재현된다. 최소 배선 폭 또는 기술 공정 노드(technology process node)가 몇 나노미터 규모로 줄어듦에 따라, 그러한 고가의 EUV 장비, 복잡한 에칭 기술, 콘택트 마스크의 소모형 콘택트 구멍 개구부 및 극도로 엄격한 설계 규칙은 이러한 콘택트 구멍과 트랜지스터의 게이트/드레인/소스 사이의 오정렬을 방지하거나 수용해야 한다. 따라서 이러한 트랜지스터의 제조 비용은 극적으로 증가하고 이러한 트랜지스터의 영역 크기는 최소 배선 폭 또는 기술 공정 노드가 줄어들 때 비례적으로 줄어들 수 없다.
따라서, 실리콘 웨이퍼의 평면 영역 내에 더 많은 MOSFET을 집적하기 위해 MOSFET의 크기를 효과적으로 축소하는 방법은 MOSFET 설계자에게 중요한 문제가 되었다.
본 발명의 일 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 MOSFET 트랜지스터의 게이트, 소스 또는 드레인에 대응하는 콘택트 구멍을 형성하는 새로운 방법을 제공한다. 본 발명은 포토리소그래피 공정 감도 및 콘택트 구멍과 게이트/소스/드레인 영역 사이의 오정렬 문제를 감소시킬 수 있다.
또한, 본 발명은 1차원 마스크 패턴(예: 줄무늬 모양)을 제공하여, 작은 콘택트 구멍 개구부용의 2차원 마스크 패턴으로부터 파생된 오정렬 문제를 감소시키고, 광 회절 효과 및 더 적은 광자가 작은 콘택트 구멍으로 들어가는 종래의 공정 흐름의 문제도 감소시킨다. 트랜지스터 구조체는 반도체 기판(semiconductor substrate), 게이트 구조체(gate structure), 채널 영역(channel region), 및 제1 전도성 영역(conductive region)을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 상기 반도체 표면 위에 있으며, 상기 게이트 구조체를 드러내 보이도록 제1 오목부가 형성된다. 상기 반도체 표면 아래에는 채널 영역이 있다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합되고, 상기 제1 전도성 영역을 드러내 보이도록 제2 오목부가 형성된다. 또한, 포토리소그래피 공정에서의 마스크 패턴이 상기 제1 오목부를 규정하는 데 사용되며, 상기 마스크 패턴은 상기 제1 오목부의 일차원 길이만 규정한다.
본 발명의 일 측면에 따르면, 상기 제1 오목부는 제1 유전체 층으로 둘러싸여 있고, 상기 제2 오목부는 제2 유전체 층으로 둘러싸여 있다.
본 발명의 다른 측면에 따르면, 상기 제1 유전체 층 및 상기 제2 유전체 층은 산화물 증착 공정에 의해 동시에 형성된다.
본 발명의 다른 측면에 따르면, 상기 제1 오목부 또는 상기 제2 오목부의 길이는 최소 배선 폭(minimum feature size)보다 작다.
본 발명의 다른 측면에 따르면, 상기 제1 오목부의 수직 길이는 상기 제2 오목부의 수평 길이와 동일하거나 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역 옆에 제1 격리 영역을 더 포함하고; 상기 게이트 구조체와 상기 제1 격리 영역 사이의 상기 제1 전도성 영역의 길이는 원래 상기 게이트 구조체의 길이를 규정하도록 구성된 단일 포토리소그래피 공정에 의해 제어된다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역 및 제1 전도성 영역을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 길이를 가지며, 상기 게이트 구조체 위에 제1 오목부가 위치한다. 상기 채널 영역은 상기 반도체 표면 아래에 있다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합되고, 상기 제1 전도성 영역 위에 제2 오목부가 위치한다. 또한, 포토리소그래피 공정에서의 마스크 패턴이 상기 제1 오목부를 규정하는 데 사용되며, 상기 마스크 패턴의 형상이 상기 제1 오목부의 형상과 상이하다.
본 발명의 다른 측면에 따르면, 상기 마스크 패턴의 형상은 줄무늬와 유사한 형상이(stripe-like shape)고, 상기 제1 오목부의 형상은 직사각형과 유사한 형상(rectangle-like shape) 또는 정사각형 유사 형상(square-like shape)이다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역은 상기 반도체 기판에 접하는 고농도 도핑 영역(highly doped region) 및 상기 고농도 도핑 영역에 접하는 코어 금속 열(core metal column)을 포함한다.
본 발명의 다른 측면에 따르면, 상기 코어 금속 열은 상기 반도체 기판에 접하고, 상기 고농도 도핑 영역은 상기 반도체 기판을 통해 전압원에 전기적으로 결합된다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 복수의 핀 구조체(fin structure), 및 게이트 구조체를 포함한다. 상기 복수의 핀 구조체는 상기 반도체 기판으로부터 형성되며, 각각의 핀 구조체는 채널 영역 및 상기 채널 영역에 결합된 제1 전도성 영역을 포함한다.
상기 게이트 구조체는 상기 복수의 핀 구조체의 각각의 핀 구조체를 가로지르며, 상기 게이트 구조체를 드러내 보이도록 제1 오목부가 형성되고, 상기 하나의 핀 구조체의 제1 전도성 영역을 드러내 보이도록 제2 오목부가 형성된다. 또한, 각각의 핀 구조체의 제1 전도성 영역은 서로 물리적으로 분리되어 있다.
본 발명의 다른 측면에 따르면, 상기 제1 오목부의 수직 길이는 상기 제2 오목부의 수평 길이와 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 제1 오목부를 채우고 상기 제2 오목부를 채우도록 형성된 금속 연결 층을 더 포함한다.
본 발명의 다른 측면에 따르면, 다른 핀 구조체의 제1 전도성 영역을 드러내 보이도록 제3 오목부가 형성되고, 상기 금속 연결 층은 상기 제3 오목부를 채우고 적어도 상기 제2 오목부에서 상기 제3 오목부로 연장된다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 수평 길이는 상기 금속 연결 층의 수평 길이와 동일하거나 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 수평 길이는 최소 배선 폭과 동일하거나 실질적으로 동일하다.
본 발명의 다른 실시예는 트랜지스터 구조체를 제공한다. 상기 트랜지스터 구조체는 반도체 기판, 게이트 구조체, 채널 영역, 제1 전도성 영역 및 금속 연결 층을 포함한다. 상기 반도체 기판은 반도체 표면을 갖는다. 상기 게이트 구조체는 상기 반도체 표면 위에 있고, 상기 게이트 구조체를 드러내 보이도록 제1 오목부가 형성된다. 상기 채널 영역은 상기 반도체 표면 아래에 있다. 상기 제1 전도성 영역은 상기 채널 영역에 전기적으로 결합되고, 상기 제1 전도성 영역을 드러내 보이도록 제2 오목부가 형성된다. 상기 금속 연결 층은 상기 제1 오목부를 채우고 상기 제2 오목부를 채우도록 형성된다. 또한, 상기 제1 오목부의 수직 길이는 상기 제2 오목부의 수평 길이와 동일하거나 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 제1 오목부의 수평 길이는 상기 금속 연결 층의 두께의 두 배보다 짧다.
본 발명의 다른 측면에 따르면, 상기 제1 전도성 영역의 수평 길이는 최소 배선 폭과 동일하거나 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 상기 금속 연결 층은 상기 제1 오목부에서 상기 제2 오목부로 연장된다.
본 발명의 이러한 목적 및 기타 목적은 다양한 도면에 나타낸 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지 없이 명백해질 것이다.
도 1a는 종래의 FinFET 트랜지스터를 나타낸 평면도 구조이다.
도 1b는 도 1a의 절단선 1에 기초한 단면도를 도시한다.
도 1c는 도 1a의 절단선 2에 기초한 단면도를 도시한다.
도 1d는 본 발명의 일 실시예에 따른 소형화된(miniaturized) 금속 산화물 반도체 전계 효과 트랜지스터(mMOSFET)의 평면도를 나타낸 도면이다.
도 1e는 본 발명의 다른 실시예에 따른 mMOSFET의 평면도를 나타낸 도면이다.
도 2a는 본 발명의 다른 실시예에 따른 mMOSFET의 제조 방법을 나타낸 흐름도이다.
도 2b∼도 2f는 도 2a를 나타낸 도면이다.
도 3은 패드 질화물(pad-nitride) 층 및 STI-산화물-1의 평면도를 나타낸 도면이다.
도 4는 도 3에 도시된 X 방향에 따른 단면도이다.
도 5는 mMOSFET의 소스와 STI-산화물-1 사이의 경계의 에지에 대한 게이트 구조체의 에지의 정렬을 위한 포토리소그래피 오정렬 허용오차(photolithographic misalignment tolerance, PMT)를 나타낸 도면이다.
도 6a는 전술한 PMT의 부정적인 영향을 제거할 수 있는 새로운 구조를 나타낸 도면이다.
도 6b는 도 6b의 평면도를 나타낸 도면이다.
도 7a는 스핀 온 유전체(spin-on dielectric, SOD)가 증착되는 것을 나타낸 도면이다.
도 7b는 도 7a의 평면도를 나타낸 도면이다.
도 8a는 잘 설계된 게이트 마스크 층이 증착되고 패터닝되는 것을 나타낸 도면이다.
도 8b는 도 8a의 평면도를 나타낸 도면이다.
도 9a는 더미 차폐 게이트(dummy shield gate, DSG), 질화물 층, 유전체 절연체 및 DSG에 대응하는 p-형 기판이 이방성 에칭 기술에 의해 제거되는 것을 나타낸 도면이다.
도 9b는 도 9a의 평면도이며 수평 방향의 다수의 핑거(finger)를 나타낸 도면이다.
도 10a는 게이트 마스크 층이 제거되고, SOD가 에칭되고, 산화물-2 층이 증착되어 STI-산화물-2를 형성하는 것을 나타낸 도면이다.
도 10b는 도 10a의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 11 ∼ 도 14는 트루 게이트(true gate, TG)의 위치와 더미 차폐 게이트(DSG)의 위치 사이의 오정렬 거동(misalignment behavior)을 나타낸 도면이다.
도 15a는 증착되고 에칭되어 산화물-3 스페이서(spacer)를 형성하는 산화물-3 층, p-형 기판에 형성된 저농도 도핑된 드레인(lightly doped drain, LDD), 증착되고 에치백되어 질화물 층을 형성하는 질화물 스페이서를 형성하는 질화물 층, 및 제거되는 유전체 절연체를 나타낸 도면이다.
도 15b는 도 15a의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 16a는 선택적 에피택시 성장(selective epitaxy growth, SEG) 기술에 의해 성장되는 진성 실리콘을 도시한 도면이다.
도 16b는 도 16a의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 17a는 증착되고 에치백되는 CVD-STI-산화물-3 층 및 제거되는 진성 실리콘을 나타낸 도면이다.
도 17b는 도 17a의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 18a는 증착되고 에치백되는 SOD, 형성되는 mMOSFET의 소스(n+ 소스) 및 드레인(n+ 드레인)을 나타낸 도면이다.
도 18b는 도 18a의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 19는 증착되는 광 저항(photo resistance)을 나타낸 도면이다.
도 20a 및 도 20b는 도 19의 2가지 가능한 시나리오를 나타낸 도면이다.
도 21은 TG를 노출시키기 위해 제거되는 GROC 내의 질화물 층을 나타낸 도면이다.
도 22a는 제거되는 광 저항, 제거되는 SOD, 소스 영역 및 드레인 영역 위에 증착되고 에치백되어 콘택트 구멍 개구부를 형성하는 스페이서를 나타낸 도면이다.
도 22b는 도 22a의 mMOSFET의 구조의 평면도를 나타낸 도면이다.
도 23a는 증착되고 에칭되어 금속-1 상호연결부(interconnection)를 형성하는 금속-1 층을 나타낸 도면이다.
도 23b는 도 23a에 도시된 mMOSFET의 평면도를 나타낸 도면이다.
도 24는 수평 방향으로 연장되는 다수의 개별 핑거를 갖는 다른 mMOSFET의 평면도이다.
도 25a 및 도 25b는 각각 소스 영역 및 드레인 영역에 콘택트 구멍 개구부를 형성하는 단계에서의 mMOSFET의 단면도 및 평면도를 나타낸 도면이다.
도 26a는 증착되어 에칭되어 금속-1 상호연결부를 형성하는 금속-1 층을 나타낸 도면이다.
도 26b는 도 26a에 도시된 mMOSFET의 평면도를 나타낸 도면이다.
도 27은 드레인 영역에 대해 다수의 개별 핑거를 사용하는 레이아웃 디자인의 다른 mMOSF의 평면도를 나타낸 도면이다.
도 28a는 본 발명의 다른 실시예에 따른 병합된 반도체 접합 및 금속 도체(merged semiconductor junction and metal conductor, MSMC) 구조를 사용하여 형성되는 소스 및 드레인을 나타낸 도면이다.
도 28b는 도 28b에 도시된 mMOSFET의 평면도를 나타낸 도면이다.
도 29a는 증착되고 에칭되어 금속-1 상호연결부를 형성하는 금속-1 층을 나타낸 도면이다.
도 29b는 도 29a에 도시된 mMOSFET의 평면도를 나타낸 도면이다.
도 29c는 금속-1 상호연결부에 의해 연결된 드레인 영역에 대해 다수의 개별 핑거를 사용하는 레이아웃 설계의 다른 mMOSFET의 평면도를 나타낸 도면이다.
도 30은 제거되는 게이트 마스크 층, 그 다음에 HSS 상의 트렌치 및 다른 빈틈을 채우도록 증착되어 STI-산화물-2를 형성하는 산화물-2 층, 및 그 다음에 화학적 기계적 연마(chemical mechanical polishing, CMP)에 의해 평탄화되는 STI-산화물-2를 나타낸 도면이다.
도 31은 증착되고 에칭되어 산화물-3 스페이서를 형성하는 산화물-3 층, p-형 기판에 형성된 저농도 도핑된 드레인(LDD), 증착되고 에치백되어 질화물 스페이서를 형성하는 질화물 층, 및 제어되는 유전체 절연체를 나타낸 도면이다.
도 32는 선택적 에피택시 성장(SEG) 기술에 의해 성장되는 진성 실리콘을 나타낸 도면이다.
도 33a는 제거되는 진성 실리콘, 형성되는 소스 및 드레인, 및 증착되고 에칭되는 SOD를 나타낸 도면이다.
도 33b는 도 33a에 대응하는 평면도를 나타낸 도면이다.
도 34a는 증착되는 광 저항을 나타낸 도면이다.
도 34b는 질화물 층 밑의(underneath) 금속 콘택트를 노출시키기 위해 질화물 층을 에칭하는 데 이용되는 이방성 에칭 기술을 나타낸 도면이다.
도 35a는 제거되는 광 저항 및 SOD와, 증착 및 에칭되어 콘택트 구멍 개구부를 형성하는 산화물 스페이서를 나타낸 도면이다.
도 35b는 도 35a의 mMOSFET의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 36a는 증착되고 에칭되어 금속-1 상호연결부를 형성하는 금속-1 층을 나타낸 도면이다.
도 36b는 도 36a의 mMOSFET의 평면도이며 수평 방향의 다수의 핑거를 나타낸 도면이다.
도 1d는 본 발명의 일 실시예에 따른 mMOSFET(miniaturized Metal Oxide Semiconductor Field Effect Transistor, 소형화된 금속 산화물 반도체 전계 효과 트랜지스터)(100)로 명명된 새로운 MOSFET의 평면도를 나타낸 도면이다. mMOSFET(100)은 특히 게이트 구조체(101)의 확장 영역과, 소스 영역(103) 및 드레인 영역(107) 모두에 콘택트 구멍 개구부를 만들기 위한 새로운 설계에 중점을 둔다. mMOSFET(100)의 게이트 구조체(101) 및 채널 영역은 트라이 게이트(트라이 게이트) 또는 핀 전계 효과 트랜지스터(fin field effect transistor, FinFET) 구조 또는 평면 구조를 사용할 수 있으며, mMOSFET(100)의 소스 영역(103)/드레인 영역(107)은 NMOS 트랜지스터용 n-형 도펀트 또는 PMOS용 p-형 도펀트를 각각 사용할 수 있다. 다음의 설명에서, 본 발명은 트라이 게이트 설계의 예로서 NMOS 트랜지스터를 사용하며, 최종 게이트 형성은 선행 기술의 설계 및 공정에 의한 게이트 퍼스트(gate-first) 또는 게이트 라스트(gate-last) 접근 방식을 사용할 수 있는데, 이러한 서로 다른 설계는 본 발명의 명백한 확장이고 그에 따라 mMOSFET(100)을 형성하는 적절한 방법을 수용하는 직접적인 방법으로 볼 수 있기 때문에 다음 실시예에서는 더 이상 상세하게 설명할 필요가 없다.
도 1d에 도시된 바와 같이, 게이트 구조체(101)에 대한 금속-1 층의 연결 영역(CRMG라고 함)은 채널 영역에서 다소 떨어진 거리로 설계된다. 이러한 설계에서 CRMG가 채널 영역에 인접하여 위치하는 확장 영역(extension area)은 이른바 CRMGAC이라고 한다. CRMG 외부 및 주변에는 확장 영역 내에 더 큰 프레임 영역(framed region)이 있다(연결 영역 위의 게이트 구조체(gate structure over the connection-region)(101)의 약어로 GROC로 명명됨). GROC 내의 확장 영역 위의 질화물 층은 CRMG가 게이트 구조체(101)상의 콘택트 구멍 개구부용으로 만들어질 수 있도록 제거되었으며; GROC는 GROC(L)로 라벨링된 길이 방향을 따른 길이와 일반적으로 대략 게이트 구조체(101)의 길이 G(L) 정도인 폭 GROC(W)를 갖는다. GROC의 하단 에지에서 채널 영역의 에지까지의 거리(CBC(L)이라고 함)는, CRMG가 채널 영역의 상단에 직접 오버레이될 수 없도록 하기 위해, 포토리소그래피 오정렬 허용오차(photolithographic misalignment tolerance, PMT)보다 커야 한다(특별한 유의사항이지만, CRMG는 그 밑에 소자 채널(device channel)이 있는 게이트 구조체(101) 상단에 오버레이될 수 있도록 허용하는 임의의 기술이 있으면, 본 발명은 위에서 언급한 제한 없이 잘 적용될 수 있다. 즉, CBC(L)은 0만큼 작거나 음수 값일 수 있음). 즉, CRMG의 하단 에지에서 게이트 구조체(101) 밑의 채널 영역의 에지까지의 거리(BECMCR(L)이라고 함)는 PMT와 GROC 내의 스페이서 폭의 합보다 커야한다. CRMG에서, CRMG는 CRMG의 길이, 즉 CRMG(L)이라고 하는 수직거리와, CRMG의 폭, 즉 CRMG(W)라고 하는 수평 거리를 갖는다. 게이트 구조체(101)의 추가 확장 영역(extra extension area)은 도 1d에서 길이 방향으로 GROC 위에 수직으로 그려져 있으며, GM 단계 동안 PMT를 흡수하기 위한(예: EER(L)은 델타 람다(Δλ)와 같을 수 있으며, 여기서 λ는 최소 배선 폭임) 추가 확장 영역(길이가 EER(L)인 EER이라고 함)을 유지하기 위해 게이트 레벨 마스크(GM)에 의해 게이트 구조체(101)를 규정하는 공정 단계를 위해 남겨진다. GROC가 필요하기 때문에, 임의의 인접 소자(IRND) 사이의 격리 영역은 설계 규칙(본 발명의 초점이 아니며 목표 내에서 적절하게 잘 설계될 수 있음)을 위반하지 않고 잘 설계되어야 한다. 또한, 도 1d에 도시된 바와 같이, 게이트 구조체(101)는 길이 G(L) 및 폭 G(W)를 갖고, 게이트 구조체(101)의 좌측의 소스 영역(103)은 게이트 구조체(101)의 에지에서 격리 영역(105)의 에지까지의 선형 치수인 길이 S(L) 및 폭 S(W)를 갖고, 게이트 구조체(101)의 우측의 드레인(107)은 게이트 구조체(101)의 에지에서 격리 영역(105)의 에지까지의 길이 D(L) 및 폭 D(W)를 갖는다. 소스 영역(103)의 중앙에는 자기 정렬 기술(self-alignment technology)로 형성된 콘택트 구멍(109)이 각각 C-S(L) 및 C-S(W)로 라벨링된 개구부의 길이와 폭을 가지며, 드레인 중앙에도 유사하게, 도 107에 도시된 바와 같이, 자기정렬 기술에 의해 형성된 콘택트 구멍(111)이 각각 CD(L) 및 CD(W)로 라벨링된 개구부의 길이 및 폭을 갖는다. 더욱이, CRMG(L)은 C-D(L)(또는 C-S(L))와 동일하거나 실질적으로 동일할 수 있다. 또한, 도 1e는 mMOSFET(110)의 게이트 확장 영역을 EER 및 IRND로 예약 및 라벨링할 필요 없이 이웃에 대한 긴 와이어이고, 산화물 스페이서의 길이인 도 1d의 C-SP(L)가 도 1e에서 생략될 수 있는 것을 제외하고는 도 1d의 mMOSFET(100)과 유사한 mMOSFET(110)을 나타내는 도면이다.
도 2a는 본 발명의 일 실시예에 따른 mMOSFET(예: 도 1d에 도시된 mMOSFET(100) 또는 도 1e에 도시된 mMOSFET(110))의 제조 방법을 나타낸 흐름도이고, 여기서 도 2a에서의 mMOSFET의 제조 방법은 mMOSFET가 mMOSFET의 소스 영역과 드레인 영역 모두에서 정확하게 제어 가능한 길이를 갖도록 할 수 있다. 자세한 단계는 다음과 같다:
단계 10: 시작한다.
단계 20: 기판(102)에 기초하여, 활성 영역 및 트렌치 구조체를 형성한다.
단계 30: 기판(102)의 수평 실리콘 표면(horizontal silicon surface, HSS) 위에 mMOSFET의 트루 게이트와 더미 차폐 게이트를 형성한다.
단계 40: 더미 차폐 게이트를 격리 영역으로 대체하여 소스/드레인 영역의 경계를 규정한다.
단계 50: mMOSFET의 소스 영역 및 드레인 영역을 형성한다.
단계 60: 게이트 구조체, 소스 영역 및 드레인 영역의 경계 내에 더 작은 콘택트 구멍을 형성하고, 콘택트 구멍을 통해 게이트 구조체, 소스 영역 또는 드레인 영역을 접촉하기 위한 금속-1 상호연결부를 형성한다.
단계 70: 종료한다.
도 2b 및 도 3∼도 5를 참조하기 바란다. 단계 20은 다음을 포함할 수 있다:
단계 202: 패드-산화물 층(302)이 형성되고 패드-질화물 층(304)이 기판(102) 상에 증착된다.
단계 204: mMOSFET의 활성 영역이 규정되고, 활성 영역 외부의 실리콘 재료 부분을 제거하여, 트렌치 구조체를 생성한다.
단계 206: 산화물-1 층이 트렌치 구조체에 증착되고 에치백되어 HSS 아래에 얕은 트렌치 격리(STI-산화물-1)(306)를 형성한다.
단계 207: 패드-산화물 층(302) 및 패드-질화물 층(304)이 제거되고, 유전체 절연체(402)가 HSS 위에 형성된다.
도 2c 및 도 6a, 도 6b를 참조하기 바란다. 단계 30은 다음을 포함할 수 있다:
단계 208: 게이트 재료(602) 및 질화물 층(604)이 HSS 위에 증착된다.
단계 210: 게이트 재료(602) 및 질화물 층(604)이 에칭되어 mMOSFET의 트루 게이트(TG)와, 트루 게이트(TG)까지 원하는 선형 거리를 갖는 더미 차폐 게이트(DSG)를 형성한다.
도 2d 및 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b를 참조하기 바란다. 단계 40은 다음을 포함될 수 있다:
단계 212: 스핀-온 유전체(SOD)(702)를 증착한 다음, SOD(702)를 에치백한다.
단계 214: 포토리소그래피 마스킹 기술에 의해, 잘 설계된 게이트 마스크 층(802)을 형성한다.
단계 216: 이방성 에칭 기술을 이용하여 더미 차폐 게이트(DSG) 위의 질화물 층(604)을 제거하고, DSG에 대응하는 유전체 절연체(402)의 부분, 및 DSG에 대응하는 기판(102)을 제거한다.
단계 218: 게이트 마스크 층(802)을 제거하고, SOD(702)를 에칭하고, STI-산화물-2(1002)를 증착한 다음 에치백한다.
도 2e 및 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18를 참조하기 바란다. 단계 50은 다음을 포함할 수 있다.
단계 220: 산화물-3 층을 증착 및 에치백하여 산화물-3 스페이서(1502)를 형성하고, 기판(102)에 저농도 도핑 드레인(LDD)(1504)을 형성하고, 질화물 층을 증착 및 에치백하여 질화물 스페이서(1506)를 형성하고, 유전체 절연체(402)를 제거한다.
단계 222: 선택적 에피택시 성장(SEG) 기술을 이용하여, 진성 실리콘(1602)을 성장시킨다.
단계 224: CVD-STI-산화물-3 층(1702)을 증착 및 에치백하고, 진성 실리콘(1602)을 제거한다.
단계 226: mMOSFET의 소스(n+ 소스) 영역(1704) 및 드레인(n+ 드레인) 영역(1706)을 형성하고, SOD(1801)를 증착한다.
도 2f 및 도 19, 도 21, 도 22a, 도 22b, 도 23a, 도 23b를 참조하기 바란다. 단계 60은 다음을 포함할 수 있다:
단계 228: 포토레지스트 층(1901)을 코팅한다.
단계 230: GROC 내의 질화물 층(604)을 제거하여 트루 게이트(TG)를 노출시킨다.
단계 232: 포토레지스트 층(1901)을 제거하고, SOD(1801)를 제거하고, 산화물 스페이서(1802)를 증착 및 에칭하여 소스 영역 및 드레인 영역 위에 콘택트 구멍 개구부를 형성한다.
단계 234: 금속-1 층(1902)을 형성하여 금속-1 상호연결부를 형성한다.
다음은 게이트와 소스(또는 드레인)가 금속 1 층을 통해 연결될 수 있는 mMOSFET의 제조를 위한 상세한 공정을 설명한다. n-형 MOSFET을 예로 들면, 기판(102)은 p-형 기판이 될 것이며, 전술한 제조 방법에 대한 상세한 설명은 다음과 같다. 단계 20으로 시작하며, 도 2b, 도 3, 및 도 4를 참조하기 바란다. 단계 202에서, 패드-산화물 층(302)이 기판(102)의 HSS 위에 형성된 다음 패드-질화물 층(304)이 패드-산화물 층(302) 위에 증착된다.
단계 204에서, mMOSFET의 활성 영역이 포토리소그래피 마스킹 기술에 의해 규정될 수 있으며, 여기서 활성 영역 외부의 HSS는 그에 따라 노출된다. 활성 영역 패턴 외부의 HSS가 노출되기 때문에, 활성 영역 외부의 실리콘 재료의 부분은 이방성 에칭 기술에 의해 제거되어 트렌치 구조를 생성할 수 있다.
단계 206에서, 도 4에 도시된 바와 같이, 산화물-1 층이 트렌치 구조를 완전히 채우도록 증착된 다음, 산화물-1 층이 에치백되어 HSS 아래에 STI-산화물-1(306)을 형성한다. 도 4는 도 3에 도시된 X 방향에 따른 단면도이다. 또한, 도 3은 평면도이기 때문에, 도 3은 패드-질화물 층(304) 및 STI-산화물-1(306)만을 도시한다. 그 다음, 단계 207에서, 활성 영역 상의 패드-산화물 층(302) 및 패드-질화물 층(304)이 제거되고, HSS 위에 유전체 절연체(402)(고-K)가 형성된다.
도 5는 게이트 영역과 트랜지스터 격리 영역(STI) 사이의 기하학적 관계를 더 작은 치수의 크기로 달성하는 선행 기술의 설계 및 처리 방법을 설명한다. HSS 위에 유전체 절연체(402)(고-K 포함)가 형성된 후, 유전체 절연체(402) 위에 게이트 층(404)(금속 게이트)이 증착된 다음, 게이트 층(404) 위에 잘 설계된 두께의 질화물 층(406)(질화물 캡)이 증착된다. 그 다음에, 도 5에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 이용하여 게이트 구조체(1)를 위한 영역을 규정하며, 여기서 게이트 구조체(1)는 게이트 층(404) 및 질화물 층(406)을 포함하여 게이트 구조체(1)가 mMOSFET의 적절한 임계 전압을 달성하기 위한 MIS(기판에 대한 금속 절연체)의 필요한 일 함수를 전달하는 적절한 금속-게이트 재료를 갖도록 한다. 또한, STI-산화물-1(306)이 HSS 아래에 만들어지기 때문에, 트라이 게이트 또는 핀 전계 효과 트랜지스터(FinFET) 구조가 형성되었다(도 5에 도시됨).
활성 영역에서의 의사 길이(pseudo length)를 규정하는 데 이용되는 제1 포토리소그래피 공정 및 활성 영역에서의 길이 G(L)를 규정하는 데 사용되는 제2 포토리소그래피 공정 후, 게이트 구조체의 에지에서 mMOSFET의 소스(또는 mMOSFET의 드레인)와 GEBESI(또는 GEBEDI)로 명명된 얕은 트렌치 격리(shallow trench isolation) 사이의 경계의 에지까지의 거리는 도 5에 도시된 바와 같이 규정될 수 있다.
그러나 도 5에 도시된 바와 같이, mMOSFET의 소스와 STI-산화물-1(306) 사이의 경계의 에지에 대한 게이트 구조체(1)의 에지의 정렬을 위한 포토리소그래피 마스킹 기술 동안 포토리소그래피 오정렬 허용오차(PMT)라고 하는 피할 수 없는 비이상적 요인(non-ideal factor)가 존재한다(mMOSFET의 드레인의 다른 쪽에서도 유사함). X 방향을 따른 선형 치수에서 측정된 PMT가 Δλ이면, Δλ는 특정한 공정 노드(processing node)에 사용할 수 있는 장비의 포토리소그래피 해상도에 따라 최소 배선 폭과 상관관계가 있어야 한다. 예를 들어, 7nm 공정 노드(또는 최소 배선 폭이라고 함)는 λ가 7nm와 같아야 하고 PMT의 Δλ가 3.5nm 정도일 수 있다. 따라서 mMOSFET의 소스(또는 mMOSFET의 드레인)의 원하는 실제 물리적 길이가 λ(예: 7nm)를 목표로 하면, mMOSFET의 소스(또는 mMOSFET의 드레인)의 설계된 길이는 선행 기술 프로세스 방법에서 λ와 Δλ의 합보다 커야 한다(예: > 10.5nm).
따라서, 본 발명은 전술한 PMT의 부정적인 영향을 제거할 수 있는 새로운 구조를 이용한다. 즉, 게이트 구조체의 에지에서부터 mMOSFET의 소스(또는 mMOSFET의 드레인)와 GEBESI(또는 GEBEDI)로 명명된 얕은 트렌치 격리 사이의 경계 에지까지의 달성되기를 원하는 거리의 치수가 무엇이든, mMOSFET(100)의 길이 방향(즉, 도 5에 도시된 X 방향)을 따라 PMT를 위한 추가 치수를 남겨둘 필요가 없다.
단계 208에서, 도 6a에 도시된 바와 같이 본 발명에서는, 유전 절연체(402)(고-K를 가짐)가 HSS 위에 형성된 후, 게이트 재료(602) 및 질화물 층(604)이 증착된다. 그 다음, 단계 210에서, 게이트 재료(602) 및 질화물 층(604)이 에칭되어 게이트 구조체(여기서 게이트 재료(602)는 mMOSFET의 게이트 구조체일 수 있음)를 형성한다. 도 6a에 도시된 새로운 구조와 도 5에 도시된 구조 사이의 주요 차이점은, mMOSFET의 트루 게이트(TG)가 포토리소그래피 마스킹 기술에 의해 규정되는 경우, 더미 차폐 게이트(DSG)도 원하는 TG와 병렬로 정의되어, PMT에 대한 추가 치수(즉, Δλ)를 남겨두지 않고 DSG와 TG 사이에 목표 선형 거리(예: λ, 7nm 공정 노드에서의 7nm)가 존재한다. 동일한 마스크 상에 설계된 DSG 및 TG는 모두 활성 영역을 덮는 유전체 절연체(402)의 상단에 동시에 형성될 수 있다. 또한, 도 6a에 도시된 바와 같이, TG2, TG3은 다른 mMOSFET에 대응한다. 또한, 도 6b는 도 6a의 평면도이다.
다음 단계는 더미 차폐 게이트를 HSS 위로 융기되는 격리 영역으로 대체하는 방법을 설명한다. 단계 212에서, 도 7a에 도시된 바와 같이, SOD(702)가 증착되고 화학적 기계적 연마(CMP) 기술을 이용하여 SOD(702)를 에치백하여, SOD(702)의 상단을 질화물 층(604)의 상단만큼 높게 만든다. 또한, 도 7b는 도 7a의 평면도이다.
단계 214에서, 도 8a에 도시된 바와 같이, 게이트 마스크 층(802)(잘 설계됨)이 증착된 다음, 게이트 마스크 층(802)이 포토리소그래피 마스킹 기술에 의해 에칭되어 TG, TG2, TG3을 덮지만 안전한 PMT 마진 Δλ을 갖는 DSG를 이러한 GEBESI 및 GEBEDI의 길이의 중간에서 노출시키는 목표를 달성한다. 또한, 도 8b는 도 8a의 평면도이다.
단계 216에서, 도 9a에 도시된 바와 같이, 이방성 에칭 기술을 이용하여 DSG 및 DSG에 대응하는 질화물 층(604)을 에칭 제거하고, 추가로 DSG에 대응하는 유전체 절연체(402)의 부분을 에칭 제거하여 HSS에 도달한 다음, 이방성 에칭 기술을 이용하여 HSS 아래에 있는 기판(102)의 실리콘 재료를 제거하여 HSS 아래에 트렌치(902)를 형성하며, 여기서 트렌치(902)의 깊이는 STI-산화물-1(306)의 하단의 깊이와 동일할 수 있다(도 4에서 언급함). 따라서 도 9a에 도시된 바와 같이, PMT는 각각 GEBESI 및 GEBEDI 각각의 정확하게 제어된 길이의 생성에서 회피된다. GEBESI와 GEBEDI의 길이는 동일한 마스크 상에서 TG와 DSG에 의해 잘 규정되므로, 도 1d에 도시된 바와 같이 소스 영역의 길이 S(L)와 드레인 영역의 길이 D(L)는 잘 규정되어 만들어진다. 즉, 이 단일 포토리소그래피 마스킹 기술은 TG 및 DSG를 규정하는 데 사용될 뿐만 아니라 GEBESI 및 GEBEDI의 길이 제어에도 사용된다. 따라서, 길이 S(L) 및 길이 D(L)의 치수는 최소 배선 폭 λ만큼 작은 최적의 최소 치수를 달성하는 경우에도 정확하게 제어될 수 있다. 길이 S(L) 및 길이 D(L)이 λ와 같을 수 있기 때문에, 길이 S(L) 및 길이 D(L)는 TG(즉, 게이트 구조체)의 길이와 실질적으로 동일하다. 또한, 도 9b는 도 9a의 평면도이며 수평 방향의 다수의 핀 또는 핑거를 도시한다.
단계 218에서, 도 10a에 도시된 바와 같이, 게이트 마스크 층(802) 및 SOD(702)가 제거된다. 그 다음, STI-산화물-2 층(1002)이 HSS 상의 트렌치(902) 및 다른 빈틈을 채우도록 증착되고, STI-산화물-2 층(1002)은 HSS와 동일한 표면 레벨로 다시 에치백될 수 있다. 따라서, 임시로 형성된 DSG는 STI-산화물-2 층(1002)으로 대체되어 소스/드레인 영역의 경계를 규정한다. 그 다음 저농도 도핑된 드레인(LDD), TG를 둘러싸는 스페이서, 소스 영역 및 드레인 영역을 형성하는 기존 방법을 사용하여 mMOSFET를 완성할 수 있으며, 여기서 소스 영역과 드레인 영역은 정확하게 제어된 GEBESI와 GEBEDI에 따라 각각 형성될 것이다. 또한, 도 10b는 도 10a의 평면도이며, 수평 방향의 다수의 핀 또는 핑거를 도시한다.
트랜지스터의 격리 영역의 형상과 이웃하는 트랜지스터에 대한 트랜지스터의 격리 영역의 위치는 매우 다양할 수 있으므로(위에서 언급한 실시예에서도), 위에서 언급한 실시예의 원리를 확장함으로써 적응적인 DSG를 설계하는 방법에 대한 다른 구조의 발명을 이하에서 설명한다.
도 11은 이웃 트랜지스터의 활성 영역이 도 6a와 다르게 배치된 다른 기하학적 조건을 도시한다. 예를 들어, 도 6a에 도시된 바와 같이, 트루 게이트(TG), 트루 게이트 2(TG2), 트루 게이트 3(TG3) 및 더미 차폐 게이트(DSG)가 증착되기 전에 이웃 트랜지스터의 인접한 활성 영역들이 연결되도록 만들어진 다음, DSG는 연결된 활성 영역을 DSG의 길이에 따라 개별적으로 정확하게 목표 거리(targeted distance)로 나누는 데 사용된다. 그러나 도 11에 도시된 바와 같이, 트랜지스터의 소스(또는 드레인) 상의 활성 영역은 트랜지스터의 TG가 규정되기 전과 후에 임의의 다른 활성 영역으로부터 (격리 영역(1102)에 의해) 완전히 분리된 것으로 가정한다. 따라서 여기에서 제안하는 것은 소스 측의 활성 영역과 아래에 설명된 것처럼 적응적인 DSG를 모두 설계하는 방법이다(드레인에 대해서도 유사함). 예를 들어, GEBESI의 최종 길이를 λ(또는 다른 목표 길이 L(S))로 목표하면, GEBESI 측에 대응하는 활성 영역 마스크("AA 마스크")의 길이는 λ와 Δλ의 합(또는 길이 L(S)과 Δλ의 합)과 동일하도록 설계되어야 한다. 그러면 게이트 마스크 상에서, DSG는 도 11에 도시된 바와 같은 형상을 가질 수 있다. 즉, DSG에 대한 직사각형 형상은 λ와 동일한 길이와, 활성 영역의 폭과 2Δλ의 합과 동일한 폭을 갖는다(각 변이 0.5Δλ를 각각 공유함). 소스 측에서 TG와 DSG 사이의 설계된 거리는 여전히 GEBESI의 길이, 예컨대, λ이다.
웨이퍼 레벨에 대한 도 11의 활성 영역 및 게이트의 마스크 레벨로부터 도출된 결과는 도 12에 도시되어 있다. 도 12에 도시된 바와 같이, TG가 포토리소그래피 마스킹 기술로 규정되는 경우, DSG는 DSG와 TG 사이의 목표 거리(예: λ, 7nm 공정 노드에서 7nm)로 TG와 병렬로 만들어진다. 명목상의 공정 결과(즉, 포토리소그래피 공정에 의해 심각한 오정렬이 유발되지 않음)로, DSG는 거리 Δλ만큼 활성 영역(소스에 해당)을 부분적으로 덮고 TG와 DSG 모두 활성 영역을 덮는 유전체 절연체(402) 상단에 인쇄된다. TG와 DSG 모두의 상단에 질화물-캡 층이 있다.
PMT가 활성 영역(도 13)의 우측으로 TG 및 DSG 모두의 시프트(shift)(예: Δλ)를 유발하면, 전슬힌 공정 단계에 의해 설명된 바와 같이 이전에 존재하는 DSG 위치의 정확한 위치에 격리 영역(즉, STI-산화물-2)을 달성하기 위한 DSG를 제거하기 위한 후속 공정은 길이가 λ인 STI-산화물-2 층을 생성해야 하고 STI-산화물-2 층은 GEBESI 길이가 λ인(TG와 DSG 사이의 거리가 λ와 같도록 설계되었기 때문에) 소스 영역의 물리 기하학적 구조로 밝혀져야 한다. 한편, PMT가 활성 영역의 왼쪽으로 TG 및 DSG의 시프트(예: Δλ)를 유발하면(도 14), DSG를 제거하고 STI-산화물-2 층을 형성하는 후속 공정 단계는 길이가 λ인 STI-산화물-2 층을 생성하고 소스 영역은 여전히 λ와 동일한 GEBESI 길이를 갖는다.
PMT가 활성 영역의 폭 방향(즉, 위 또는 아래 방향)을 따라 바람직하지 않은 시프트를 유발하는 경우, 활성 영역의 폭과 2Δλ의 합의 폭을 갖는 그러한 적응적인 더미 차폐 게이트의 설계는 활성 영역의 기하학적 치수에 영향을 미치지 않아야 한다. 적응형 더미 차폐 게이트를 사용하는 새로운 설계는 항상 길이 λ이고 GEBESI의 길이가 설계된 목표(예: λ만큼 좁은)에 맞는 STI-산화물-2를 생성할 수 있다. 본 발명은 각각의 개별 목표 길이를 갖는 격리 영역, 소스 및 드레인의 모든 다양한 형태에 확실히 적용될 수 있다.
GEBESI 및 GEBEDI가 어떻게 최적으로 설계되고 정밀하게 제어된 작은 치수(λ만큼 작을 수 있음)로 제조될 수 있는지를 공개한 후, 다른 새로운 발명은 각각 GEBESI 및 GEBEDI의 길이보다 작은 치수(콘택트 구멍 개구부의 도 1d에 정의된 바와 같이, 각각 길이 C-S(L) 및 C-D(L)이라고 함)를 생성하는 방법이다. 다음에서는 두 가지 설게 및 공정 구성을 설명한다.
도 10a까지의 구현을 계속하고, 다음의 설명에 TG를 이용하면, 단계 220에서, 도 15a에 도시된 바와 같이, 산화물-3 층이 증착되고 에치백되어 산화물-3 스페이서(1502)를 형성하며, 여기서 산화물-3 스페이서(1502)는 TG를 덮는다. 그 다음, 저농도 도핑 구역(lighted doped zone)이 기판(102)에 형성되고 저농도 도핑 구역에 대해 급속 열 어닐링(rapid thermal annealing, RTA)을 수행하여 저농도 도핑 드레인(LDD)(1504)을 TG 옆에 형성한다. 그 다음, 질화물 층이 증착되고 에치백되어 질화물 스페이서(1506)를 형성하며, 여기서 질화물 스페이서(1506)는 산화물-3 스페이서(1502)를 덮는다. 질화물 스페이서(1506) 및 산화물-3 스페이서(1502)에 의해 덮이지 않은 유전체 절연체(402)는 제거된다. 또한, 도 15b는 도 15a의 평면도이며, 수평 방향의 다수의 핀 또는 핑거를 도시한다.
단계 222에서, 도 16a에 도시된 바와 같이, 노출된 HSS를 실리콘 성장 시드로 하여, 선택적 에피택시 성장(SEG) 기술을 이용하여 노출된 HSS 위에만 진성 실리콘(1602)을 질화물 층(604)의 상단(TG의 상단 위에)만큼 높이로 성장시킨다. 또한, 도 16b는 도 16a의 평면도이며, 수평 방향의 다수의 핀 또는 핑거를 도시한다.
단계 224에서, 도 17a에 도시된 바와 같이, CVD-STI-산화물-3 층(1702)이 모든 빈틈을 채우도록 증착되고 CMP 기술에 의해 평탄화되어 TG의 상단 위에 있는 질화물 층(604)의 상단까지의 높이로 맞춘 평평한 표면을 달성한다. 그 다음, 진성 실리콘(1602)이 CVD-STI-산화물-3 층(1702) 및 질화물 스페이서(1506)에 의해 둘러싸인 소스 및 드레인 영역에 대응하는 HSS를 노출시키도록 제거된다. 또한, 도 17b는 도 17a의 평면도이이며, 수평 방향의 다수의 핀 또는 핑거를 도시한다.
단계 226에서, 도 18a에 도시된 바와 같이, 기판(102)(또는 우물(well)) 내에 mMOSFET의 소스(n+ 소스) 영역(1704) 및 드레인(n+ 드레인) 영역(1706)을 형성하는 임의의 방식이 HSS까지의 높이로 맞춘 소스 영역(1704) 및 드레인 영역(1706)의 평탄한 표면을 달성하기 위해 수행될 수 있다. 그 다음, SOD(1801)를 증착하여 웨이퍼 상의 빈틈을 채운 다음, CMP를 사용하여 게이트(TG) 위의 질화물 층(604), 게이트(TG)를 둘러싸는 스페이서, 및 소스 영역(1704)과 드레인 영역(706) 모두 위의 SOD(1801)를 포함하는 표면을 평탄하게 만든다. 또한, 도 18b는 도 18a의 평면도이며, 수평 방향의 다수의 핀 또는 핑거를 도시한다.
다음 단계는 mMOSFET의 게이트 구조체 상에, 특히 CRMGAC의 영역(도 1d에 규정됨)에 콘택트 구멍 개구부의 형성을 진행하는 것이다. 단계 228에서, 도 198에 도시된 바와 같이, 잘 설계된 마스크(CG 마스크, 즉 게이트 마스크에 대한 연결)를 사용하여 포토레지스트 층(1901)을 규정하여 CBC(L) 및 EER(L)의 영역을 각각 덮지만, 설계된 거리 CRMG(L)로 GROC의 영역을 노출시키는 별도의 공간을 갖는 소정의 줄무늬 패턴(도 19에서 X 방향을 따라 도시됨)을 만든다. 유의미한 PMT가 없는 명목상의 포토리소그래피 공정 방법 하에서라면, 그 결과는 도 19의 평면도로 도시된다. 예를 들어, 여기에서는 GROC(L) = 람다(λ)인 가장 공격적인 설계 규칙을 가정하며; GROC(L)은 소스 영역의 길이 S(L)과 드레인 영역의 길이 D(L)와 같이 각각 거의 동일한 길이를 갖도록 설계되어야 한다는 점에 유의하는 것이 매우 중요하므로, 나중의 공정 결과에 의해 게이트 구조체, 소스 영역 및 드레인 영역의 콘택트 구멍 개구부 길이는 콘택트 구멍 개구부를 완전히 채울 수 있을 만큼 충분히 잘 설계된 두께로 금속 1 층에 대해 거의 동일한 크기를 갖도록 달성할 수 있다.
도 20a, 및 도 20b는 각각 두 가지 가능한 시나리오를 도시한다: (a) CG 포토리소그래피 마스킹 단계가 PMT로 인해 델타-람다(Δλ)만큼 PR 마스크를 상향 시프트시키면, GROC의 상부 에지(UEGROC라고 함)는 정확히 EER을 덮을 수 있다. (b) CG 마스킹 효과가 PMT로 인해 델타-람다(Δλ)만큼 PR 마스크가 하향 시프트시키면, GROC는 채널 영역에 더 가깝지만 남겨둔 거리 CBC(L)이 있기 때문에 채널 영역을 방해하지 않는다. 본 발명의 중요한 점은 어떠한 PMT에 의한 영향도 받지 않고 각각, 소스 영역의 길이 S(L) 및 드레인의 길이 D(L) 거의 동일한 설계된 목표처럼 GROC(L)를 유지하는 것이다.
단계 230에서, 도 21에 도시된 바와 같이, 이방성 에칭 기술을 사용하여 GROC 내의 질화물 층(604)을 제거하여 전도성 금속 게이트 층을 나타내는 트루 게이트(TG)를 노출시킨다. 따라서, 도 19의 포토레지스트 층(1901)이 (도 19에서의 2개의 포토레지스트 층(1901) 사이의 줄무늬 패턴 같은) 마스크 패턴을 형성하여 트루 게이트를 드러내 보이도록 콘택트 구멍 개구부 또는 오목부(concave)를 규정한다. 그러나 마스크 패턴은 콘택트 구멍 개구부의 1차원 길이(예: 도 19의 수직 길이)만을 정의한다. 마스크 패턴(예: 줄무늬 패턴)의 형상은 제1 오목부의 형상(예: 직사각형 유사 형상 또는 정사각형 유사 형상)과 다르다.
반도체 제조 공정에서 사용되는 종래의 콘택트 구멍 마스크에는 각각이 직사각형 유사 또는 정사각형 유사 형상인 많은 콘택트 마스크 패턴이 있으며, 이러한 콘택트 마스크 패턴은 포토리소그래피 공정을 기반으로 재현되어 콘택트 구멍 개구부의 2차원 길이를 규정할 것이다. 최소 배선 폭의 축소에 따라, 극자외선 리소그래피(EUV), 복잡한 에칭 기술, 소모형 콘택트 구멍 개구부 및 극도로 엄격한 설계 규칙이 오정렬 문제를 방지하기 필요하다. 그럼에도 불구하고, 본 발명에서, 마스크 패턴은 콘택트 구멍 개구부의 1차원 길이(예: 도 19의 수직 길이)만을 규정하고, 콘택트 구멍 개구부의 다른 차원 길이와는 아무런 관련이 없다. 콘택트 구멍 개구부의 다른 차원 길이는 앞에서 설명한 자기 정렬 공정에 의해 규정되거나 제어된다. 따라서 오정렬 문제를 더 잘 제어할 수 있다.
단계 232에서, 도 22a에 도시된 바와 같이, 포토레지스트 층(1901)을 제거한 다음, 소스 영역(1704), 드레인 영역(1706), 및 GROC 상단의 오목부 영역이 노출되도록 SOD(1801)를 제거한다. 잘 설계된 두께로 산화물 층(1802)을 증착한 다음, 이방성 에칭 기술을 사용하여 소스 영역(1704), 드레인 영역(1706) 및 GROC 상단의 오목부 영역에서 4개의 측벽에 스페이서를 형성하며, 여기서 각각의 스페이서의 폭은 C-SP(L)로 라벨링된다. 따라서, 소스 영역(1704), 드레인 영역(1706) 및 GROC에 각각 자연적으로 구축된 콘택트 구멍 개구부가 형성된다. 또한, 도 22a는 게이트 구조체, 소스 영역(1704), 및 드레인 영역(1706)의 확장 영역 상의 콘택트 구멍 개구부에 특히 초점을 맞춘 mMOSFET 구조의 단면을 도시한다. 또한, 도 22b는 도 22a의 mMOSFET의 구조의 평면도를 도시한다.
도 18a에 도시된 바와 같이, SOD(1801)가 제거되어 오목부 영역을 형성하고 소스 영역(1704) 및 드레인 영역(1706) 모두를 노출시킬 때, 소스 영역(1704) 및 드레인 영역(1706)을 노출시키는 오목부 영역은 CVD-STI-산화물-3 층(1702)의 벽 및 산화물-3 스페이서(1502) 및 질화물 스페이서(1506)를 이미 포함하는 TG의 벽으로 둘러싸인다. 따라서, 본 발명의 다른 실시예에서, 도 22a에서 오목부 영역의 4개의 측벽을 덮은 산화물 층(1802)이 생략될 수 있고, 도 22b에서 게이트 구조체를 노출시키는 개구부를 덮는 산화물 층(1802)도 생략될 수 있다.
단계 234에서, 도 23a에 도시된 바와 같이, 전술한 모든 콘택트 구멍 개구부의 구멍을 채우고 웨이퍼 표면의 지형(topography)을 따라 매끄러운 평면을 생성하도록 잘 설계된 두께를 갖는 금속-1 층(1902)을 형성한다. 그 다음, 포토리소그래피 마스킹 기술을 사용하여 필요한 금속-1 상호연결 네트워크(interconnection network)를 달성하기 위해 각각 이러한 콘택트 구멍 개구부 사이의 모든 연결을 생성한다(도 23a 및 도 23b에 도시됨). 콘택트 구멍 개구부의 길이 또는 폭이 금속 연결 층 두께의 2배 이하이면, 콘택트 구멍 개구부 또는 오목부는 금속-1 층을 형성하는 동안 금속-1 재료로 쉽게 채워질 것이다. 따라서, 콘택트 구멍 내의 종래의 플러그와 금속-1 상호연결부는 본 발명에서 동시에 형성될 수 있다.
도 23a에 도시된 바와 같이, 금속-1 층(1902)은 콘택트 구멍 개구부를 완전히 덮고 정밀하게 제어된 치수에서 임의의 불가피한 PMT를 남겨둔 폭을 가져야 한다. 즉, 금속-1 층(1902)의 폭 = 콘택트 구멍 개구부의 길이 C-S(L)(소스 영역, 즉 소스 영역(1704) 위)에 2Δλ를 더한 것이며, 동일하게 드레인 영역 위의 콘택트 구멍 개구부에 대해, 콘택트 구멍 개구부의 길이 C-D(L)에 2Δλ를 더한 것이다. 즉, 금속-1 층(1902)의 폭은 불가피한 PMT 아래의 콘택트 구멍 개구부를 완전히 덮기 위해 오목부 영역의 길이에 게이트 구조체의 길이를 더한 것과 같을 수 있다. 또한, 2개의 가장 가까운 금속-1 상호연결부 사이의 최소 공간(1904)은 λ보다 작아서는 안 된다. 또한, 도 23a에 도시된 바와 같이, 금속-1 층(1902)은 오목부 영역을 채우고 소스 영역(1704)(드레인 영역(1706))과 접촉하며, 여기서 금속-1 층(1902)은 소스 영역(1704)(드레인 영역(1706))으로부터 질화물 층(604)(즉, 질화물-캡 층)의 상단보다 높은 미리 정해진 위치까지 위로 연장된다. 따라서, 금속-1 층(1902)은 모든 트랜지스터를 연결하는 직접 상호 연결 기능뿐만 아니라 게이트 구조 및 소스/드레인 영역 모두에 대한 콘택트 채움(contact-filling) 및 플러그 연결(plug-connection)을 모두 달성하는 일을 완료한다. 값비싸고 매우 엄격하게 제어되는 종래의 콘택트 구멍 마스크를 사용할 필요가 없으며, 특히 수십억 개의 수평 형상(horizontal geometry)을 더 축소하는 데 가장 어려운 과제인, 콘택트 구멍 개구부를 천공하는 매우 어려운 후속 공정을 수행할 필요가 없다. 또한, 콘택트 구멍 개구부에 금속 플러그를 만드는 것과 복잡한 집적 공정 단계(예: 무 금속(Metal-Zero) 구조를 만드는 일부 첨단 기술에 확실히 요구됨)가 있는 금속 스터드(metal stud)를 달성하기 위한 CMP 기술을 모두 없앤다. 더욱이, 본 발명에서, 게이트 구조체 및 소스/드레인 영역의 모든 콘택트 구멍 개구부는 모두 이러한 영역 내에서 만들어지며 그 구조는 주변 산화물 격리 영역의 상단에 만들어지지 않고 더 작은 기하학적 구조를 갖는다(따라서 좁은 콘택트 구멍 개구부를 달성할 뿐만 아니라 콘택트 구멍 개구부에 의한 영향을 받지 않고 STI 영역을 허용하는 것 또한 기술이 더 스케일링되어야 할 때 STI를 위한 매우 좁은 분리가 필요하다). 또한, 도 23b는 도 23a에 도시된 mMOSFET의 평면도이다. .
도 24는 수평 방향으로 연장되는 별개의 다수의 핀 또는 핑거를 갖는 다른 mMOSFET의 평면도이며, 여기서 그러한 핑거의 모든 드레인 영역은 금속-1 층(1902)을 통해 함께 연결되고 드러한 핑거의 모든 소스 영역도 마찬가지로 금속-1 층(1902)을 통해 함께 연결된다.
다음에서, 특히 소스/드레인 구조에 대해 서로 다른 mMOFET 구조를 완성하는 여러 실시예(도 18a에 설명된 공정 단계 이후)는 이 mMOSFET의 더 많은 변종을 커버하기 위해 예시될 것이다.
도 25a 및 도 25b는 모두 소스 영역(1704) 및 드레인 영역(1706)에 각각 콘택트 구멍 개구부를 형성하는 단계에서의 mMOSFET의 단면도 및 평면도를 도시한다. 도 25a에 도시된 바와 같이, 본 발명의 다른 실시예에서 소스 영역(1704) 상의 콘택트 구멍 개구부는 불필요하기 때문에, 드레인 영역(1706) 위의 SOD(1801ab)만이 제거되어, 소스 영역(1704) 위의 공간이 SOD(1801)에 의해 보호된다. 그런 다음 잘 설계된 두께로 산화물 층(2501)을 증착한 다음 이방성 에칭 기술을 사용하여 콘택트 구멍 개구부의 벽 내부에 스페이서를 형성한다.
그 다음, 도 26a(이 단계에서의 mMOSFET 구조의 단면도)에 도시된 바와 같이, 금속-1 층(2602)을 증착하여 게이트 구조체 및 드레인 영역(1706)의 상단의 콘택트 구멍 개구부를 각각 완전히 채운다. 그 다음, 포토리소그래피 마스킹 기술을 사용하여 필요한 금속-1 상호연결 네트워크(도 26a, 도 26b에 도시됨)를 달성하기 위해 각각 이러한 콘택트 구멍 개구부 사이의 모든 연결을 생성한다. 또한, 도 26b는 도 26a에 도시된 mMOSFET의 평면도이다.
도 27은 드레인 영역에 대해 별개의 다수의 핀 또는 핑거를 사용하는 레이아웃 설계를 가진 다른 mMOSFET의 평면도를 도시한다. 드레인 영역은 포토리소그래피 오정렬 허용오차(PMT) 없이 정말하게 제어될 수 있고 콘택트 구멍 개구부는 정밀한 기하학적 구조를 갖는 자기 정렬에 의해 드레인 영역 내부에 개별적으로 잘 형성되기 때문에, 규정된 패턴의 후속의 금속-1 층 형성은 이러한 핑거들을 직접 연결할 수 있고; 그렇지 않으면 다수의 핑거에 대한 최신 설계에서 이러한 핑거들을 연결하기 위해 추가 드레이 영역을 사용할 필요가 있는데, 이를 도그본(Dog-bone) 드레인 구조라고 한다. 이 도그본 드레인 구조는 종래의 MOSFET에 대해 추가 영역과 더 많은 기생 커패시턴스를 유발하고 게이트 구조와 도그본의 에지 사이의 거리를 제한하는 추가 규칙이 필요하므로, 금속-1 층(2602)에 의해 직접 다수의 핑거형 드레인 구조를 연결하는 새로운 방식보다 새로운 방식보다 훨씬 더 큰 드레인 영역을 유발한다. 금속-1 층(2602)을 사용하여 다수의 핑거형 드레인 영역을 연결하는 매우 컴팩트한 레이아웃 설계를 달성함에 있어 본 발명은 3D 형상의 트라이 게이트 또는 FinFET 구조에 대한 컴팩트한 레이아웃 및 핑거 유형 설계를 보여주는 최초의 것으로 믿어지며, 그 장점을 명확하게 보여주며, 이는 특히 트라이 게이트 또는 FinFET 구조에서 다수의 매우 좁은 핑거형 드레인 영역을 사용하는 mMOSFET를 스케일링하는 데 매우 중요하다. 또한, 도 27에 도시된 바와 같이, mMOSFET가 트랜지스터를 형성하기 위해 다수의 핀 또는 핑거를 포함하는 경우, 각 핀 또는 핑거의 드레인 영역은 물리적으로 서로 분리되고, 다른 핀 또는 핑거의 드레인 영역은 금속-1 층(2602)에 의해 전기적으로 연결된다. 따라서 본 발명에서는 도그본 드레인 구조가 존재하지 않는다.
도 25a, 도 25b와 유사하게, 도 28a, 도 28b는 각각 드레인 및 소스 영역에 콘택트 구멍 개구부를 형성하는 단계에서의 mMOSFET 형성의 단면도 및 평면도를 도시한다. 그러나 도 28a에 도시된 바와 같이, mMOSFET의 드레인 및 소스 영역은 MSMC(Merged Semiconductor-Junction & Metal-connection) 구조체에 의해 형성될 수 있으며, MSMC 구조는 다음을 포함한다: (a) 기판(102)에 접하도록 형성된 n+ 도핑 실리콘 소스/드레인 층(SDSL 이라고 함)(즉, n+ 도핑 실리콘 소스 층(2802) 및 n+ 도핑 실리콘 드레인 층(2804)), 및 (b) 각각, n+ 실리콘에 대한 높은 컨덕턴스 옴 접촉을 갖는 주요 연결 경로인, 소스 영역 내부에 형성된 코어 금속 열(core metal column, CMC)(즉, 코어 금속 열(2806)) 및 드레인 영역 내부에 형성된 코어 금속 열(CMC)(즉, 코어 금속 열(2808)).
이 CMC(즉, 코어 금속 열(2806) 및 코어 금속 열(2808))는 깊은 산화물 격리(deep oxide isolation, DOI)(즉, STI-산화물-2 층(1002))에 의해 격리된 3개의 측벽을 가지며, 여기서 깊은 산화물 격리는 트라이 게이트 또는 FinFET 구조에 일반적으로 사용되며 NMOS 트랜지스터를 이웃 트랜지스터와 분리하는 데 사용되며, 네 번째 측벽은 산화물 보호 층(oxide guard layer, OGL)(2810/2812) 및 LDD(2814/2816)와 직접 접촉하는 SDSL로 구성된 복합 계면을 갖는 채널 영역을 향한다.
또한, 도 28a에 도시된 바와 같이, 드레인 영역의 코어 금속 열(2808)의 하단 벽은 또한 산화물 보호 층(2812)에 의해 보호되어, 드레인 영역의 코어 금속 열(2808)은 기판(102)으로부터 완전히 전기적으로 절연된다. 드레인 영역의 코어 금속 열(2808)의 상단은 금속-1 상호연결부를 수용하도록 설계될 수 있다. 다른 한편으로, 소스 영역의 코어 금속 열(2806)의 하단 벽은 접지 레벨과 같은, 미리 결정된 전압 레벨로 전기적으로 연결될 수 있는 기판(102)에 접촉된다. 따라서, 소스 영역의 상단은 추가의 금속-1 상호연결부를 피하기 위해 SOD(1801)로 덮여 있다. 또한, 도 28b는 도 28a에 도시된 mMOSFET의 평면도이다.
병합된 반도체 접합 & 금속 연결(MSMC) 구조를 형성하는 방법은 본 발명의 발명자와 동일한 발명자에 의해 2020년 8월 12일에 출원된 미국 특허출원 제1/991,044호(명칭: TRANSISTOR STRUCTURE AND RELATED INVERTER)에 이미 개시되어 있다. 전술한 미국 특허출원의 모든 내용은 인용에 의해 본 출원에 포함된다.
그 다음, 도 29a에 도시된 바와 같이(이 단계의 mMOSFET 구조의 단면도), 각각, 게이트 구조체, n+ 도핑 실리콘 드레인 층(2804) 및 코어 금속 열(2802)의 상단의 콘택트 구멍 개구부를 완전히 채우도록 금속-1 층(2902)을 증착한다. 그 다음, 포토리소그래피 마스킹 기술을 사용하여 필요한 금속-1 상호연결 네트워크(도 29a, 도 29b에 도시됨)를 달성하기 위해 각각 이러한 콘택트 구멍 개구부 사이의 모든 연결을 생성한다. 또한, 도 29c는 도 29b에 도시된 mMOSFET의 평면도이다. 29A. 또한, 도 29c는 금속-1 상호연결(즉, 금속-1 층(2902))에 의해 연결된 드레인 영역에 대해 별개의 다수의 핑거를 사용하는 레이아웃 설계를 갖는 다른 mMOSFET의 평면도를 도시한다.
전술한 원리는 다음 구조에서 채택되지만 유일한 차이점은 스페이서와 콘택트 구멍 개구부를 다른 대안적인 방식으로 형성하는 방법이다. 도 9a까지의 구현을 계속함으로써, 도 30의 (a)에 도시된 바와 같이, 게이트 마스크 층(802)을 제거한 다음, STI-산화물-2 층(3002)을 증착하여 웨이퍼 표면의 모든 빈틈을 채우고 CMP 기술을 사용하여 SOD(702)의 상단 및 질화물 층(604)의 상단(TG 위)까지의 높이로 맞춘 STI-산화물-2 층(3002)의 평평한 표면을 만든다. 또한, 도 30의 (b)는 도 30의 (a)에 도시된 mMOSFET의 평면도이다.
도 31의 (a)에 도시된 바와 같이, SOD(702)를 제거한다. TG 및 STI-산화물-2 층(3002)을 둘러싸는 산화물-3 층을 증착하고 이방성 에칭 기술을 이용하여 산화물-3 층을 에치백하여 산화물-3 스페이서(3102)를 형성한다. 그 다음, 기판(102)에 저농도 도핑 구역을 형성하고 저농도 도핑 구역에 대해 급속 열 어닐링(RTA)을 수행하여 TG 옆에 저농도 도핑 드레인(LDD)(3104)을 형성한다. 그 다음, TG 및 STI-산화물-2 층(3002)을 둘러싸는 질화물 층을 증착하고 이방성 에칭 기술을 이용하여 질화물 층을 에치백하여 질화물 스페이서(3106)를 형성한다. 그 다음, 이미 존재하는 SOD(702) 밑의 유전체 절연체(402)를 제거한다. 또한, 도 31의 (b)는 도 31의 (a)에 도시된 mMOSFET의 평면도이다.
도 32의 (a)에 도시된 바와 같이, 노출된 HSS 영역을 실리콘 성장 시드로 사용함으로써, 선택적 에피택시 성장(SEG) 기술을 이용하여, 노출된 HSS 위에서만 진성 실리콘(3202)을 TG의 상단 위에 있는 질화물 층(604)의 상단만큼의 높이로 성장시킨다. 이전의 것들과 다른 점은, SEG 진성 실리콘(3202)의 두 면이 STI-산화물-2(3002)와 TG 사이에 끼어 있고 SEG 진성 실리콘(3202)의 나머지 두 면이 활성 영역의 절벽 에지 위의 공중을 향하고 있기 때문에, SEG 진성 실리콘(3202)의 형상을 더 잘 제어할 수 있다는 것이며, 여기서 활성 영역은 여전히 인접한 STI-산화물-1 위에 유전체 절연체(402)에 의해 덮여 있다. 그 다음, CVD-STI-산화물-3 층(3204)(도 32의 (b)에 도시됨)이 모든 빈틈을 채우고 CMP 기술에 의해 평탄화되어 질화물 층(604)의 상단(TG의 상단 위의)까지의 높이로 맞춘 평평한 표면을 달성한다. 또한, 도 32의 (b)는 도 32의 (a)에 대응하는 평면도이다.
도 33a에 도시된 바와 같이, CVD-STI-산화물-3 층(3204)의 두 벽, STI-산화물-2(3002) 상의 질화물 스페이서(3106)의 벽, 및 TG를 둘러싸는 질화물 스페이서(3106)의 벽에 의해 둘러싸인 소스(n+ 소스) 영역(3302) 및 드레인(n+ 드레인) 영역(3304)에 대한 영역에서 HSS를 노출시키도록 진성 실리콘(3202)을 제거한다. mMOSFET의 소스 영역(3302) 및 드레인 영역(3304)을 형성하는 임의의 기존 방식이 HSS를 가진 소스 영역(3302) 및 드레인 영역(3304)의 평탄한 표면을 달성하기 위해 수행될 수 있다. 그 후, SOD(3306)를 증착하여 소스 영역(3302) 및 드레인 영역(3304) 위의 공동을 채우고, 그 다음 SOD(3306)를 에치백하여 질화물 층(604)의 상단까지의 높이로 맞춘 평평한 표면을 달성한다. 도 33의 (b)는 도 33의 (a)에 대응하는 평면도이다.
도 34a(평면도)에 도시된 바와 같이, CG 포토리소그래피 마스킹 단계가 수행되어 게이트 확장 부분의 일부 영역을 드러내 보이도록 광 저항(3402)이 형성된다. 그 다음, 도 34b(평면도)에 도시된 바와 같이, 이방성 에칭 기술을 이용하여 드러난 게이트 확장 부분의 상단에 위치한 질화물 층(604)을 에칭하여 질화물 층(604) 밑의 금속 콘택트(3404)를 노출시킨다. 그 다음, 도 35의 (a)에 도시된 바와 같이, 광 저항(3402)을 제거하고, 소스 영역(3302) 및 드레인 영역(3304) 위의 SOD(3306)를 에칭하여 콘택트 구멍 개구부를 형성한 다음, 소스 영역(3302) 및 드레인(3304) 위에 위치한 콘택트 구멍 개구부를 둘러싸는 산화물 스페이서(3502)를 증착한다.
도 35a에 도시된 바와 같이, CVD-STI-산화물-3 층(3204)의 두 벽, STI-산화물-2(3002) 상의 질화물 스페이서(3106), 및 TG를 둘러싸는 질화물 스페이서(3106)는 4개의 측벽으로 HSS보다 모두 더 크며, 잘 설계된 다른 4개의 산화물 스페이서(3502)(콘택트 구멍용 산화물 스페이서, 산화물-SCH라고 함)가 4개의 측벽을 덮기 위해 새로 생성될 수 있다. 따라서 콘택트 구멍 개구부는 콘택트 구멍 개구부를 만드는 어떠한 에칭 기술도 사용하지 않고 이러한 자기 정렬 방식으로 자연적으로 형성되고, tOSCH의 두께를 가진 산화물-SCH의 적절한 설계에 의해, 이러한 콘택트 구멍 개구부는 각각 GEBESI 및 GEBEDI의 길이보다 작은 길이 치수를 갖는다. 여기서 새로운 점은, 콘택트 구멍 개구부가 각각 소스 영역과 드레인 영역의 경계의 중앙에 위치하며 콘택트 구멍 개구부의 길이가 λ보다 작게 설계될 수 있다는 것이다(콘택트 구멍의 길이 ≤ GEBESI의 길이에서 tOSCH의 2배를 뺀 것이 때문. 따라서 예를 들어, tOSCH = 0.2λ이고 GEBESI = λ이면, 콘택트 구멍의 길이 = 0.6λ). 본 발명에 따르면, 이 자기 정렬 콘택트 구멍은 임의의 선행 기술 설계에서의 콘택트 길이보다도 최소의 콘택트 길이로서 나타나야 하고, 포토리소그래피 마스킹 공정 단계를 사용하고 추가로 그러한 λ보다 작은 치수에서 복잡한 에칭 공정 기술을 사용하여 콘택트 구멍 개구부를 생성하는 공정이다. 또한, 본 발명은 금속-1 콘택트를 규정하고 만들기 위한 가장 제어하기 어렵고 가장 비싼 마스크와, 콘택트 구멍 개구부를 드릴링하는 후속 작업을 제거한다. 또한, 도 35의 (b)는 도 35의 (a)의 mMOSFET의 평면도이지만, 도 35의 (b)에서, mMOSFET의 별개의 다수의 핀 또는 핑거가 수평 방향으로 연장되어 도시되어 있고, 이들 핑거의 모든 드레인 영역 및 소스 영역이 드러난다.
도 32의 (a)에 도시된 바와 같이, 진성 실리콘(3202)을 제거하여 콘택트 구멍 개구부를 형성하고 소스 및 드레인 영역에 대응하는 HSS를 노출시킬 때, 소스 및 드레인 영역을 노출시키는 콘택트 구멍 개구부는 CVD-STI-산화물-3 층(3204)의 벽, STI-산화물-2(3002), 및 이미 산화물-3 스페이서(3102) 및 질화물 스페이서(3106)를 포함하는 TG로 둘러싸인다. 따라서, 본 발명의 다른 실시예에서, 도 35a에서 콘택트 구멍 개구부의 4개의 측벽을 덮는 잘 설계된 4개의 산화물 스페이서(3502)(콘택트 구멍용 산화물 스페이서, 산화물-SCH라고 함)는 생략될 수 있고, 도 35b에서 게이트 금속을 노출시키는 개구부를 덮는 산화물 스페이서(3502)도 생략될 수 있다.
도 36a는 금속-1 재료(예: 금속으로 덮인 실리사이드)(3602)를 증착하여 콘택트 구멍 개구부를 채운 다음 포토리소그래피 마스킹 기술을 사용하여 금속-1 층(3602)을 규정할 수 있는 결과를 보여준다. 도 36a에 도시된 바와 같이, 금속-1 층(3602)은 콘택트 구멍 개구부를 완전히 덮고 정밀하게 제어된 치수로 임의의 불가피한 PMT를 남겨둔 폭을 가져야 한다. 즉, 각각, 금속-1 층(3602)의 폭 = 콘택트 구멍 개구부의 길이 C-S(L)에 2Δλ를 더한 값이고, 드레인 영역에 대해 동일하게, 콘택트 구멍 개구부의 길이 CD(L)에 2Δλ를 더한 값이다. 콘택트 구멍 개구부가 0.6λ로 제어될 수 있으면(콘택트 구멍 내부의 산화물 스페이서(3502) 치수가 계산에서 위에서 설명한 대로 잘 제어될 수 있기 때문에 제어 하에 있어야 함), 금속-1 층(3602)의 폭은 콘택트 구멍 개구부의 길이와 2Δλ의 합만큼 작을 수 있다(Δλ = 0.5λ, 콘택트 구멍 개구부의 길이 = 0.6λ이면, 금속-1 층(3602)의 폭은 불가피한 PMT 하에 콘택트 구멍 개구부를 완전히 덮기 위해 1.6λ만큼 좁을 수 있음). 본 발명에 따르면, 1.6λ만큼 좁은 금속-1 층(3602)의 폭은 금속-1 상호연결부의 가장 작은 중 하나일 수 있다. 2개의 가장 가까운 금속-1 상호연결부 사이의 최소 공간(3604)은 λ보다 작지 않아야 한다. 본 발명의 중요한 장점은 GEBESI의 길이, GEBEDI의 길이, 콘택트 구멍 개구부의 길이 및 금속-1 배선의 폭과 같은 거의 모든 중요 치수(critical dimension)가 PMT의 불확실성에 영향을 받지 않고 정밀하게 제어될 수 있어, 이러한 중요 치수의 균일성으로 인해 재현성, 품질 및 신뢰성이 보장된다는 것이다. 도 36b는 도 36a의 mMOSFET의 평면도이지만, 도 36b에는, mMOSFET에서 개별의 다수의 핑거가 도시되고 수평 방향으로 연장된다. 또한, 도 36b에 도시된 바와 같이, 그러한 핑거의 모든 드레인 영역은 금속-1 층(3602)을 통해 함께 연결되고, 그러한 핑거의 모든 소스 영역은 역시 금속-1 층(3602)을 통해 함께 연결된다.
요약하면, 본 발명은 여기에 소스(또는 드레인) 영역의 치수를 정밀하게 제어하는 새로운 방법을 개시하며, 이는 최소 배선 폭인 람다(λ)만큼 작을 수 있고, 최소 배선 폭 λ보다 작은 선형 치수를 갖는 게이트 구조체, 소스(또는 드레인) 영역 상에 콘택트 구멍을 가질 수 있다. M1 연결을 위해 기존의 콘택트 구멍 개구부 마스크 및/또는 금속 0 변환 층을 사용하지 않고 자기 정렬된 소형화된 콘택트를 통해 게이트, 소스 및 드레인 영역을 직접 연결하는 금속-1 상호연결부(M1 층)을 만든다. 본 발명은 또한 다수의 단자를 갖는 임의의 반도체 소자(트랜지스터, 사이리스터 등)에 적용될 수 있으며, 여기서 다수의 콘택트 접점 또는 단자의 임의의 부분은 M1 연결을 위해 종래의 콘택트-구멍-개구부 마스크 및/또는 금속-0 변환 층을 사용하지 않고 자기 정렬된 소형화된 콘택트를 통해 직접 연결된다.
본 발명은 실시예를 참조하여 예시되고 설명되었지만, 본 발명은 개시된 실시예에 한정되지 않고, 오히려 첨부된 청구범위의 사상 및 범위 내에 포함되는 다양한 수정 및 등가 배치를 망라하도록 의도된 것으로 이해되어야 한다.

Claims (20)

  1. 트랜지스터 구조체로서,
    반도체 표면을 갖는 반도체 기판;
    상기 반도체 표면 위의 게이트 구조체와, 상기 게이트 구조체를 드러내 보이도록 형성된 제1 오목부;
    상기 반도체 표면 아래의 채널 영역; 및
    상기 채널 영역에 전기적으로 결합된 제1 전도성 영역과, 상기 제1 전도성 영역을 드러내 보이도록 형성된 제2 오목부를 포함하고,
    포토리소그래피 공정에서의 마스크 패턴을 사용하여 상기 제1 오목부를 규정하며, 상기 마스크 패턴은 상기 제1 오목부의 일차원 길이만 규정하는,
    트랜지스터 구조체.
  2. 제1항에 있어서,
    상기 제1 오목부는 제1 유전체 층으로 둘러싸여 있고, 상기 제2 오목부는 제2 유전체 층으로 둘러싸여 있는, 트랜지스터 구조체.
  3. 제2항에 있어서,
    상기 제1 유전체 층 및 상기 제2 유전체 층은 산화물 증착 공정에 의해 동시에 형성되는, 트랜지스터 구조체.
  4. 제1항에 있어서,
    상기 제1 오목부 또는 상기 제2 오목부의 길이는 최소 배선 폭(minimum feature size)보다 작은, 트랜지스터 구조체.
  5. 제1항에 있어서,
    상기 제1 오목부의 수직 길이는 상기 제2 오목부의 수평 길이와 동일하거나 실질적으로 동일한, 트랜지스터 구조체.
  6. 제1항에 있어서,
    상기 제1 전도성 영역 옆에 제1 격리 영역을 더 포함하고;
    상기 게이트 구조체와 상기 제1 격리 영역 사이의 상기 제1 전도성 영역의 길이는 원래 상기 게이트 구조체의 길이를 규정하도록 구성된 단일 포토리소그래피 공정에 의해 제어되는, 트랜지스터 구조체.
  7. 트랜지스터 구조체로서,
    반도체 표면을 갖는 반도체 기판;
    길이를 갖는 게이트 구조체와, 상기 게이트 구조체 위에 위치된 제1 오목부;
    상기 반도체 표면 아래의 채널 영역; 및
    상기 채널 영역에 전기적으로 결합된 제1 전도성 영역과, 상기 제1 전도성 영역 위에 위치된 제2 오목부를 포함하고,
    포토리소그래피 공정에서의 마스크 패턴을 사용하여 상기 제1 오목부를 규정하며, 상기 마스크 패턴의 형상이 상기 제1 오목부의 형상과 상이한,
    트랜지스터 구조체.
  8. 제7항에 있어서,
    상기 마스크 패턴의 형상은 줄무늬 유사(stripe-like) 형상이고, 상기 제1 오목부의 형상은 직사각형 유사(rectangle-like) 형상 또는 정사각형 유사(square-like) 형상인, 트랜지스터 구조체.
  9. 제7항에 있어서,
    상기 제1 전도성 영역은 상기 반도체 기판에 접하는 고농도 도핑 영역(highly doped region) 및 상기 고농도 도핑 영역에 접하는 코어 금속 열(core metal column)을 포함하는, 트랜지스터 구조체.
  10. 제9항에 있어서,
    상기 코어 금속 열은 상기 반도체 기판에 접하고, 상기 고농도 도핑 영역은 상기 반도체 기판을 통해 전압원에 전기적으로 결합되는, 트랜지스터 구조체.
  11. 트랜지스터 구조체로서,
    반도체 기판;
    상기 반도체 기판으로부터 형성된 복수의 핀 구조체(fin structure) - 각각의 핀 구조체는 채널 영역 및 상기 채널 영역에 결합된 제1 전도성 영역을 포함함 -; 및
    상기 복수의 핀 구조체의 각각의 핀 구조체를 가로지르는 게이트 구조체 - 상기 게이트 구조체를 드러내 보이도록 제1 오목부가 형성되고, 상기 하나의 핀 구조체의 제1 전도성 영역을 드러내 보이도록 제2 오목부가 형성됨 -를 포함하고,
    각각의 핀 구조체의 제1 전도성 영역은 서로 물리적으로 분리되어 있는,
    트랜지스터 구조체.
  12. 제11항에 있어서,
    상기 제1 오목부의 수직 길이는 상기 제2 오목부의 수평 길이와 실질적으로 동일한, 트랜지스터 구조체.
  13. 제11항에 있어서,
    상기 제1 오목부를 채우고 상기 제2 오목부를 채우도록 형성된 금속 연결 층을 더 포함하는 트랜지스터 구조체.
  14. 제13항에 있어서,
    다른 핀 구조체의 제1 전도성 영역을 드러내 보이도록 제3 오목부가 형성되고, 상기 금속 연결 층은 상기 제3 오목부를 채우고 적어도 상기 제2 오목부에서 상기 제3 오목부로 연장되는, 트랜지스터 구조체.
  15. 제14항에 있어서,
    상기 제1 전도성 영역의 수평 길이는 상기 금속 연결 층의 수평 길이와 동일하거나 실질적으로 동일한, 트랜지스터 구조체.
  16. 제15항에 있어서,
    상기 제1 전도성 영역의 수평 길이는 최소 배선 폭과 동일하거나 실질적으로 동일한, 트랜지스터 구조체.
  17. 트랜지스터 구조체로서,
    반도체 표면을 갖는 반도체 기판;
    상기 반도체 표면 위의 게이트 구조체와, 상기 게이트 구조체를 드러내 보이도록 형성된 제1 오목부;
    상기 반도체 표면 아래의 채널 영역;
    상기 채널 영역에 전기적으로 결합된 제1 전도성 영역과, 상기 제1 전도성 영역을 드러내 보이도록 형성된 제2 오목부; 및
    상기 제1 오목부를 채우고 상기 제2 오목부를 채우도록 형성된 금속 연결 층을 포함하고,
    상기 제1 오목부의 수직 길이는 상기 제2 오목부의 수평 길이와 동일하거나 실질적으로 동일한,
    트랜지스터 구조체.
  18. 제17항에 있어서,
    상기 제1 오목부의 수평 길이는 상기 금속 연결 층의 두께의 두 배보다 짧은, 트랜지스터 구조체.
  19. 제17항에 있어서,
    상기 제1 전도성 영역의 수평 길이는 최소 배선 폭과 동일하거나 실질적으로 동일한, 트랜지스터 구조체.
  20. 제17항에 있어서,
    상기 금속 연결 층은 상기 제1 오목부에서 상기 제2 오목부로 연장되는, 트랜지스터 구조체.
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