KR100546393B1 - 자기정렬 콘택 패드 형성 공정을 포함하는 반도체 소자의제조방법 - Google Patents

자기정렬 콘택 패드 형성 공정을 포함하는 반도체 소자의제조방법 Download PDF

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Abstract

게이트 전극 스택의 식각 마스크 역할을 하는 하드 마스크의 높이를 낮출 수 있는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 의하면, 반도체 기판 상에 게이트 전극 스택 및 스페이서를 포함하는 게이트 전극 구조물과 소스/드레인 영역을 형성한 다음, 반도체 기판 상에 게이트 전극 구조물의 상면 보다 높은 높이를 가지는 제1 층간절연막을 형성하고, 그 위에 게이트 전극 구조물이 연장된 방향으로 신장되어 있고 게이트 전극 구조물과 오버레이되어 있는 식각 유도 및 포커싱 마스크를 형성한다. 그리고, 제1 층간절연막 상에 제2 층간절연막을 형성하고, 그 위에 SAC홀 식각을 위한 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각 마스크로 사용하여 식각 공정을 실시하여 SAC홀을 형성하고, 여기에 도전 물질을 매립하여 SAC 패드를 형성한다.
반도체, 메모리, 자기정렬 콘택, 하드 마스크, 콘택 패드

Description

자기정렬 콘택 패드 형성 공정을 포함하는 반도체 소자의 제조방법{Method for manufacturing a semiconductor device comprising the process of forming a self-aligned contact pad}
도 1은 종래 기술에 따른 SAC 홀 식각공정의 식각 경로를 보여주는 단면도이다.
도 2는 제1 층간절연막에 형성되어 있는 보이드(void)를 보여주는 사진이다.
도 3은 하드 마스크의 두께 변화에 따른 도전라인 구조물의 쇼울더 두께 변화를 보여주는 그래프이다.
도 4는 도전라인 구조물의 높이 변화에 따라서 패턴의 목표 CD와 측정 CD의 편차를 측정하여 도시한 그래프이다.
도 5a는 본 발명의 일 실시예에 따른 활성영역 및 게이트 라인 스택의 레이아웃을 보여주는 평면도이다.
도 5b는 도 5a의 XX'라인을 따라 절취한 단면도이다.
도 6는 본 발명의 일 실시예에 따라 제1 층간절연막을 형성하는 단계를 설명하기 위한 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 식각 유도 및 포커싱 마스크의 레이아웃을 보여주는 평면도이다.
도 7b는 본 발명의 다른 실시예에 따른 식각 유도 및 포커싱 마스크의 레이아웃을 보여주는 평면도이다.
도 7c는 도 7a 또는 도 7b의 XX'라인을 따라 절취한 단면도이다.
도 8은 본 발명의 일 실시예에 따라 제2 층간절연막 및 SAC홀 식각공정을 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따라 SAC 패드를 형성하는 단계를 설명하기 위한 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 자기정렬 콘택(Self Aligned Contact, SAC) 패드 형성공정을 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 제조 공정 중에서, SAC 패드 형성공정은 디자인 룰이 작아지면서, 콘택 패드 형성공정 등에 새롭게 도입된 공정이다. SAC 패드 형성공정을 사용하면, 물질 간의 높은 식각 선택비를 이용함으로써, 디자인 룰의 감소에도 불구하고 노광 및 식각 공정의 공정 마진을 충분히 확보할 수 있다. 예컨대, 반도체 디램 소자의 제1 층간절연막에 SAC 홀을 형성할 경우에, 게이트 도전막의 상부에는 하드 마스크가 구비되어 있고, 그 측벽에는 스페이서가 구비되어 있다. 이 경우, 하드 마스크 및 스페이서는 제1 층간절연막 물질인 실리콘산화물에 대하여 식각 선택비가 큰 실리콘질화물로 형성한다.
도 1에는 종래 기술에 따른 SAC홀 식각공정에서 식각 경로를 보여주는 개략적인 단면도가 도시되어 있다. 도 1을 참조하면, 소자격리영역(102b)에 의하여 활성영역(102a)이 정의되어 있는 반도체 기판(100)에 게이트산화막(112), 폴리실리콘(112)과 텅스텐실리사이드(114) 및 하드마스크(116)로 구성되는 게이트 전극 스택(117)이 형성되어 있다. 폴리실리콘(112)과 텅스텐실리사이드(114)는 게이트 도전막을 구성한다. 게이트 전극 스택(117)의 양 측벽에는 스페이서(118)가 형성되어 있다. 게이트 전극 스택(117)과 스페이서(118)는 게이트 전극 구조물(110)을 구성한다. 반도체 기판(100)과 게이트 전극 구조물(110) 위로 높이가 h2인 제 1 층간 절연막(120)이 형성되어 있고 제 1 층간 절연막(120) 위에 SAC 홀을 형성하기 위한 포토레지스트 패턴(PR)이 형성되어 있다.
도 1과 같은 구조에서 SAC홀 형성을 위한 식각 시 제1 층간절연막(120)에서의 식각 프로파일은 수직으로 진행되는 반면, 게이트 전극 구조물(110)의 하드 마스크(116)에서는 식각이 소정의 경사를 가지고 진행된다. 그 결과, 게이트 전극 구조물(110)의 스페이서(118) 즉, 게이트 전극 구조물(110)의 쇼울더(shoulder)가 가장 식각에 취약하다. 그러므로, 자기정렬 식각공정을 사용하기 위해서는 식각 현상에 가장 취약한 게이트 전극 구조물(110)의 쇼울더의 두께가 소정의 두께 이상으로 확보되어야 한다. 게이트 전극 구조물(110)의 쇼울더 두께는 하드 마스크(116)의 두께 및 스페이서(118)의 두께에 의존하므로, 자기정렬 식각공정을 적용하기 위해서는 하드 마스크(116)의 두께 및 스페이서(118)의 두께가 각각 소정의 두께 이상이어야 한다. 그리고, 하드 마스크(116)가 두꺼워지면, 게이트 전극 구조물(110)의 전체 높이는 증가한다. 특히, 반도체 소자의 집적도가 계속 증가하면서 게이트 전극 구조물(110)의 CD(Critical Dimension)는 계속 감소하기 때문에, 게이트 전극 구조물의 어스펙트비(aspect ratio)는 계속 증가하고 있다.
게이트 전극 구조물(110)의 어스펙트비가 증가하면서 나타나는 한가지 문제점은, 게이트 전극 구조물(110) 사이에 층간절연막(120) 물질을 완전히 채워 넣기가 어려워진다는 점이다. 층간절연막(120)의 갭필(gap fill) 특성이 나쁘면 층간절연막에 보이드(void) 등이 생긴다. 도 2에는 게이트 전극 구조물 사이의 제1 층간절연막에 형성된 보이드를 보여주는 사진이 도시되어 있다. 보이드 발생을 방지하기 위해서는 게이트 전극 구조물의 높이를 줄여야 하는데 이것은 일정한 한계가 있다.
게이트 전극 구조물(110)의 높이를 줄이기 위한 한가지 방법은 게이트 도전막(112,114)의 높이를 줄이는 것이데, 이 방법은 게이트 도전막(112,114)의 단면적을 감소시켜서 게이트 라인의 저항을 증가시키기 때문에 현실적인 대안이 될 수 없다.
다른 하나의 방법은 하드 마스크(116)와 스페이서(118)의 두께를 줄이는 것인데, 이 방법은 SAC 패드 형성공정과 관련하여 한계가 있다. 전술한 바와 같이, 자기정렬 식각공정에서 게이트 전극 구조물(110)의 쇼울더의 두께를 소정 두께 이상으로 확보하기 위해서는 하드 마스크(116)와 스페이서(118)의 두께가 두꺼워야 하기 때문에, 하드 마스크(116)와 스페이서(118)의 두께를 줄이는 것도 한계가 있다.
디자인 룰이 0.11㎛인 경우에, 자기정렬 식각공정에서 C5F8/O2/Ar 가스의 조합이나 C4F6/O2/Ar 가스의 조합으로 식각 가스로 사용하고, 제1 층간절연막(120)의 두께가 4000Å 이상인 경우라면, 게이트 전극 구조물(110)의 쇼울더 두께는 최소한 350Å 이상이 확보되어야 한다. 반면, 쇼울더 두께를 충분히 확보하기 위하여 하드 마스크(116) 및 스페이서(118)의 두께를 증가시키면, 게이트 전극 구조물(110) 사이의 공간이 좁아져서 제1 층간절연막(120)의 갭필 특성을 열화시키므로, 쇼울더 두께를 무한정 두껍게 할 수는 없다.
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도 3에는 하드 마스크의 두께 변화에 따른 게이트 전극 구조물의 쇼울더 두께 변화를 측정한 그래프가 도시되어 있다. 도 3을 참조하면, 하드 마스크의 두께가 100Å 감소하면, 쇼울더 두께는 약 30Å 정도 감소하는 것으로 나타났다. 그리고, 쇼울더 두께가 350Å 이상이 되기 위해서는 하드 마스크의 두께는 1800Å 이상이어야 하며, 양산 공정에 적용하기 위해서는 2000Å 이상인 것이 바람직하다. 현재와 같은 SAC 패드 형성공정을 사용할 경우에는, 하드 마스크의 두께를 2000Å 이하로 낮추기가 용이하지 않으며, 그 결과 게이트 전극 구조물의 어스펙트비를 줄이는 것은 한계가 있다.
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게이트 전극 구조물의 전체 높이가 증가하면서 나타나는 다른 하나의 문제점은, 게이트 전극 구조물의 임계 치수(Critical Dimension, CD)의 산포가 열화되는 것이다. 도 4에는 라인 앤드 스페이스(line and space) 패턴을 형성한 다음, 목표 CD(design CD)와 측정 CD와의 편차를 보여주는 그래프가 도시되어 있다. 도 4의 그래프는 게이트 전극 구조물의 전체 높이가 각각 1800Å, 2200Å 및 2600Å인 경우에 대하여 실험한 데이터를 기초로 도시한 것이다. 도 4를 참조하면, 목표 CD가 일정한 경우에, 게이트 전극 구조물의 전체 높이가 증가하면 목표 CD와 측정 CD와의 편차도 증가하는 것을 알 수 있다. 상기한 CD의 편차가 증가하는 것은, 같은 라인에서 뿐만이 아니라 라인의 위치에 따라서 CD의 산포가 열화되는 것을 의미한다.
CD의 산포가 열화되면, 게이트 전극 구조물의 라이너러티(linearity)가 나빠져서, 얻고자 하는 형상을 가진 게이트 전극 구조물을 형성하기가 어렵다. 측정 CD가 목표 CD보다 작은 경우에는 디램 소자의 리프레쉬 특성을 악화시킬 수가 있으며, 측정 CD가 목표 CD보다 큰 경우에는 디램 소자의 속도가 감소한다. 결국, CD의 산포가 나빠지면, 트랜지스터의 성능을 열화시킬 수가 있으며, 반도체 소자의 신뢰성을 떨어뜨리게 된다.
디자인 룰이 작아지고, 게이트 전극 구조물의 높이가 증가하면서 나타나는 또 다른 하나의 문제점은 미들 브리지(middle bridge)의 발생이다. 미들 브리지 현상이란 SAC 패드 형성공정 중에 게이트 전극 구조물이 신장되어 있는 방향으로 서로 인접한 SAC 패드가 서로 단락되는 현상을 말한다. 이러한 미들 브리지 현상은 제거되어야 할 제1 층간절연막의 높이는 증가하는데 반하여, 디자인 룰의 감소로 SAC 패드간의 간격 특히 게이트 전극 구조물이 신장되어 있는 방향의 SAC 패드 간격이 작아지기 때문에 발생한다. SAC 패드 간의 간격이 좁기 때문에, 자기 정렬 식각공정이나 식각 후 세정 공정에서 제1 층간절연막이 과식각되면, SAC홀이 서로 연결되는 현상이 초래될 수 있다.
게이트 전극 구조물의 높이 증가에 따른 상기한 문제점을 해결하기 위한 하나의 방법은 옌(Yen) 등에 의한 미국특허 제6,265,296호에 개시되어 있다. 상기 미국특허에는 블랭킷 절연막의 상부에 형성된 실리콘질화막(상기 명세서에는 '하드 마스크'라고 지칭함)을 사용하여 SAC 콘택 패드를 형성하는 방법에 대하여 개시하고 있다. 상기 미국특허를 참조하면, 소스/드레인 영역과 게이트 전극 구조물의 일부를 노출시키는 오프닝을 가진 실리콘질화막 패턴을 블랭킷 절연막에 상부에 형성한 다음, 상기 오프닝을 통하여 블랭킷 절연막에 대하여 자기정렬 식각공정을 실시한다. 이에 의하면, 포토레지스트 패턴 대신에 실리콘질화막 패턴을 식각 마스크로 사용하기 때문에, 포토레지스트와 식각 가스의 반응으로 인한 유기 부산물의 발생을 방지 또는 억제할 수 있다고 한다. 그 결과, 유기 부산물을 제거하기 위한 세정 공정을 생략하거나 세정 공정시에 유기 부산물을 완전히 제거할 수 있는 장점이 있다. 그러나, 후술하는 바와 같이 포토레지스트 패턴을 식각 마스크로 사용하지 않으면, 오히려 SAC홀 식각 공정의 공정 마진을 확보하기 어려운 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 도전라인 구조물 특히, 게이트 전극 구조물의 높이를 낮춤으로써, 층간절연막의 갭필 특성을 향상시킬 수 있고, 아울러 게이트 전극 구조물의 CD 프로파일이 개선되며, 게이트 전극 구조물의 CD 산포를 향상시킬 수 있는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 하드 마스크의 두께를 감소시켜도 SAC 패드와 게이트 도전막이 단락되는 현상을 방지할 수 있고, 아울러 미들 브리지의 발생을 방지할 수 있는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법은 SAC홀 형성을 위한 자기정렬 식각공정(이하, 'SAC홀 식각공정'이라 한다)을 실시하기 전에 식각 유도 및 포커싱 마스크(etch inducing and focusing mask)를 형성하는 단계를 포함한다. 식각 유도 및 포커싱 마스크는, SAC홀을 형성하기 위하여 층간절연막을 식각할 때, 식각 경로의 변경을 유도함으로써, 도전라인 구조물에서 SAC홀 식각 공정에서 취약한 스페이서 부분에서의 식각 현상을 완화 및 회피시키고, SAC홀이 형성될 위치의 층간절연막에만 식각 현상이 집중되도록 유도하는 역할을 한다. 그 결과, 도전라인 구조물의 쇼울더에서의 식각양은 종래보다 현저하게 감소시킬 수가 있다. 본 명세서에서 "도전라인 구조물의 쇼울더" 또는 "쇼울더"는 SAC홀 식각 공정 이전 또는 SAC홀 식각 공정 이후에 측정된 스페이서의 일부로서, 문자 그대로 도전 라인 구조물의 어깨 부분을 지칭한다. 그러므로, 식각 유도 및 포커싱 마스크를 사용하면, 하드 마스크 및/또는 스페이서의 두께를 종래에 비하여 얇게 형성하는 것이 가능해진다. 하드 마스크 등의 두께가 얇아지면, 그 만큼 도전라인 구조물의 높이를 낮출 수가 있다.
본 발명의 SAC홀 식각공정에서는 또한, 종래와 마찬가지로 포토레지스트 패턴을 식각 마스크로 사용하여 층간절연막을 식각한다. 식각 공정에서 포토레지스트 패턴을 식각 마스크로 사용하면, 포토레지스트 패턴과 식각 가스가 반응하게 되고, 그 결과 탄소가 포함된 식각 부산물을 발생시킨다. 이 식각 부산물은 세정 공정에서 제거되어야 할 불순물이지만, 이 불순물이 SAC홀 식각공정 중에는 도전라인 구조물의 상부 및 쇼울더 부근에 퇴적되어서, 도전라인 구조물을 식각으로부터 보호하는 패시베이션막으로서의 역할을 한다. 그러므로, 포토레지스트 패턴을 식각 마스크로 사용하면, 하드 마스크의 두께를 더 낮게 제조하는 것이 가능하다. 반면, 상기한 미국특허 제6,265,296호에 의하면 포토레지스트 패턴을 제거하고, 오프닝을 가진 하드 마스크(상기 하드 마스크는 본 발명에 의하면 식각 유도 및 포커싱 마스크와 기능적으로 유사하다)를 식각 마스크로 사용하여 SAC홀 식각공정을 실시한다. 결국, 상기한 미국특허 제6,265,296호에 의할 경우에는, 포토레지스트 패턴을 식각 마스크로 사용하지 않기 때문에, 포토레지스트 패턴에 의한 패시베이션용 부산물이 발생되지 않는다. 패시베이션용 부산물이 발생하지 않으면, 식각 선택비는 절반 이상 줄어들게 되어서, 도전라인 구조물의 쇼울더 두께를 낮추는 것은 한계가 있다.
그리고, 본 발명에 따른 식각 유도 및 포커싱 마스크는 도전라인 구조물의 상부에 위치하며, 도전라인 구조물에 오버레이 되도록 라인 타입으로 제조된다. 패턴을 제조할 경우에, 라인 타입으로 제조하게 되면, 콘택 타입으로 패턴을 제조하는 것에 비하여 노광 및 식각 공정이 훨씬 용이하고 간단하다. 반면, 상기한 미국특허 제6,265,296호에 의하면, 하드 마스크를 콘택 타입으로 제조한다. 상기한 미국특허 제6,265,296호에는 하드 마스크의 평면 형상이 도면에 명확하게 개시되어 있지 않지만, 상기 미국특허의 제1항을 참조하면, 하드 마스크에 형성된 오프닝이 소정의 공간만을 노출시키도록 한정되어 있는 바, 결국 상기한 미국특허에서는 콘택 타입의 하드 마스크를 사용하는 것을 알 수 있다. 그리고, SAC 패드 간의 단락을 방지하기 위해서 콘택 타입의 하드 마스크를 사용하는 것은 불가피하다. 반면, 본 발명에서는 SAC홀 식각공정의 식각 마스크로 사용하는 포토레지스트 패턴을 콘택 타입으로 제조하며, 식각 유도 및 포커싱 마스크는 라인 타입으로 제조한다.
상기한 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조방법은 먼저 반도체 기판 상에 도전라인 구조물을 형성한 다음, 상기 반도체 기판 상에 상기 도전라인 구조물의 상면 보다 높은 높이를 가지는 제1 층간절연막을 형성한다. 그리고, 상기 도전라인 구조물이 연장된 방향으로 신장되어 있고 상기 도전라인 구조물과 오버레이(overlay)되어 있는 식각 유도 및 포커싱 마스크를 상기 제1 층간절연막 상에 형성한다. 여기서, 식각 유도 및 포커싱 마스크는 상기한 특징을 가진 라인 타입의 패턴이다. 계속해서, 상기 제1 층간절연막 상에 상기 식각 유도 및 포커싱 마스크의 상면 높이와 같거나 더 높은 높이를 가지는 제2 층간절연막을 형성하고, 상기 제2 층간절연막 상에 SAC홀 형성을 위한 포토레지스트 패턴을 형성한다. 계속해서, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막 및 상기 제1 층간절연막을 순차적으로 식각하여 SAC홀을 형성하고, 상기 SAC홀에 도전 물질을 채워서 SAC 패드를 형성한다.
도전라인 구조물은 도전라인 스택 및 스페이서를 포함하며, 도전라인 스택은 도전성 물질막 및 하드 마스크를 포함한다. 상기한 바와 같이, 본 발명의 실시예에 의하면 하드 마스크의 높이를 낮춤으로서 도전라인 스택의 두께 및 스페이서의 두께를 종래에 비하여 상당히 낮게 제조할 수 있다. 예컨대, 상기 도전라인 구조물의 하드 마스크의 두께는 약 500Å 내지 약 1500Å사이일 수 있으며, 그 결과 SAC홀 식각 후의 쇼울더 두께는 200Å 이상 400Å 이하가 되도록 하드 마스크 및 스페이서를 형성할 수 있다.
상기한 실시예의 일 측면에 의하면, 상기 식각 유도 및 포커싱 마스크의 폭은 상기 도전라인 스택의 폭과 같거나 더 크게 형성할 수 있는데, 상기 식각 유도 및 포커싱 마스크의 폭을 상기 도전라인 스택의 폭보다 더 크게 형성하지만 상기 도전라인 스택의 폭과 상기 스페이서의 두께를 합한 것보다 작도록 형성하는 것이 바람직하다. 그 이유는 상기 식각 유도 및 포커싱 마스크의 폭을 크게 하면, 오정렬이 발생한 경우에도 도전라인 구조물의 쇼울더 부근에서 과식각으로 인한 도전성 물질막의 노출을 방지할 수 있기 때문이다. 따라서, 본 발명의 실시예에 의하면, 상기 도전라인 구조물의 쇼울더가 SAC홀 형성을 위한 상기 식각 단계에서 보호될 수 있는 두께로 형성하는 경우라면, 상기 식각 유도 및 포커싱 마스크의 폭은 상기 도전라인 구조물의 쇼울더 두께 및 상기 제1 층간절연막의 높이를 고려하여 유동적으로 조정이 가능하다.
상기한 실시예의 일 측면에 의하면, 상기 식각 유도 및 포커싱 마스크는 미들 브리지 방지용 패턴(middle bridge protecting pattern)을 더 포함할 수도 있다. 미들 브리지 방지용 패턴은 이웃한 콘택 사이의 거리가 가장 짧은 콘택 사이의 위치에 형성하는 것이 바람직하다.
상기한 본 발명의 바람직한 다른 실시예에 따른 반도체 소자의 제조방법은 소스 영역 및 드레인 영역과 직접 연결되는 스토리지 노드 콘택 패드의 형성공정에 관한 것이다. 먼저, 활성 영역 및 소자격리 영역이 한정되어 있는 반도체 기판을 제공한 다음, 상기 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 하드 마스크로 구성된 게이트 전극 스택을 형성한다. 그리고, 상기 게이트 전극 스택에 인접한 상기 반도체 기판에 제1 불순물 영역을 형성한 다음, 상기 게이트 전극 스택의 측벽에 스페이서를 형성하여 상기 게이트 전극 스택 및 상기 스페이서로 구성된 게이트 전극 구조물을 형성하고, 상기 스페이서에 인접한 상기 반도체 기판에 제2 불순물 영역을 형성하여 LDD구조의 소스 영역 및 드레인 영역을 형성한다, 그 결과, 트랜지스터가 완성된다. 계속해서, 상기 반도체 기판 상에 상기 게이트 전극 구조물의 상면 보다 높은 높이를 가지는 제1 층간절연막을 형성하고, 상기 게이트 전극 구조물이 연장된 방향으로 신장되어 있고 상기 게이트 전극 구조물과 오버레이되어 있는 식각 유도 및 포커싱 마스크를 상기 제1 층간절연막 상에 형성한다. 계속해서, 상기 제1 층간절연막 상에 상기 식각 유도 및 포커싱 마스크의 상면 높이와 같거나 더 높은 높이를 가지는 제2 층간절연막을 형성하고, 상기 제2 층간절연막 상에 적어도 상기 소스 영역 및 상기 드레인 영역을 노출시키는 포토레지스트 패턴을 형성한다. 계속해서, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막 및 상기 제1 층간절연막을 순차적으로 식각함으로써 SAC홀을 형성한 다음, 상기 SAC홀에 도전 물질을 채워서 SAC 패드를 형성한다.
상기한 첫 번째 실시예에 따른 여러 가지 한정 및 변형예들은 본 실시예에도 동일하게 적용이 가능하다. 그리고, 이 경우에 상기한 미들 브리지 방지용 패턴은, 서로 인접한 상기 식각 유도 및 포커싱 마스크를 연결하고, 상기 게이트 전극 구조물이 신장되어 있는 방향으로 서로 인접한 상기 드레인 영역 사이의 공간에 형성되어 있을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 따라서, 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것은 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명 사상은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일 구성 요소를 지칭한다.
도 5a 및 도 5b 내지 도 9에는 본 발명의 바람직한 실시예에 따른 SAC 패드 형성공정을 포함하는 반도체 메모리 소자의 제조방법이 공정 순서에 따라 개시되어 있다.
도 5a에는 활성 영역 및 게이트 전극 스택의 레이아웃을 보여주는 반도체 메모리 소자의 평면도가 도시되어 있으며, 도 5b에는 도 5a의 XX'라인을 따라 취한 개략적인 단면도가 도시되어 있다. 도 5a 및 도 5b를 참조하면, 먼저 반도체 기판(200)을 준비한다. 반도체 기판(200)은 예컨대 p형 실리콘 기판일 수 있다. 다음으로, 상기 반도체 기판(200)에 소자격리영역(202b) 예컨대 STI(shallow Trench Isolation)를 형성하여 활성영역(202a)을 정의한다. STI형성 공정에서는 트렌치 소자 격리 방법을 사용할 수 있다. 도 5a에 도시되어 있는 T자형 활성영역(202a)의 레이아웃은 디램 소자에 대한 것으로, 하나의 T자형 활성영역(202a)에는 2개의 트랜지스터가 형성된다.
다음으로, 게이트 전극 구조물(210) 및 소스/드레인 영역(204a, 204b)을 형성하기 위한 공정을 수행한다. 활성영역(202a)이 정의된 반도체 기판(200) 상에 게이트산화막(211), 폴리실리콘(212), 텅스텐실리사이드(214) 및 하드 마스크(216)를 순차적으로 형성한 다음, 포토리소그라피 공정을 이용하여 패터닝하면, 게이트 전극 스택(217)이 형성된다. 게이트 산화막(211)은 고온에서의 열산화 공정을 이용하여 형성된 실리콘산화막일 수 있다. 본 실시예에는 폴리실리콘(212), 텅스텐실리사이드(214)가 게이트 도전막을 구성하나 게이트 도전막은 불순물이 도핑된 폴리실리콘막이거나 폴리실리콘막과 금속 실리사이드의 복합막 또는 금속 물질로 된 단일막일 수 있다. 그리고, 하드 마스크(216)는 CVD 등의 방법을 이용하여 증착된 실리콘질화물로 형성하는 것이 바람직하다. 본 발명의 실시예에 의하면, 종래와 동일한 디자인 룰로 공정을 진행할 경우에, 종래보다 하드 마스크의 높이(h1)를 낮게 형성할 수 있다. 왜냐하면, 본 발명의 실시예에서는 게이트 전극 구조물의 쇼울더 두께(t1)를 얇게 형성해도, 단락 현상이 생기지 않기 때문이다. 예를 들어, 디자인 룰이 0.11㎛인 경우에, 쇼울더 두께(t1)는 약 350Å 이하가 될 수 있는데, 예를 들어 약 200Å 내지 400Å 사이일 수 있다. 그 결과, 하드 마스크(216)는 높이(h1)는 약 500Å 내지 1500Å 정도, 보다 바람직하게는 500Å 내지 1000Å 정도가 될 수 있다.
그리고, 게이트 전극 스택(217)을 마스크로 이용하여 이온을 주입함으로써, 저농도로 도핑된 영역(lightly doped region, 204a, 204b)을 형성한다. 반도체 기판(200)이 p형 기판인 경우에는 주입되는 이온으로 아세닉 이온이나 인 이온을 사용할 수 있다.
계속해서, 게이트 전극 스택(217)의 측벽에 스페이서(218)를 형성한다. 스페이서(218)는 반도체 기판(200) 및 게이트 전극 스택(217)의 표면을 따라 절연막을 균일한 두께로 증착한 다음 에치백하여 형성한다. 스페이서(218)도 하드 마스크(216)와 마찬가지로 실리콘질화막으로 형성하는 것이 바람직하다. 스페이서(218)가 형성되면 게이트 전극 구조물(210)이 완성된다.
그리고, 게이트 전극 구조물(210)을 마스크로 사용하여 상기 스페이서(218)에 인접한 반도체 기판(200)에 이온을 주입함으로써, 고농도로 도핑된 영역(heavily doped region, 204a, 204b)을 형성한다. 반도체 기판(200)이 p형 기판인 경우에는 역시 아세닉 이온이나 인 이온을 주입 이온으로 사용할 수 있다.
그리고, 도시하지는 않았지만, 고농도로 도핑된 영역(204a, 204b)을 형성한 다음에는, 실리콘질화물로 형성된 절연층을 게이트 전극 구조물(210) 상에 더 형성할 수도 있다. 상기 절연층은 SAC홀 식각공정에서 게이트 전극 구조물(210)이 식각되는 것을 방지하는 역할을 한다.
도 6을 참조하면, 게이트 전극 구조물(210)이 형성된 반도체 기판(200) 상에 제1 층간절연막(220)을 형성한다. 제1 층간절연막(220)은 종래 기술에 따른 제1 층간절연막에 비하여 얇게 형성하는 것이 바람직하다. 예컨대, 종래에는 제1 층간절연막의 높이(h2)는 약 4000Å 내지 약 5000Å 정도 였지만, 본 실시예에 따른 제1 층간절연막의 높이(h2)는 3000Å이하 일 수 있다. 본 실시예에 의하면, 게이트 전극 구조물(210)의 높이가 낮아서 어스펙트비가 작기 때문에, 게이트 전극 구조물(210) 사이에 제1 층간절연막 물질을 매립할 경우, 보이드 등이 발생하는 것을 방지할 수가 있다. 제1 층간절연막(220)은 HDP, HTO, MTO, TEOS 및/또는 BPSG 등과 같은 실리콘산화물로 형성한다.
도 7a, 도 7b 및 도 7c에는 식각 유도 및 포커싱 마스크(230a, 230b)의 레이아웃을 보여주는 평면도 및 그것의 단면도가 도시되어 있다. 도 7c는 도 5b와 마찬가지로 도 7a 및 도 7b의 XX'라인을 따라 취한 단면도이다. 먼저, 도 7a 및 도 7c를 참조하면, 제1 층간절연막(220) 상에 실리콘질화막(미도시)을 형성한 다음, 그 상부에 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴은 식각 유도 및 포커싱 마스크(230a)가 형성될 부분을 정의하는 라인 타입의 패턴이다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 이방성 식각 공정을 진행한 다음, 잔류 포토레지스트 패턴을 제거하면, 도 7a에 도시된 것과 같은 레이아웃을 가진 식각 유도 및 포커싱 마스크(230a)가 만들어진다.
상기 식각 유도 및 포커싱 마스크(230a)는, 후속 공정인 SAC홀 식각공정에서 게이트 전극 구조물(210)을 식각으로부터 보호할 수 있도록, 게이트 전극 구조물(210), 보다 구체적으로는 게이트 전극 스택(217)의 상부에 정확히 오버레이 되도록 형성하는 것이 바람직하다. 식각 유도 및 포커싱 마스크(230a)이 정확하게 게이트 전극 스택(217)에 오버레이되는 경우에는 식각 유도 및 포커싱 마스크(230a)의 폭(w2)은 게이트 전극 스택(217)의 폭(w1)과 같을 수 있다. 그러나, 오정렬의 가능성을 고려하고 양산 공정에 적용하기 위해서는 식각 유도 및 포커싱 마스크(230a)의 폭(w2)은 게이트 전극 스택(217)의 폭(w1)보다 큰 것이 바람직하다. 예를 들어, 식각 유도 및 포커싱 마스크(230a)의 폭(w2)은 게이트 전극 스택(217)의 폭(w1) 보다는 크고, 게이트 전극 스택(217)의 폭(w1)과 스페이서(218)의 두께를 합한 것보다는 작을 수가 있다.
도 7b에는 식각 유도 및 포커싱 마스크(230b)의 다른 레이아웃을 보여주는 평면도가 도시되어 있다. 도 7b를 참조하면, 식각 유도 및 포커싱 마스크(230b)는 도 7a의 라인 타입의 식각 유도 및 포커싱 마스크(230a)에 점선 동그라미(B)로 표시된 것과 같은 패턴을 더 포함한다. 상기 패턴(B)은 게이트 전극 구조물(210)이 신장된 방향으로 서로 인접한 드레인 영역(204b) 사이에서 미들 브리지 현상이 생기는 것을 방지하기 위한 패턴이다. 즉, 식각 유도 및 포커싱 마스크(230b)는 미들 브리지 방지용 패턴(B)을 더 포함할 수 있다.
도 8을 참조하면, 제1 층간절연막(220) 및 식각 유도 및 포커싱 마스크(230a 또는 230b) 상에 제2 층간절연막(240)을 소정의 두께로 형성한다. 예컨대, 제2 층간절연막(240)의 두께는, 제1 층간절연막(220)과 제2 층간절연막(240)을 합한 높이가 종래 기술에 따른 제1 층간절연막(도 1의 참조번호 120)의 높이와 같거나 더 낮도록 형성할 수 있다. 그리고, 제2 층간절연막(240)은 식각 유도 및 포커싱 마스크(230a 또는 230b)의 두께 이상이지만 가능한 낮게 형성하는 것이 바람직하다. 왜냐하면, 제2 층간절연막(240)의 두께가 작으면, SAC홀 식각공정에서 제거해야할 전체 층간절연막의 두께가 낮아지기 때문이다. 계속해서, 제2 층간절연막(240) 상에 SAC홀 식각공정에 식각 마스크로 사용하기 위한 포토레지스트 패턴(PR)을 형성한다.
계속해서, 상기 포토레지스트 패턴(PR)을 식각 마스크로 사용하여 이방성 식각공정 즉, SAC홀 식각공정을 실시한다. SAC홀 식각공정의 식각 경로는 도 8에 화살표로 도시되어 있는데, 제2 층간절연막(240)에 대하여 수직으로 식각이 진행되지만, 중간에 식각 유도 및 포커싱 마스크(230a 또는 230b)를 만나면 식각 선택비에 의하여 소정의 경사를 가지고, 식각 유도 및 포커싱 마스크(230a 또는 230b)의 바깥쪽으로 식각 경로가 유도된다. 그 결과, 식각 경로가 하드 마스크(218)와 만나는 지점은 종래에 비하여 하드 마스크(218)의 바깥쪽으로 유도된다. 그리고, 하드 마스크(218)에 의해서도 식각경로가 SAC홀이 형성될 영역으로 유도되기 때문에, 종래와 같이 SAC홀 식각에서 쇼울더에서의 식각 손상이 심하게 발생하지는 않는다. 상기한 SAC홀 식각공정의 결과, 제1 층간절연막(220) 및 제2 층간절연막(240)에는 반도체 기판(200)의 소스/드레인 영역(204a, 204b)을 노출시키는 SAC홀(미도시)이 형성된다.
도 9를 참조하면, SAC홀에 도전성 물질을 매립한 다음, 에치백이나 CMP 등의 방법으로 노드 분리를 하면 SAC 패드(250)가 완성된다. SAC 패드(250) 형성공정은 이 분야의 통상적인 방법을 사용한다.
본 발명에 의하면, 하드 마스크의 높이를 낮게 제조함으로써, 도전라인 구조물 특히, 게이트 전극 구조물의 높이를 낮출 수가 있다. 따라서, 도전라인 구조물 사이에 층간 절연막을 매립할 경우에 보이드 등이 생기는 것을 방지할 수 있다. 그리고, 게이트 전극 구조물의 CD 산포를 개선할 수 있기 때문에, CD 산포 불량에 따른 리프레쉬 특성 악화 및 디램의 속도 저하를 방지할 수가 있다. 뿐만 아니라, 본 발명에 의하면, 게이트 전극 구조물의 스페이서를 종래보다 얇게 제조할 수 있는 장점이 있기 때문에, 제1 층간절연막 물질 및 SAC 패드 물질의 매립 특성을 개선시킬 수가 있다.
그리고, 본 발명에 의하면 도전라인 구조물의 높이를 낮출 수가 있기 때문에, 상기 도전라인 구조물을 포함하는 반도체 소자의 전체 높이를 낮출 수가 있다.
그리고, 본 발명에 의하면, 미들 브리지 방지용 패턴을 더 포함하도록 식각 유도 및 포커싱 마스크를 제조할 수 있기 때문에, 반도체 소자의 제조 공정을 더 추가하지 않고도, 미들 브리지 현상이 발생하는 것을 효과적으로 방지할 수가 있다.

Claims (17)

  1. 반도체 기판 상에 도전라인 구조물을 형성하는 단계;
    상기 반도체 기판 상에 상기 도전라인 구조물의 상면 보다 높은 높이를 가지는 제1 층간절연막을 형성하는 단계;
    상기 도전라인 구조물이 연장된 방향과 같은 방향으로 연장되어 있고 상기 도전라인 구조물의 상부에 오버레이(overlay)되어 있는 식각 유도 및 포커싱 마스크(etch inducing and focusing mask)를 상기 제1 층간절연막 상에 형성하는 단계;
    상기 제1 층간절연막 상에 상기 식각 유도 및 포커싱 마스크의 상면 높이와 같거나 더 높은 높이를 가지는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상에 SAC홀 형성을 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막 및 상기 식각 유도 및 포커싱 마스크에 의하여 상기 도전라인 구조물의 사이로 식각 방향을 유도하면서 상기 제1 층간절연막을 순차적으로 식각하여 SAC홀을 형성하는 단계; 및
    상기 SAC홀에 도전 물질을 채워서 SAC 패드를 형성하는 단계를 포함하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 도전라인 구조물은 도전라인 스택 및 스페이서로 구성되며, 상기 식각 유도 및 포커싱 마스크의 폭은 상기 도전라인 스택의 폭 이상인 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 도전라인 스택은 도전체막 및 하드 마스크를 포함하며, 상기 하드 마스크의 높이는 500Å 내지 1500Å 사이인 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 식각 유도 및 포커싱 마스크의 폭은 상기 도전라인 스택의 폭보다 크고, 상기 도전라인 스택의 폭과 상기 스페이서의 두께를 합한 것보다 작은 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 식각 유도 및 포커싱 마스크의 폭은, 상기 도전라인 구조물의 쇼울더 두께 및 상기 제1 층간절연막의 높이를 고려하여 상기 도전라인 구조물의 쇼울더가 SAC홀 형성을 위한 상기 SAC홀 식각공정에서 보호될 수 있는 크기로 형성하는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 도전라인 구조물의 쇼울더 두께는 100Å 이상 350Å 이하인 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 식각 유도 및 포커싱 마스크는 상기 제1 층간절연막 및 제2 층간절연막에 대하여 식각 선택비가 큰 물질로 형성하는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 식각 유도 및 포커싱 마스크는 미들 브리지 방지용 패턴(middle bridge protecting pattern)을 더 포함하는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  9. 활성 영역 및 소자격리 영역이 한정되어 있는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 하드 마스크로 구성된 게이트 전극 스택을 형성하는 단계;
    상기 게이트 전극 스택에 인접한 상기 반도체 기판에 제1 불순물 영역을 형성하는 단계;
    상기 게이트 전극 스택의 측벽에 스페이서를 형성하여 상기 게이트 전극 스택 및 상기 스페이서로 구성된 게이트 전극 구조물을 형성하는 단계;
    상기 스페이서에 인접한 상기 반도체 기판에 제2 불순물 영역을 형성하여 LDD구조의 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 반도체 기판 상에 상기 게이트 전극 구조물의 상면 보다 높은 높이를 가지는 제1 층간절연막을 형성하는 단계;
    상기 게이트 전극 구조물이 연장된 방향으로 연장되어 있고, 상기 게이트 전극 구조물의 상부에 오버레이되어 있는 식각 유도 및 포커싱 마스크를 상기 제1 층간절연막 상에 형성하는 단계;
    상기 제1 층간절연막 상에 상기 식각 유도 및 포커싱 마스크의 상면 높이와 같거나 더 높은 높이를 가지는 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상에 SAC홀 식각공정을 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막 및 상기 제1 층간절연막을 순차적으로 식각함으로써 SAC홀을 형성하는 단계; 및
    상기 SAC홀에 도전 물질을 채워서 SAC 패드를 형성하는 단계를 포함하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 하드 마스크의 높이는 500Å 내지 1500Å 사이인 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  11. 제9항에 있어서,
    상기 게이트 전극 구조물의 쇼울더 두께는 100Å 이상 350Å 이하인 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  12. 제9항에 있어서,
    상기 식각 유도 및 포커싱 마스크의 폭은 상기 게이트 전극 스택의 폭 이상인 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 식각 유도 및 포커싱 마스크의 폭은 상기 게이트 전극 스택의 폭보다 크고, 상기 게이트 전극 스택의 폭과 상기 스페이서의 두께를 합한 것보다 작은 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  14. 제12항에 있어서,
    상기 식각 유도 및 포커싱 마스크의 폭은, 상기 게이트 전극 구조물의 쇼울더 두께 및 상기 제1 층간절연막의 높이를 고려하여 상기 게이트 전극 구조물의 쇼울더가 SAC홀 형성을 위한 상기 SAC홀 식각공정에서 보호될 수 있는 길이로 형성하는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  15. 제9항에 있어서,
    상기 식각 유도 및 포커싱 마스크는 상기 제1 층간절연막 및 제2 층간절연막에 대하여 식각 선택비가 큰 물질로 형성하는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  16. 제9항에 있어서,
    상기 식각 유도 및 포커싱 마스크는 미들 브리지 방지용 패턴을 더 포함하는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 미들 브리지 방지용 패턴은, 서로 인접한 상기 식각 유도 및 포커싱 마스크에 연결되어 있으며, 상기 게이트 전극 구조물이 연장되어 있는 방향으로 서로 인접하게 위치한 상기 드레인 영역 사이의 공간에 형성되어 있는 것을 특징으로 하는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법.
KR1020030078897A 2003-11-08 2003-11-08 자기정렬 콘택 패드 형성 공정을 포함하는 반도체 소자의제조방법 KR100546393B1 (ko)

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