KR20090013283A - 절연막 구조물의 형성 방법 및 이를 이용한 반도체 소자의형성 방법 - Google Patents

절연막 구조물의 형성 방법 및 이를 이용한 반도체 소자의형성 방법 Download PDF

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Abstract

하부가 확장된 개구를 갖는 절연막 구조물의 형성 방법 및 이를 이용하는 반도체 소자의 형성 방법이 개시되어 있다. 상기 절연막 구조물의 형성 방법에 있어서, 제1 유량의 식각 가스를 이용하여 절연막을 일차 식각하여, 기판 표면을 제1 폭으로 노출시키는 제1 절연막 패턴을 형성한다. 상기 제1 유량보다 큰 제2 유량의 식각 가스를 이용하여 상기 제1 절연막 패턴을 이차 식각하여, 상기 기판 표면을 상기 제1 폭보다 넓은 제2 폭으로 노출시키는 제2 절연막 패턴을 형성함으로써, 하부가 확장된 개구를 갖는 절연막 구조물을 형성할 수 있다. 이후 후속 공정에서 상기 절연막 구조물에 의해 노출된 기판 상에 오믹막을 형성하는 동안, 상기 오믹막이 기판 표면 측면에서 과성장하는 것을 억제할 수 있다.

Description

절연막 구조물의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법{Method of manufacturing a isolating layer structure and method of a semiconductor device using the method of manufacturing the isolating layer structure}
본 발명은 절연막 구조물의 형성 방법 및 이를 이용한 반도체 소자의 형성 방법에 관한 것이다. 보다 상세하게는, 실리콘을 포함하는 기판과 금속을 포함하는 콘택 사이에 오믹막을 형성하는 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서, 대량의 정보를 보다 빠르게 처리하기 위해 데이터 전송 속도가 높은 고집적 소자가 요구되고 있다. 고집적 반도체 소자를 제조하기 위해서 반도체 소자의 디자인 룰(design rule)은 급속도로 줄어들고 있다. 따라서, 반도체 소자는 더욱 미세해진 패턴(fine pattern)을 요구하고 있다.
DRAM의 경우, 트랜지스터(transistor)의 소스/드레인 영역(source/drain region)과 비트 라인(bit line) 또는 커패시터(capacitor)를 전기적으로 연결시키는 콘택(contact)도 상기 DRAM의 디자인 룰이 줄어듦에 따라 그 선폭(critical dimension)이 감소하고 있다.
상기 콘택을 형성하는 공정을 보다 상세하게 설명하면, 상기 트랜지스터가 형성된 기판 상에 절연막을 형성한다. 상기 절연막을 부분적으로 노출시키는 마스크 형성하고, 상기 마스크를 식각 마스크로 사용하여 상기 절연막을 식각하여 트랜지스터의 소스/드레인 영역을 노출시키는 개구를 형성한다. 이때, 상기 콘택의 선폭이 감소함에 따라 상기 개구의 선폭도 감소하게 된다. 이어서, 상기 개구를 도전막으로 매립하여 콘택을 형성한다.
여기에서, 상기 기판은 통상 실리콘을 포함하는 기판을 사용하고, 상기 콘택은 금속을 포함한다. 경우에 따라 상기 기판과 상기 콘택 사이에 오믹막(ohmic layer)으로써 금속 실리사이드막을 더 형성할 수 있다.
예컨대, 상기 기판은 단결정 실리콘을 포함하고 상기 콘택이 티타늄(Ti)을 포함하는 경우, 상기 오믹막은 티타늄 실리콘(TiSi)을 포함할 수 있다.
그리고, 상기 오믹막 상에 상기 콘택의 금속이 후속 열공정에 의해 확산되는 것을 억제하기 위하여 베리어막(barrier layer)을 더 형성할 수 있다.
이때, 상기 콘택을 위하여 제공되는 개구는 상부에서 하부로 갈수록 그 폭이 감소한다. 따라서, 상기 개구의 저면이 불균일하게 식각되는 문제가 발생하고 있다.
상기 개구의 저면이 불균일하게 식각되며, 오믹막으로써 기능하는 금속 실리사이드막이 이상 성장할 수 있다.
이상 성장된 금속 실리사이드막에 의해 누설 전류(leakage current)가 발생할 수 있으며, 상기 누설 전류에 의해 반도체 소자의 신뢰성이 저하된다.
따라서, 상기와 같은 문제를 해결하기 위한 본 발명의 목적은 균일한 금속 실리사이드막을 형성함으로써, 콘택의 누설 전류를 억제하여 신뢰성이 우수한 반도체 소자를 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 절연막 구조물의 형성 방법에 있어서, 제1 유량의 식각 가스를 이용하여 절연막을 일차 식각하여, 기판 표면을 제1 폭으로 노출시키는 제1 절연막 패턴을 형성한다. 상기 제1 유량보다 큰 제2 유량의 식각 가스를 이용하여 상기 제1 절연막 패턴을 이차 식각하여, 상기 기판 표면을 상기 제1 폭보다 넓은 제2 폭으로 노출시키는 제2 절연막 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 유량 및 제2 유량은 1 : 1.02 내지 1.15의 비율을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 일차 식각 공정 및 이차 식각 공정은 플라즈마를 사용할 수 있다. 이때, 상기 플라즈마 공정 시 사용되는 식각 가스는 산소(O2) 및 불화 탄소(C4F6)를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연막은 산화물 또는 질화물을 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 상에 절연막을 형성한다. 제1 유량의 식각 가스를 이용하여 절연막을 일차 식각하여, 기판 표면을 제1 폭으로 노출시키는 제1 절연막 패턴을 형성한다. 상기 제1 유량보다 큰 제2 유량의 식각 가스를 이용하여 상기 제1 절연막 패턴을 이차 식각하여, 상기 기판 표면을 상기 제1 폭보다 넓은 제2 폭으로 노출시키는 제2 절연막 패턴을 형성한다. 상기 제2 절연막 패턴에 의해 노출된 기판 표면에 오믹막을 형성한다. 상기 오믹막 상에 금속막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 오믹막은 금속 실리사이드를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 절연막을 형성하기 전에, 상기 기판 상에, 게이트 절연막 패턴, 도전 패턴 및 마스크가 순차적으로 적층된 구조를 갖는 게이트를 형성하고, 상기 게이트에 의해 노출된 기판 표면 부위에 불순물 영역들을 형성하며, 상기 게이트의 측면에 스페이서들을 더 형성할 수 있다. 이때, 상기 오 믹막은 상기 불순물 영역들 중 하나와 전기적으로 연결되도록 형성할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연막은 산화물을 포함하며, 스페이서들은 질화물을 포함할 수 있다.
상기와 같은 본 발명에 따르면, 일차 식각 및 이차 식각 공정을 수행함으로써, 하부가 확장된 개구를 형성할 수 있어, 개구 저면 상에 오믹막이 정상적으로 성장할 수 있다. 따라서, 상기 오믹막에 의해 기인하는 누설 전류의 양을 감소시킬 수 있으며, 상기 오믹막을 포함하는 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자의 형성 방법에 대해 상세하게 설명하면 다음과 같다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 기판(100) 상에 필드 절연막 패턴(102)을 형성한다.
상기 기판(100)은 실리콘(silicon) 또는 게르마늄(germanium)을 포함하는 반도체 기판일 수 있다. 본 실시예에서는 상기 기판(100)으로 단결정 실리콘을 포함하는 반도체 기판을 사용한다.
상기 필드 절연막 패턴(102)을 형성하는 공정을 보다 상세하게 설명하면, 상기 기판(100) 상에 패드 산화막(pad oxide layer, 도시되지 않음) 및 제1 마스크(mask, 도시도지 않음)를 순차적으로 형성한다. 상기 패드 산화막은 실리콘 산화물을 포함하며, 화학 기상 증착(chemical vapor deposition) 공정 또는 열 산화(thermal oxidation) 공정에 의해 형성될 수 있다. 상기 패드 산화막은 상기 기판(100)과 제1 마스크 사이의 스트레스(stress)를 억제하기 위한 막이다. 상기 제1 마스크는 질화물을 포함하며, 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 제1 마스크를 식각 마스크로 사용하여 상기 패드 산화막 및 기판(100)을 식각하여 패드 산화막 패턴(pad oxide layer pattern, 도시되지 않음) 및 트렌치(trench, 도시되지 않음)를 형성한다. 상기 식각 공정은 통상 플라즈마 건식 식각(plasma dry etching) 공정을 사용하며, 상기 플라즈마 공정에 의해 트렌치 내측면이 손상될 수 있다. 상기 손상된 트렌치 내측면을 치유하기 위하여 상기 트렌치 내측면 상에 열 산화막(thermal oxide layer, 도시되지 않음)을 형성한다.
그리고, 상기 열 산화막 상에 질화 라이너막(nitride liner layer, 도시되지 않음)을 더 형성할 수 있다. 상기 질화 라이너막은 이후 트렌치를 매립하는 필드 절연막 내 스트레스를 억제하고, 필드 절연막으로 불순물이 침투하는 것을 억제할 수 있다.
계속해서, 상기 트렌치 내부를 매립하도록 상기 제1 마스크 상에 필드 절연막(도시되지 않음)을 형성한다. 상기 필드 절연막은 산화물을 포함하며, 예컨대 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물의 예로서는, USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced deposition of tetra-ethyl-ortho-silicate), TOSZ(tonen silazene) 및 FSG(fluoride silicate glass)을 들 수 있다.
이어서, 상기 제1 마스크의 상부면이 노출되도록 상기 필드 절연막의 상부면을 연마하여, 필드 절연막 패턴(102)을 형성하다. 상기 필드 절연막 패턴(102)에 의해 상기 기판(100)은 액티브 영역(active region) 및 필드 영역(field region)으 로 구분된다.
상기 필드 절연막 패턴(102)을 형성한 후, 상기 제1 마스크 및 패드 산화막 패턴을 제거할 수 있다.
도 2를 참조하면, 상기 필드 절연막 패턴(102)이 형성된 기판(100) 상에 트랜지스터(transistor, 114)를 형성한다.
상기 트랜지스터(114)는 플래너 타입(planar type), RCT 타입(recessed channel transistor type) 또는 핀 타입(fin type)일 수 있다. 본 실시예에서는 상기 트랜지스터(114)로 플래너 타입 트랜지스터를 사용하지만 본 발명에서 상기 트랜지스터(114)의 타입을 한정하지는 않는다.
상기 트랜지스터(114)를 형성하는 공정을 보다 상세하게 설명하면, 상기 필드 절연막 패턴(102)이 형성된 기판(100) 상에 게이트 절연막(gate dielectric layer, 도시되지 않음) 및 제1 도전막(도시되지 않음)을 순차적으로 형성한다. 상기 게이트 절연막은 산화물을 포함하며, 화학 기상 증착 공정 또는 열 산화 공정에 의해 형성될 수 있다. 상기 제1 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있으며, 단층 구조 또는 다층 구조일 수 있다.
상기 제1 도전막 상에 제2 마스크(도시되지 않음)를 형성하고, 상기 제2 마스크를 시각 마스크로 사용하여 일 방향으로 연장하는 제1 도전막 패턴(106) 및 게이트 절연막 패턴(gate dielectric layer pattern, 104)을 형성한다.
이어서, 상기 제2 마스크, 제1 도전막 패턴(106) 및 게이트 절연막 패턴(108)을 이온 주입 마스크로 사용하여 노출된 기판(100) 표면에 제1 불순물 영 역(108) 및 제2 불순물 영역(110)을 형성한다. 상기 제1 불순물 영역(108) 및 제2 불순물 영역(110)은 이후 형성되는 트랜지스터(114)의 소스/드레인(source/drain)으로 기능하게 된다.
계속해서, 상기 제2 마스크, 제1 도전막 패턴(106) 및 게이트 절연막 패턴 측면에 스페이서들(spacers, 112)을 더 형성한다. 이때, 상기 스페이서들(112)은 상기 제2 마스크와 함께 후속 공정 수행 시 상기 제1 도전막 패턴(106)을 보호하는 기능을 수행한다.
그리고, 도시되어 있지는 않지만, 상기 스페이서들(112)을 형성한 후, 상기 제1 도전막 패턴(106), 게이트 절연막 패턴(104) 및 스페이서들(112)을 이온 주입 마스크로 사용하여 상기 노출된 기판(100)으로 이차 이온 주입 공정을 수행함으로써, LDD(lightly doped drain) 구조를 갖는 제1 불순물 영역(108) 및 제2 불순물 영역(110)을 형성할 수도 있다.
이로써, 상기 기판(100) 상에 게이트 절연막 패턴(104), 제1 도전막 패턴(106), 제2 마스크, 제1 불순물 영역(108), 제2 불순물 영역(110) 및 스페이서들(112)을 포함하는 트랜지스터(114)를 형성할 수 있다.
도 3을 참조하면, 상기 트랜지스터(114)를 매립하도록 상기 기판(100) 상에 절연막(116)을 형성한다.
상기 절연막(116)은 산화물을 포함하며, 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물의 예로서는 USG, BPSG, PSG, FOX, PE-TEOS, TOSZ 및 FSG을 들 수 있다.
상기 절연막(116)은 상기 필드 절연막(116)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 상기 절연막(116)은 단층 구조 또는 다층 구조를 가질 수 있다.
도 4를 참조하면, 상기 절연막(116) 상에 제3 마스크(도시되지 않음)를 형성한다.
상기 제3 마스크는 질화물을 포함하는 하드 마스크(hard mask)이거나 포토레지스트 패턴(photoresist pattern)일 수 있으며, 하드 마스크 및 포토레지스트 패턴이 순차적으로 적층된 구조를 가질 수도 있다.
상기 제3 마스크를 식각 마스크로 사용하여 상기 절연막(116)을 일차 식각하여, 상기 트랜지스터(114)의 제1 불순물 영역(108) 및 제2 불순물 영역(110)을 각각 노출시키는 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)을 갖는 제1 절연막 패턴(118)을 형성한다.
상기 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)은 자기 정렬(self align) 공정을 이용하여 형성된다. 보다 상세하게 설명하면, 상기 일차 식각 공정은 절연막 즉, 산화물과 제2 마스크 및 스페이서들 즉, 질화물 사이의 식각 선택비를 갖는 식각 가스를 이용하여 식각함으로써, 상기 산화물이 식각되는 동안 질화물은 거의 식각되지 않도록 한다. 즉, 상기 자기 정렬 공정을 이용함으로써, 선폭이 매우 작은 경우의 홀 또는 개구를 식각하는데 얼라인 마진(align margin)을 충분하게 확보할 수 있다.
상기 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)은 상기 제1 불순물 영 역(108) 및 제2 불순물 영역(110)을 제1 폭으로 노출시킨다. 또한, 상기 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)은 각각 상부에서 하부로 갈수록 그 폭이 감소한다. 즉, 상기 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)의 상부 폭은 상기 제1 폭보다 넓은 폭을 가질 수 있다.
이때, 상기 일차 식각 공정은 이방성 식각 공정으로써, 예컨대 플라즈마 건식 식각 공정을 사용할 수 있다. 플라즈마 건식 식각 공정은, 산소(O2), 불화 탄소(C4F6) 및 불활성 가스를 포함하는 공정 소스를 사용한다.
이때, 상기 산소 및 불화 탄소 가스는 상기 제1 절연막을 식각하기 위한 식각 가스이다. 상기 산소 가스 및 불화 탄소 가스는 약 1: 1.08 내지 1.18의 유량비를 갖는다. 일 실시예에 따르면, 산소 가스 및 불화 탄소 가스는 각각 약 23sccm 및 26sccm 제공될 수 있다.
그리고, 상기 불활성 가스는 상기 산소 가스와 충돌하여, 상기 산소 가스를 라디컬(radical) 또는 이온(ion) 상태로 형성시키는 가스이다. 상기 불활성 가스의 예로서는 아르곤(Ar), 헬륨(He), 네온(Ne) 또는 질소(N2) 등을 들 수 있다.
상기 플라즈마 건식 식각 공정은 약 15 내지 45mTorr의 압력 하에서 진행된다. 또한, 기판으로 인가되는 전력(Ws)이 약 2000 내지 2800W이고, 상기 식각 공정 가스를 활성화시키기 위하여 인가되는 전력(Wb)이 약 2300 내지 3000W이다.
도 5를 참조하면, 상기 제1 절연막 패턴(118)을 이차 식각하여, 제1 콘택홀(126) 및 제2 콘택홀(128)을 갖는 제2 절연막 패턴(124)을 형성한다.
상기 제1 콘택홀(126) 및 제2 콘택홀(128)은 상기 제1 폭보다 넓은 제2 폭으로 상기 제1 불순물 영역(108) 및 제2 불순물 영역(110)을 각각 노출시킨다. 또한, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)은 상기 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)로부터 하부가 확장된 구조를 갖는다. 즉, 제1 콘택홀(126) 및 제2 콘택홀(128)의 상부 폭은 상기 예비 제1 콘택홀(120) 및 예비 제2 콘택홀(122)의 상부 폭과 실질적으로 동일하다.
이때, 상기 이차 식각 공정은 등방성 식각 공정으로써, 예컨대 플라즈마 건식 식각 공정을 사용할 있다. 상기 플라즈마 건식 식각 공정은, 산소(O2), 불화 탄소(C4F6) 및 불활성 가스를 포함하는 공정 소스를 사용한다. 이때, 상기 산소 가스 및 불화 탄소는 상기 제1 절연막 패턴(118)을 식각하기 위한 식각 가스이다. 상기 산소 가스 및 불화 탄소 가스는 약 1 : 0.8 내지 0.98의 유량비를 갖는다. 일 실시예에 따른면, 산소 가스 및 불화 탄소 가스는 각각 약 25sccm 및 24sccm 제공될 수 있다.
상기 불활성 가스는 상기 산소 가스와 충돌하여, 상기 산소 가스를 라디컬(radical) 또는 이온(ion) 상태로 형성시키는 가스이다. 상기 불활성 가스의 예로서는 아르곤(Ar), 헬륨(He), 네온(Ne) 또는 질소(N2) 등을 들 수 있다.
또한, 상기 이차 식각 공정은 상기 일차 식각 공정의 압력보다 높은 압력에서 진행될 수 있으며, 이차 식각 공정 시 기판으로 인가되는 전력(Ws) 및 식각 공정 가스를 활성화시키기 위하여 인가되는 전력(Wb)은 일차 식각 공정 시 인가되는 Ws 및 Wb와 실질적으로 동일할 수 잇다.
여기에서 일차 식각 공정과 이차 식각 공정의 공정 조건을 비교해 보면, 이차 식각 공정 시 주입되는 공정 소스 중 산소의 양이 일차 식각 공정 시 주입되는 공정 소스 중 산소의 양보다 많다. 보다 상세하게 설명하면, 상기 일차 식각 공정과 이차 식각 공정 사이의 산소 주입량은 1 : 1.02 내지 1.15이다.
한편, 상기 일차 식각 공정과 상기 이차 식각 공정은 인-시튜(in-situ)로 수행될 수 있다.
상기와 같이 일차 식각 공정 후, 이차 식각 공정을 수행함으로써, 하부가 확장된 제1 콘택홀(126) 및 제2 콘택홀(128)을 갖는 제2 절연막 패턴(124)을 형성할 수 있다. 이후 상기 제1 콘택홀(126) 및 제2 콘택홀(128) 저면에 노출된 기판(100) 상에 소정의 막을 형성하는데 있어서, 상기 소정의 막을 보다 용이하게 균일하게 형성할 수 있다. 이에 대한 설명은 이후에 상세하게 하기로 한다.
계속해서, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)을 형성한 후, 상기 제3 마스크를 제거한다. 이때, 상기 제3 마스크가 포토레지스트 패턴을 포함하는 경우, 상기 포토레지스트 패턴은 에싱(ashing) 공정 또는 스트립(strip) 공정에 의해 제거될 수 있다.
도 6을 참조하면, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)에 의해 노출된 제1 불순물 영역(108) 및 제2 불순물 영역(110) 상에 오믹막(ohmic layer, 130)을 형성한다.
상기 오믹막(130)은 기판(100)과 이후에 형성되는 콘택 사이에서 전압 강하 없이 요구되는 전류를 제공하기 위하여 제공되는 막이다.
상기 오믹막(130)의 예로써는, 금속 실리사이드막(metal silicide)을 들 수 있으며, 상기 금속 실리사이드막은 실리시데이션(silicidation) 공정에 의해 형성될 수 있다.
여기에서, 실리시데이션 공정에 대하여 예를 들어 간략하게 설명하기로 한다. 상기 기판(100)은 단결정 실리콘을 포함하며, 이후 콘택은 도전물을 포함하며, 상기 도전물은 금속 예컨대, 티타늄(Ti)을 포함하는 경우, 상기 금속 실리사이드막은 티타늄 실리사이드막(TiSi2)일 수 있다.
우선, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)에 의해 노출된 기판(100)으로 티타늄 소스(Ti source)를 제공한다. 상기 티타늄 소스는 염화 티타늄(TiCl4)을 포함할 수 있다. 이어서, 온도를 약 600 내지 800℃로 상승시켜, 상기 티타늄과 기판(100)의 실리콘이 화학적 반응하여 상기 제1 콘택홀(126) 및 제2 콘택홀(128)에 의해 노출된 기판(100) 상에 티타늄 실리사이드막(TiSi2)이 형성된다. 이때, 온도를 상승시키는 초기에는 티타늄이 과다한 티타늄 실리사이드막(TiSi)이 형성되고, 이후 지속적으로 온도를 상승시키면 티타늄이 과다한 실리사이드막의 소비(consumed)로 상기 제1 콘택홀(126) 및 제2 콘택홀(128)에 의해 노출된 기판(100) 상에 목적하는 티타늄 실리사이드막(TiSi2)이 형성될 수 있다.
이때, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)이 종래보다 확장된 하부를 가짐으로서, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)에 의해 노출된 기판(100) 상에 오믹막(130)이 균일하게 성장할 수 있다. 따라서, 상기 오믹막(130)에서 기인되는 누설 전류의 양을 감소시킬 수 있다.
도 7을 참조하면, 상기 오믹막(130) 상에 베리어 막(barrier layer, 132)을 형성한다.
상기 베리어 막(132)은 콘택이 금속을 포함하는 경우, 상기 콘택이 확산되는 것을 억제하기 위하여 제공되는 막이다.
상기 베리어 막(132)은 금속 질화물을 포함하며, 예컨대, 티타늄 질화물(TiN) 또는 텅스텐 질화물(WN) 등을 들 수 있다.
도 8을 참조하면, 상기 베리어 막(132) 및 제2 절연막 패턴(124) 상에 상기 제1 콘택홀(126) 및 제2 콘택홀(128)을 매립하도록 제2 도전막(도시되지 않음)을 형성한다.
상기 제2 도전막은 금속을 포함하며, 금속의 예로서는 티타늄(Ti) 및 텅스텐(W) 등을 들 수 있다. 또한, 상기 제2 도전막은 물리적 기상 증착(physical vapor deposition) 공정 또는 스퍼터링(sputtering)에 의하여 형성될 수 있다.
이어서, 상기 제2 절연막 패턴(124)의 상부면이 노출되도록 상기 제2 도전막의 상부를 연마하여, 상기 제1 콘택홀(126) 및 제2 콘택홀(128)을 매립하는 제1 콘택(134) 및 제2 콘택(136)을 각각 형성한다.
상기 연마 공정으로는 화학 기계적 연마(chemical mechanical polishing) 공정, 에치 백(etch-back) 공정 또는 화학 기계적 연마 및 에치 백의 혼합 공정을 들 수 있다.
상세하게 도시되어 있지는 않지만, 상기 제1 콘택(134) 및 제2 콘택(136)은 이후 각각 비트 라인(bit line) 및 커패시터(capacitor)와 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 실시예에 따르면, 하부가 확장된 제1 콘택홀(126) 및 제2 콘택홀(128)에 의해 노출된 기판(100) 상에 오믹막(130)이 보다 균일하게 형성될 수 있다. 따라서, 상기 오믹막(130)에 의해 기인되는 누설 전류의 양을 감소시킬 수 있으며, 이로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
최근, 반도체 소자의 집적도가 향상됨에 따라, 이방성 식각을 이용하여 도전 패턴을 노출시키는 홀 또는 개구의 형성 공정이 더욱 어려워지고 있다. 이와 같이 선폭(critical dimension)이 감소된 홀 또는 개구 형성 공정 시 적용 가능하며, 본 실시예에서는 DRAM(dynamic random access memory)에 관하여 설명하였으나, 다른 반도체 메모리 소자에도 적용 가능하다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명*
100 : 기판 102 : 필드 절연막 패턴
114 : 트랜지스터 108 : 제1 불순물 영역
110 : 제2 불순물 영역 118 : 제1 절연막 패턴
124 : 제2 절연막 패턴 126 : 제1 콘택홀
128 : 제2 콘택홀 130 : 오믹막
132 : 베리어 막 134 : 제1 콘택
136 : 제2 콘택

Claims (10)

  1. 제1 유량의 식각 가스를 이용하여 절연막을 일차 식각하여, 기판 표면을 제1 폭으로 노출시키는 제1 절연막 패턴을 형성하는 단계; 및
    상기 제1 유량보다 큰 제2 유량의 식각 가스를 이용하여 상기 제1 절연막 패턴을 이차 식각하여, 상기 기판 표면을 상기 제1 폭보다 넓은 제2 폭으로 노출시키는 제2 절연막 패턴을 형성하는 단계를 포함하는 절연막 구조물의 형성 방법.
  2. 제1항에 있어서, 상기 제1 유량 및 제2 유량은 1 : 1.02 내지 1.15의 비율을 갖는 것을 특징으로 하는 절연막 구조물의 형성 방법.
  3. 제1항에 있어서, 상기 일차 식각 및 상기 이차 식각은 플라즈마(plasma)를 사용하는 것을 특징으로 하는 절연막 구조물의 형성 방법.
  4. 제1항에 있어서, 상기 일차 식각 및 이차 식각 시 사용되는 식각 가스는 산소(O2) 및 불화 탄소(C4F6)를 포함하는 것을 특징으로 하는 절연막 구조물의 형성 방법.
  5. 제1항에 있어서, 상기 절연막은 산화물 또는 질화물을 포함하는 것을 특징으 로 하는 절연막 구조물의 형성 방법.
  6. 기판 상에 절연막을 형성하는 단계;
    제1 유량의 식각 가스를 이용하여 절연막을 일차 식각하여, 기판 표면을 제1 폭으로 노출시키는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 유량보다 큰 제2 유량의 식각 가스를 이용하여 상기 제1 절연막 패턴을 이차 식각하여, 상기 기판 표면을 상기 제1 폭보다 넓은 제2 폭으로 노출시키는 제2 절연막 패턴을 형성하는 단계; 및
    상기 제2 절연막 패턴에 의해 노출된 기판 표면에 오믹막(ohmic layer)을 형성하는 단계; 및
    상기 오믹막 상에 금속막(metal layer)을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  7. 제6항에 있어서, 상기 오믹막은 금속 실리사이드(metal silicide)를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제6항에 있어서, 상기 절연막을 형성하기 전에,
    상기 기판 상에, 게이트 절연막 패턴, 도전 패턴 및 마스크(mask)가 순차적으로 적층된 구조를 갖는 게이트(gate)를 형성하는 단계;
    상기 게이트에 의해 노출된 기판 표면 부위에 불순물 영역들을 형성하는 단 계; 및
    상기 게이트의 측면에 스페이서들(spacers)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제8항에 있어서, 상기 오믹막은 상기 불순물 영역들 중 하나와 전기적으로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제8항에 있어서, 상기 절연막은 산화물을 포함하며, 스페이서들은 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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