KR20040013578A - 반도체 메모리 장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 제조방법 및 그에 의한 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치의 제조방법은, 먼저 반도체 기판 상에 소자분리용 산화막을 형성하여 셀영역과 주변회로 영역을 구분하고 셀영역과 주변회로 영역에 소자형성 영역을 정의한다. 소자형성 영역에 게이트를 형성하고 소스영역과 드레인 영역을 정의한다. 게이트와 소스 영역 및 드레인 영역 상에 층간 절연막을 형성한 후 층간 절연막을 평탄화 시킨다. 자가정렬패턴을 형성하고 자가정렬콘택 형성법을 이용하여 셀영역의 층간 절연막에만 소스 영역과 드레인 영역과 접촉하는 자가정렬 콘택을 형성한다. 자가정렬 콘택을 전기 도전성을 가진 도전막으로 충진하여 콘택패드를 형성한다. 이렇게 형성된 콘택패드의 도전막을 열처리한다. 그리고, 주변회로 영역의 층간 절연막을 모두 제거하고, 주변회로 영역의 소스 영역과 드레인 영역에 불순물을 도핑하여 정션을 형성한다. 그런 다음, 콘택패드와 주변회로 영역의 소스와 드레인 영역 중 적어도 어느 하나에 금속 실리사이드막을 형성한다.
이렇게 콘택패드 형성시에 소스 및 드레인 정션을 형성하기 전에 열처리를 하고 콘택패드 상에 금속 실리사이드막을 형성함으로써, 콘택패드를 통하여 연결된 비트라인과 캐패시터의 전도성이 향상되어 전기적 특성이 우수하고 생산 수율이 향상되는 반도체 메모리 장치를 제공할 수 있다.

Description

반도체 메모리 장치 및 그의 제조방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 장치 및 그의 제조방법에 관한 것으로서, 특히, 반도체 메모리 장치의 소스와 드레인을 연결하는 비트라인 콘택 및 캐패시터 콘택의 콘택패드 및 그의 제조방법에 관한 것이다.
소자가 고집적화 됨에 따라서 반도체 메모리 장치의 캐패시터 및 비트라인의 구조에도 많은 변화와 개선이 있어왔다. 특히, 캐패시터의 하부전극으로 사용되는 스토리지 전극과 드레인을 연결하는 콘택과 비트라인과 소스를 연결하는 콘택은 자가정렬법을 이용한 콘택형성 방법으로 콘택패드를 사용하는 것이 256 MDRAM 급 이상의 제품에서 일반적으로 적용된다.
이와 같이, 자가정렬을 이용한 콘택 및 콘택패드 형성방법은, 게이트와 별도로 패터닝(patterning)되는 자가정렬 패턴을 자가정렬 콘택 식각의 마스크로 이용하여 게이트 측벽을 경계로 콘택패드용 콘택을 형성한다. 그런 다음, 층간 절연막을 형성하고 그 위에 다시 콘택을 형성하여 비트라인과 캐패시터의 하부전극과 전기적으로 연결되도록 구성되어 있다.
그런데, 이러한 종래 기술은, 다단계로 형성되는 하부전극용 콘택과 비트라인용 콘택이 경계 면에서의 접촉저항이 높아 반도체 메모리 장치를 완성 후에, 콘택의 경로가 길고 경계면이 많아 본질적으로 콘택의 저항이 높고 제조공정 중에 이물질의 개입으로 단락의 가능성이 높다. 따라서, 종래의 기술은 반도체 메모리 장치의 생산수율을 저하시키고, 반도체 메모리 장치의 제품 신뢰성을 보장할 수 없는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상대적으로 경로가 길어지고 복수의 공정을 거쳐서 완성되는 캐패시터 콘택과 비트라인의 콘택의 저항을 개선하여, 반도체 메모리 소자의 전기적 특성인 콘택 전도성을 향상시키고 그에 따라 콘택의 고저항에 의한 소프트 불량을 개선하여 생산성을 향상시킬 수 있는 반도체 메모리 장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 반도체 메모리 장치의 제조방법에 의해서 형성된 반도체 메모리 장치의 단면도이다.
도 2 내지 도 10은 본 발명의 반도체 메모리 장치의 제조방법을 순차적으로 나타낸 공정흐름도의 단면도이다.
도 10 내지 도 15는 본 발명의 반도체 메모리 장치의 제조방법의 다른 실시예를 나타낸 공정흐름도의 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 장치의 제조방법은, 먼저, a) 반도체 기판 상에 소자분리용 산화막을 형성하여 셀영역과 주변회로영역을 구분하고 셀영역과 주변회로영역에 소자형성 영역을 정의한다. b) 소자형성 영역에 게이트를 형성하고 소스영역과 드레인 영역을 형성한다. c) 게이트와 소스 영역 및 드레인 영역 상에 층간 절연막을 형성한 후 이 층간 절연막을 평탄화 시킨다. d) 자가정렬패턴을 형성하고 자가정렬법을 이용하여 셀영역의 층간 절연막에만 소스 영역및 드레인 영역과 접촉하는 자가정렬 콘택을 형성한다. e) 자가정렬 콘택을 전기 도전성을 가진 도전막으로 충진하여 콘택패드를 형성하고, f) 콘택패드의 도전막을 열처리한다. g) 주변회로 영역의 층간 절연막을 모두 제거하고, 주변회로 영역의 소스 영역과 드레인 영역에 불순물을 도핑하여 소스 및 드레인 정션을 형성한다. h) 콘택패드와 주변회로 영역의 소스와 드레인 영역 중 적어도 어느 하나에 금속 실리사이드막을 형성한다.
여기서, 소자분리용 절연막을 형성하는 단계는, 반도체 기판 상에 마스크용 절연막을 형성하고, 마스크용 절연막에 포토 및 건식식각 공정을 이용하여 트렌치 패턴을 형성한다. 그리고, 트렌치 패턴을 마스크로 이용하여 건식식각법으로 반도체 기판에 트렌치를 형성한 후, 트렌치를 소자분리용 절연막으로 충진한다. 이때, 마스크용 절연막은 패드용 실리콘 산화막과 실리콘 질화막을 순차적으로 적층하여 형성되는데, 패드용 실리콘 산화막은 열적으로 산화시켜 형성되며, 실리콘 질화막막은 화학기상 증착법으로 형성된다. 소자분리용 절연막은 CVD 공정에 의해서 실리콘 산화막이고, 이에 더해서 실리콘 질화막을 포함한 복합절연막으로 형성될 수도있다.
b) 단계에서는, 반도체 기판 상에 노출된 소자형성영역에 게이트 절연막을 형성하고, 게이트 절연막 상에 적어도 하나의 도전성 도전막으로 형성된 게이트 도전막과 마스크 절연막을 순차적으로 형성한다. 게이트 도전막과 마스크 절연막에 게이트 패턴을 형성한 후, 게이트 패턴 양측으로 배치된 반도체 기판의 소자형성영역에 N형 원소인 인(P)이나 비소(As)중 어느 하나를 저농도로 이온 주입하여 소스 영역 및 드레인 채널 영역을 형성한다. 게이트 패턴의 측벽에 절연막 스페이서를 형성하여 게이트 공정을 완성한다. 이때, 게이트 절연막은 실리콘을 열적으로 산화시켜 형성된 실리콘 산화막과 실리콘 질소 산화막(oxy-nitride) 중 어느 하나를 선택하는 것이 게이트 신뢰성이 검증되어 바람직하다. 게이트 도전막은 불순물이 도핑된 도전성 폴리실리콘과 금속실리사이드막의 복합막으로 형성된 것이 게이트의 전도성을 향상시킬 수 있어 바람직하다. 금속실리사이드막은 텅스텐 실리사이드나, 티타늄 실리사이드(TiSi), 몰리 실리사이드(MoSi), 코발트 실리사이드(CoSi)들 중 적용되는 제품에 맞추어 어느 하나를 사용하는 것이 바람직하다. 한편, 게이트 도전막 상에 형성되는 마스크 절연막은 화학기상 증착법(CVD)으로 형성된 실리콘 질화막으로 형성하는 것이 후속으로 진행되는 산화막 제거 공정에서 게이트가 식각용액에 침해되지 않도록 보호하여 효과적이다. 절연막 스페이서는 마스크 절연막과 동일하게 실리콘 질화막으로 형성하는 것이 실리콘 질화막으로 게이트 도선 전체를 둘러싸고 보호할 수 있기 때문에, 후속하여 진행되는 습식식각 공정에서 더욱 효과적으로 게이트를 보호할 수 있다.
그런 다음, c)단계에서, 층간 절연막은 화학기상 증착법(CVD)으로 이용하여 실리콘 산화막으로 형성되는데, 특히, 플라즈마를 이용한 화학기상 증착법(PE CVD)으로 형성되는 것이 증착속도가 높고 충진도가 우수하여 바람직하다. 이러한, 층간 절연막은 층간 절연막과 다른 막질로 형성된 식각 정지층을 더 포함하는 것이 추후 진행되는 식각공정에서 식각정지층 역할을 하여 바람직하다. 여기서, 식각 정지층은 실리콘 산화막으로 형성된 층간 절연막에 대응하여 실리콘 질화막으로 형성되는 것이 바람직하다.
이렇게 형성된 층간 절연막을 소정의 평탄화 공정을 거쳐서 평탄화할 때, 건식식각법에 의한 전면식각으로 제거할 수도 있지만, 반도체 기판 상의 막에 손상을 감소시키기 위해서 화학적 기계연마법(Chemical Mechanical Polishing)에 의해서 평탄화시키는 것이 바람직하다. 그리고, 층간 절연막을 연마할 때, 게이트의 상부보다 높은 수준까지 연마하는 것이, 콘택패드의 상부가 돌출되도록 형성되어 접촉 표면적을 더 넓힐 수 있어 콘택저항을 낮게 할 수 있다.
d)단계에서는, 층간 절연막 상에 포토 레지스트를 도포하고, 이 포토 레지스트에 자가정렬 패턴을 형성하고, 자가정렬 패턴을 마스크로 이용하여 건식식각법으로 셀영역의 층간 절연막에 소스영역 및 드레인 영역과 접촉하는 콘택을 형성한다.
e)단계에서는, 반도체 기판 상에 콘택충진용 도전막을 형성하고, 콘택 충진용 도전막을 층간 절연막의 상부 수준까지 평탄하게 제거한다. 이때, 콘택 충진용 도전막은 불순물이 도핑된 폴리 실리콘인 것이 추후 평탄화 공정에서 용이하게 펴탄화 시킬 수 있다. 그리고, 콘택 충진용 도전막을 제거하는 단계는 화학적 기계연마법(CMP)을 이용하는 것이 콘택 내부에 충진된 도전막만을 남겨두고 그 외의 영역에 증착된 도전막을 효과적으로 평탄하게 제거할 수 있어 바람직하다.
f)단계에서는, 반도체 기판을 열처리 장치에 로딩한 후, 열처리 장치의 내부를 소정 온도 이상의 고온 분위기에서 소정 시간 유지시킨다. 열처리 장치는 열처리 반응로(Furnace) 또는 급속가열 공정처리기(Rapid thermal processor) 중 적어도 어느 하나를 사용하고, 공정온도는 700 ℃ 내지 900 ℃ 사이에서 진행하는 것이 불순물이 도핑된 폴리 실리콘을 어닐링하여 적정한 전도성을 얻는 데 유리하다.
g)단계는, 게이트 상에 잔류된 층간 절연막과 주변회로 영역 상에 잔류된 층간 절연막을 습식식각으로 제거한다. 반도체 기판 상에 포토 레지스트를 도포하고, 포토 레지스트에 셀영역을 차단하여 주변회로 영역이 개방되도록 소스/드레인 이온주입용 패턴을 형성한다. 이렇게 패터닝된 포토 레지스트를 마스크로 이용하여 주변회로 영역의 소스 영역과 드레인 영역에 정션 이온을 주입하여 정션을 형성한다. 그리고, 습식식각법은 불산 용액(HF)을 포함하는 산화막 식각용액을 사용하는 것이 바람직하다. 정션 이온은 소스와 드레인 정션을 형성하기 위해서 주입하는데, 일반적으로 주변회로 쪽의 트랜지스터는 NMOS와 PMOS가 조합되어 형성되어 있어 이온 주입시 선택적으로 주입해야한다. 그리하여, NMOS 영역의 경우에는 N타입의 원소를 이온 주입하고, PMOS 영역의 경우에는 P타입 원소를 선택적으로 이온 주입한다.
한편, 소스 및 드레인 정션 이온 주입하기 위해서 포토 레지스트를 도포하는 단계 이전에, 주변회로 영역의 게이트 스페이서 절연막의 측벽에 보조 스페이서막을 더 형성하는 것이 트랜지스터의 실질적인 게이트 길이가 길어져서 쇼트채널 효과(short channel effect)를 방지할 수 있다. 보조 스페이서 절연막은 실리콘 산화막으로 형성하는 것이 이미 형성된 스페이서 절연막의 감소를 방지할 수 있어 효과적이다.
그리고, 다른 실시예로서, 주변회로 영역의 소스/드레인 영역에 정션용 포토 레지스트를 도포하는 단계 이전에, 먼저, 반도체 기판 전면에 보조 스페이서 형성용 실리콘 절연막을 형성하고, 셀영역과 주변회로 영역 중 적어도 어느 하나를 개방하는 포토 레지스트 패턴을 형성한다. 그리고, 포토 레지스트 패턴을 마스크로 이용하여 실리콘 절연막을 전면 식각하여 콘택패드의 상부와 주변회로 영역의 절연막 스페이서의 측벽 중 적어도 어느 하나에 보조 스페이서를 형성한다. 이 때, 실리콘 절연막은 실리콘 산화막인 것이 주변회로 영역의 게이트의 상부와 측벽에 형성된 절연막 스페이서와 막질이 달라서 스페이서 전면 식각시 이들이 손상을 받지 않아 효과적이다.
h)단계에서는, 콘택패드의 상부면과 주변회로 영역의 소스영역과 드레인 영역 중 어느 하나의 표면을 노출시키고, 반도체 기판 표면에 실리사이드 소스 금속을 형성한다. 그리고, 반도체 기판을 소정온도로 가열하여 콘택패드의 상부면과 주변회로 영역의 소스 영역 및 드레인 영역의 표면 중 실리콘 소스가 접촉된 부분의 실리사이드 소스 금속을 실리사이드막으로 변환시킨다. 그런 다음, 반도체 기판 상에 잔류된 미반응의 실리사이드 소스 금속을 소정의 식각법으로 제거한다. 여기서, 실리사이드 소스 금속은 Ti, Mo, Co, Ni 중 어느 하나이고, 진류 금속을 제거하기 위해서 사용되는 식각법은 금속 식각용액을 이용하는 습식식각법이다. 이때, 금속습식식각 용액으로는 알칼리성의 수산화암모늄(NH4OH) 또는 산성의 황산(H2SO4)을 포함하는 것이 잔류 금속을 용이하게 제거할 수 있어 효과적이다.
이렇게 본 발명의 반도체 메모리 장치의 제조방법은, 반도체 기판의 기지 실리콘 상에 형성된 정션과, 층간 절연막을 통과하여 상층부에 형성된 도선들(예를 들어, 비트라인 및 금속배선라인)과, 캐패시터 사이에 형성되는 콘택의 도전성을 향상시킬 수 있고, 따라서, 반도체 메모리 장치의 생산수율을 향상시킬 수 있는 장점이 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명에 따라 제작된 반도체 메모리 장치의 단면도이다.
이를 참조하면, 본 발명의 반도체 메모리 장치는, 반도체 기판(100) 상에 형성되어 메모리 소자가 형성되는 셀영역(C)과 주변회로 영역(P)의 소자영역을 정의하는 소자분리용 절연막(110)과, 셀영역(C)과 주변회로영역(P)에 형성된 소자영역에 게이트 절연막(121)과 게이트 도전막(123,125) 및 게이트 도전막(123,125)의 상부에 마스크 절연막(127)과 측벽에 절연막 스페이서(129)를 갖는 게이트(120)와, 소자형성 영역의 게이트(120) 양측으로 형성된 소스와 드레인 정션(150)과,게이트(120)들 사이에 자가정렬법으로 기둥형으로 형성된 콘택패드(140)와, 이 콘택패드(140)의 상부에 형성된 실리사이드 캡과(160), 이 실리사이드 캡(160)의 상부와 연결되는 비트라인(180)과 캐패시터(190)를 포함한다.
여기서, 소자분리용 절연막(110)은 트렌치 소자분리법으로 형성되며, 화하기상증착법으로 형성된 실리콘 산화막이다. 게이트 도전막(123,124)은 불순물이 도핑된 폴리 실리콘을 단독으로 사용할 수 있으나, 소자가 고집적화 되면서 도선의 선폭이 좁아져 면저항(sheet resistance)을 낮추기 위해서는 금속 실리사이드막(125)과 혼합하여 사용하는 것이 바람직하다. 이 때 사용되는 금속 실리사이드막(125)으로는 텅스텐 실리사이드(WSi) 또는 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 몰리 실리사이드(MoSi) 등을 적용할 수 있다.
콘택패드(140)는, 도시된 바와 같이, 반도체 기판(100)에 형성된 소스 또는 드레인 정션(150)과 캐패시터의 하부전극(191) 또는 비트라인(180)과 접촉하여 연결될 수 있도록 중간에 개재되어 형성된 연결부이다. 이러한 콘택패드(140)는, 게이트(120)와 자가정렬패턴을 마스크로 이용하여 소자형성 영역에 형성된 콘택(콘택패드(140)와 중첩) 내에 충진된 불순물이 도핑된 도전성의 폴리 실리콘이며, 이들 콘택패드(140)의 상부는 게이트(120)의 상부 수준보다 상향 돌출 형성되어 있어 상부 접촉 단면적을 넓게 확보할 수 있다.
실리사이드 캡(161)은, 콘택패드(140)의 상부에 돌출된 부분을 둘러싸고 캡핑되어 형성된 금속 실리사이드막(Metal silicide)으로서 전도성이 높아 콘택의 저항을 전반적으로 낮추는 역할을 한다. 이러한 금속 실리사이드막(Metal silicide)은 티타늄 실리사이드(TiSi)나 몰리 실리사이드(MoSi)나 코발트 실리사이드(CoSi)를 사용한다.
도 2내지 도 10은 본 발명의 반도체 메모리 장치의 제조방법을 순차적으로 나타낸 공정 흐름도의 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 마스크용 절연막(미도시)을 형성한 후, 소정의 패터닝 공정을 거쳐서 마스크용 절연막에 소자분리용 패턴을 형성한다. 이 소자분리용 패턴을 마스크로 이용하여 반도체 기판(100) 상에 트렌치(소자분리용 산화막(110)과 중첩됨)를 형성한다. 반도체 기판(100) 상에 두껍게 절연막을 형성하여 트렌치를 완전히 충진시킨 후, 화학적 기계연마법(Chemical Mechanical Polishing)과 같은 평탄화 공정을 이용하여 소자영역의 절연막을 평탄하게 제거한다. 마스크용 절연막(미도시)을 습식식각(wet etching)으로 모두 제거하여 소자형성영역을 정의한다. 여기서, 소자분리용 절연막(110)은 화학기상 증착법(Chemical vapor deposition)에 의해서 형성된 실리콘 산화막으로 형성되는 것이 트렌치 충진성이 좋아 효과적이다.
그런 다음, 소자형성 영역의 기지 실리콘(100)에 게이트 절연막(121)을 형성하고, 게이트 도전막(123,125)과 마스크 절연막(127)을 순차적으로 형성한다. 소정의 게이트 패터닝 공정을 거쳐서 게이트 도전막(123,125)과 마스크 절연막(127)에 게이트 패턴을 전사한다. 이 때, 게이트 절연막(121)은 반도체 기판의 실리콘 기판(100)을 산화시켜 형성된 박막의 실리콘 산화막이나, 실리콘 질소산화막(Oxynitride, SiON))을 적용할 수 있다. 그리고, 게이트도전막(123,125)은 불순물이 도핑된 폴리 실리콘을 단독으로 사용할 수도 있으나, 소자의 고집적화에 따른 선저항의 문제로 보다 비저항이 낮은 물질인 금속 실리사이드막을 조합하여 사용한다. 즉, 게이트 절연막(121)의 상부에 화학기상 증착법(CVD)를 이용하여 불순물이 도핑된 폴리 실리콘(123)을 증착하고, 그 위에 금속 실리사이드막(125)을 형성한다. 이때, 금속 실리시이드막(125)은 화학기상 증착법을 이용하여 형성된 텅스텐 실리사이드막이며, 그밖에 소정의 실리사이드 형성법을 이용하여 형성된 티타늄 실리사이드(TiSi)나 몰리 실리사이드(MoSi) 및 코발트 실리사이드(CoSi)를 사용할 수도 있다.
마스크 절연막(127)은 추후 공정에서 자가정렬 콘택(self-aligned contact) 식각 시에, 콘택 형성을 위한 자가정렬 마스크로서 사용되며, 하부에 형성된 게이트 도전막(123,125)과 게이트 절연막(121)을 보호하는 역할도 한다. 이러한 마스크 절연막(127)은 추후 층간 절연막(도 4의 130)으로 증착되는 실리콘 산화막(SiO2)과는 성질이 다른 실리콘 질화막(Si3N4)으로 사용하는 것이 자가정렬 콘택 식각시, 실리콘 산화막과의 식각 선택비(etch selectivity)가 높아 바람직하다.
이렇게 게이트 패턴이 형성된 반도체 기판(100) 상의 셀영역(C)과 주변회로 영역(P)에 형성된 소스 및 드레인 영역에 게이트 패턴을 마스크로 이용하여 N형 원소를 저농도(low doping)로 주입하여 N- 정션(105)을 형성한다. 이때, 주입되는 N형 원소로는 인(P)이나 비소(As)를 적용할 수 있다. 이러한 N-정션(105)은 셀영역(C)에서는 소스 및 드레인 정션 역할을 하고, 주변회로 영역(P)에서는 보조정션(enhanced junction),예를 들어 채널 이온(channel ion)으로서 역할을 한다.
도 3을 참조하면, 게이트 패턴이 형성된 게이트 도전막(123,125)과 마스크 절연막(127)의 측벽에 절연막 스페이서(129)을 형성한다. 즉, 반도체 기판(100) 전면에 실리콘 질화막을 형성하고 건식식각으로 전면 식각(etch back)하여 게이트 도전막(123,125)과 마스크 절연막(127)의 측벽에 절연막 스페이서(129)를 형성한다. 이 때, 실리콘 질화막은 화학기상 증착법으로 형성되며, 특히, 저압 화학기상 증착법(Low pressure Chemical Vapor Deposition)으로 형성되는 것이 실리콘 질화막의 특성이 견고하고 단단하여 건식 및 습식식각(dry and wet etch)에 의한 침해가 적다. 그리하여, 측벽에 잔류되어 형성되는 절연막 스페이서(129)의 너비가 충분하므로, 소스와 드레인 사이에 개재된 게이트의 길이가 넓어져 쇼트채널(short channel effect)를 방지하고 문턱전압(threshold voltage)을 인정되게 하는 등 소자의 특성을 양호하게 유지할 수 있어 바람직하다.
도 4를 참조하면, 반도체 기판(100) 전면에 층간 절연막(130)을 형성하고, 이 층간 절연막(130)을 소정 두께 수준까지 평탄하게 제거한다.
이때, 충간 절연막(130)은 식각 정치층(131)을 포함하여 형성한다. 그리하여, 먼저 하부층에 식각 정치층(131)으로서 실리콘 질화막을 형성하고 그 위에 실리콘 산화막(133)을 순차적으로 형성한다. 이러한 층간 절연막(130)은 화학기상 증착법(Chemical Vapor Deposition)으로 형성하는데, 식각 정지층(131,etch stopper)의 실리콘 질화막은 저압 화학기상 증착법(LP CVD)이나 플라즈마를 이용한 화학기상 증착법(Plasma enhanced Chemical Vapor Deposition)으로 형성한다. 그리고, 실리콘 산화막(133)의 경우에는 일반적으로 플라즈마를 이용한 화학기상 증착법(Plasma enhanced Chemical Vapor Deposition)을 이용하여 형성하는데, 그 중에서도 증착속도(deposition rate)가 높고 충진성이 우수한 고밀도 플라즈마를 이용한 화학기상 증착법(High density plasma Chemical Vapor Deposition)으로 형성한다. 그리하여, 게이트 패턴에 의해서 형성된 골을 충진하면서 반도체 기판 면을 평탄하게 형성한다.
그런 다음, 층간 절연막(130)을 소정의 평탄화 공정(planarization process)을 이용하여 평탄하게 제거한다. 여기서, 평탄화 공정으로서는 건식식각(dry etching)을 이용한 전면 식각법(Etch Back)과 화학적 기계연마법 (Chemical mechanical polishing)을 이용할 수 있다. 건식 식각을 이용한 전면식각은 통상 활성화 이온(reactive ion)이나 플라즈마(plasma)의 충돌(bombardment)에 의해서 식각 반응이 이루어지기 때문에 반도체 기판(100) 상에 형성된 게이트 절연막(121)이나 소스 및 드레인 정션(105)에 물리적 손상(physical damage), 예를 들어 플라즈마 손상(plasmic damage)을 주기 쉽다. 그리하여, 상대적으로 물리적 손상을 적게 주는 화학적 기계연마법(Chemical Mechanical Polishing)을 이용하여 평탄화 공정을 진행하는 것이 바람직하다. 평탄화 공정을 이용하여 층간 절연막(130)을 제거할 때, 게이트(120) 상에 형성된 마스크 절연막(127) 수준보다 소정 두께 높은 위치에서 연마공정(polishing process)이 정지되도록 하여 마스크 절연막(127) 상으로 소정 두께 이상 층간 절연막(130)이 잔류하도록 하는 것이 추후 진행되는 콘택패드(140)의 형성공정에서 상부 단면의 접촉면을 넓게 확보할 수 있어 바람직하다.
도 5를 참조하면, 포토 레지스트(310)을 이용하여 주변회로 영역(P)을 가리고, 셀영역(C)에 소정의 자가정렬패턴(미도시)을 형성하여 이 자가정렬 패턴과 게이트(120)를 마스크로 이용하여 셀영역(C)의 소스와 드레인 영역(105)에 형성된 층간 절연막(130)을 모두 제거함으로써, 자가정렬 콘택(self-aligned contact)을 형성한다. 이 때, 자가정렬 콘택 패턴은 게이트 라인과 동일한 방향으로 선형(line type) 또는 막대형(bar type)으로 형성되어 셀영역(C)의 소스와 드레인 영역(105)에 소정의 콘택패드(도 6의 140)가 형성될 수 있도록 격리된 공간을 마련한다. 그리고, 플라즈마를 이용한 건식식각을 이용하여 실리콘 질화막으로 형성된 게이트(120)의 절연막 스페이서(129) 와 마스크 절연막(127)이 식각용 마스크로 작용하여 노출된 층간 절연막(130)을 형성하는 실리콘 산화막(133)과 식각 정지층(131)이 모두 식각 제거되어 소스와 드레인 영역의 반도체 기판(100)이 노출되고, 게이트(120)의 마스크 절연막(127) 상에만 층간 절연막(130)이 잔류한다. 이때, 주변회로 영역(P)은 포토 레지스트(310)에 의해서 차단되어 층간 절연막(130)이 제거되지 않은 채 잔류되어 있다.
도 6을 참조하면, 자가정렬 콘택 내에 전도성의 도전막을 형성하여 콘택패드(140)를 형성한다.
반도체 기판(100) 상에 자가정렬 콘택이 완전히 충진되도록 도전막으로서 불순물이 도핑된 폴리 실리콘을 증착한다. 그리고, 이 도전막을 화학적 기계연마법을 이용하여 잔류된 마스크 잘연막(127) 상의 층간 절연막(130) 수준까지 평탄하게 제거한다. 그러면, 셀영역(C)의 소스와 드레인 영역에는 콘택패드(140)가 형성되고, 주변회로 영역(C)에는 여전히 층간 절연막(130)이 잔류하게 된다. 그런 다음, 불순물이 도핑된 폴리 실리콘의 전도성을 향상시키기 위해서 소정 온도 이상에서 어닐링 열처리(annealing)를 한다.
어닐링 열처리(Annealing)는, 열처리 장치 내에 반도체 기판(100)을 올려놓고, 열처리 장치의 내부를 소정 온도 이상으로 가열시킨 후, 이르곤(Ar), 질소(N2)등의 불활성 가스 분위기에서 소정시간 유지시키면, 반도체 기판(100)이 열을 흡수하여 온도가 올라간다. 그러면, 불순물이 도핑된 폴리 실리콘도 온도가 올라가 불순물들이 활성화되면서 불순물이 도핑된 폴리 실리콘(140)의 전도성이 높아진다. 열처리 장치로는 관상 튜브(Tube)를 가진 퍼니스(Furnace)를 사용할 수도 있고, 매엽식 챔버형(single chamber type)의 급속열처리장치(Rapid thermal processor)에서 진행할 수도 있다. 여기서, 공정처리 온도는 800 ℃ 내지 900 ℃ 정도인 것이 폴리 실리콘에 도핑된 불순물 원소(붕소(B) 나 인(P)과 같은 3가나 5가 원소들)를 외부로 이탈(out-diffusion)됨 없이 효과적으로 활성화시키기 위해 바람직하다.
도 7을 참조하면, 마스크 절연막(127)의 상부에 잔류한 층간 절연막(130)과 주변회로 영역(C)에 형성되어 제거되지 않고 남아 있는 층간 절연막(130)은, 식각용액(wet etchant)을 이용한 습식식각법으로 제거된다. 이와 같이 남아있는 층간 절연막(130)은 하부는 식각정치층(131)으로서 실리콘 질화막이 형성되어 있기 때문에, 식각용액으로 불산(HF)이 포함된 산화막 식각용액(Oxide etchant)을 사용하여반도체 기판(100) 상의 실리콘 산화막(133)만을 식각한다. 그러면, 표면에 드러나서 노출된 실리콘 산화막(131)은 식각되어 제거되고, 하부의 실리콘 질화막(131)은 식각되지 않고 남아서 그 하부에 형성된 게이트(120)나 소스 및 드레인 정션(105)에 침해를 가하지 않도록 보호한다. 그리하여, 셀영역(C)의 콘택패드(140)는 게이트(120)와 함께 게이트(120)의 상부로 돌출 형성된 형태로 남게되고, 주변회로 영역(P)에서는 게이트(120)와 소스 및 드레인 영역에 형성된 게이트 절연막(121)과 식각 정지층(131)의 실리콘 질화막이 남는다.
도 8을 참조하면, 소정의 포토 패턴닝 공정(photo lithography)과 이온 주입 공정(ion implanting process)을 거쳐서 주변회로 영역(P)의 소자형성 영역에 소스와 드레인 정션(150)을 형성한다.
주변회로 영역(C)은 NMOS 영역과 PMOS 영역으로 분리되어 있어, 소스와 드레인 정션(150)을 형성할 때, 구별하여 이온주입을 해야한다. 즉, NMOS 정션을 형성할 때는, 포토 레지스트(320)를 이용하여 PMOS 영역을 차단하는 패턴을 한 후 소스 및 드레인 영역에 N형의 원소인 인(P)이나 비소(As) 및 Sb 중 어느 하나를 이온 주입한다. 그리고, NMOS 정션을 형성할 때는, PMOS 영역을 포토 레지스트(320)로 패터닝하여 차단하고 PMOS 영역에 해당하는 소스 및 드레인 영역에 P형 원소인 보론(B)이나 BF2를 이온 주입한다. 그러면, 주변회로 영역(P)의 PMOS 및 NMOS 영역의 소스 및 드레인 정션(150)들이 형성된다.
도 9를 참조하면, 반도체 기판(100)의 전면에 실리사이드 소스 금속(161)을형성하고, 소정의 금속 열처리(silicidation heat treatment)를 통해 실리콘 소스와 접촉된 부분에 금속 실리사이드막(160)을 형성한다. 그런 다음, 습식식각법을 이용하여 잔류된 실리사이드 소스금속(161)을 제거한다.
실리사이드 소스금속(161)은 실리콘 원자와 열반응(thermal reaction)을 하여 실리사이드 형성반응(silicide forming reaction)이 발생하기 쉬운 금속을 사용한다. 즉, 티타늄(Ti)이나 코발트(Co) 및 몰리브덴(Mo) 혹은 니켈(Ni) 등의 금속을 실리사이드 소스 금속(161)으로 형성한다.
실리사이드 변태를 위한 열처리 공정(silicidation process)은, 실리사이드 변태가 일어나는 소정 온도 이상에서 일정시간 유지시켜 진행하는 공정이다. 주로 급속 열처리 공정(Rapid thermal processing)을 이용하는 것이, 승온(ramping up) 및 강온(ramping down)시간을 극소화하여 과도한 열처리에 의한 금속 실리사이드막(160)의 열화현상을 방지하는데 유리하다.
이와 같이, 소정의 실리사이드 열처리가 완료되면, 실리콘 소스와 접촉된 부분, 즉, 셀영역(C)의 콘택패드(140) 상부와 주변회로 영역(P)의 소스와 드레인 영역에는 폴리 실리콘이나 기지 실리콘(100, silicon substrate)과 실리사이드 소스 금속(161)이 반응하여, 실리사이드 소스 금속(161)의 종류에 따라서 소정 두께의 티타늄 실리사이드(TiSi)나 몰리 실리사이드(MoSi) 또는 코발트 실리사이드(CoSi)등의 금속 실리사이드막(160) 등이 형성된다, 한편, 실리콘 산화막이나 실리콘 질화막과 같은 절연막(insulating film) 상에 형성된 실리사이드 소스 금속(161)은 미반응인 채로 잔류하게 된다.
이렇게 잔류된 실리사이드 소스 금속(161)은, 습식식각을 이용하여 제거하는데, 이때 사용되는 식각용액은 수산화암모늄(NH4OH) 용액이나 황산(H2SO4) 용액을 사용한다. 이와 같이, 습식식각 공정을 거치면 금속 실리사이드가 형성된 부분 이외의 표면에 형성된 실리사이드 소스 금속(161)은 모두 제거되고, 콘택패드(140)와 주변회로 영역(C)의 소스와 드레인 영역에만 금속 실리사이드막(160)이 잔류한다.
이후의 공정은 비트라인(도 1의 180, bit line) 및 캐패시터(도 1의 190) 형성공정을 거쳐서 통상의 반도체 메모리 장치의 제조공정을 이용하여 금속배선(metal line) 및 보호막 형성(passivation) 공정까지 진행하여 반도체 메모리 장치를 완성한다.
도 11 내지 도 15는 본 발명의 반도체 메모리 장치의 제조방법의 다른 실시예를 순차적으로 나타낸 공정 흐름의 단면도들이다. 이는 본 발명의 실시예로서 전술한 공정 중에서 도 7의 콘택패드(140)를 형성하는 공정까지는 동일한 방법으로 형성하고 그 이후의 공정은 다음과 같다.
도 11 및 도 12를 참조하면, 도 7의 콘택패드(140)을 형성하는 공정을 마치고, 후속하여 게이트(120)들의 사이에 개재되어 마스크 절연막(127) 수준보다 높게 돌출된 콘택패드(140)의 상부와 주변회로 영역(P)의 게이트(120) 및 소스와 드레인 영역이 드러난 상태에서 게이트(120) 측벽에 보조 스페이서(171)를 형성한다. 즉, 반도체 기판(100) 전면에 절연막으로서 실리콘 산화막을 형성하고서 건식식각을 이용하여 전면 식각(etch back)함으로써, 콘택패드(140)의 상부 측벽과 주변회로 영역(P)에서 게이트(120)의 절연막 스페이서(129) 측벽에 추가로 보조 스페이서(171)를 형성된다. 이러한 보조 스페이서(171)는, 추후 진행되는 주변회로 영역(P)의 N+ 또는 P+ 정션(150) 형성 공정에서 이온 주입 시에 게이트(120)의 채널 길이를 보조 스페이서(171)의 길이만큼 길게 확보할 수 있어, 소자가 고집적화 되어 게이트(120) 선폭이 극도로 좁아진 메모리 소자에서 트랜지스터 소자의 소스/드레인 졍션(150)간 쇼트채널 효과(short channel effect)를 방지할 수 있어 바람직하다.
도 13을 참조하면, 주변회로 영역(P)에 형성된 NMOS 및 PMOS 영역에 소스 및 드레인 정션(150)을 형성한다.
NMOS 영역에 N+정션(150)을 형성하기 위해서는, 먼저, 셀영역(C)과 주변회로 영역(P)의 PMOS영역을 차단할 수 있도록 포토 레지스트 패턴을 형성하고, N형 원소로서 인(P)이나 비소(As)를 고농도로 소스 및 드레인 영역에 이온 주입(ion implantiong)한다. 그런 다음, 후속우로 PMOS영역에 P+ 정션(150)을 형성하기 위해서, 주변회로 영역(P)의 NMOS영역과 셀영역(C)을 차단하도록 포토 레지스트 패턴을 형성한다. 그런 다음, P형 원소로서 보론(B)이나 BF2를 PMOS 영역에 고농도로 이온 주입한다. 그러면, 주변회로 영역(P)의 트랜지스터 소자는 게이트(120)의 양측으로 형성된 소스 및 드레인 영역에 P+의 소스 및 드레인 정션(150)이 형성된다.
도 14를 참조하면, 반도체 기판(100) 전면에 실리사이드 소스 금속(161)을 형성한 후, 소정의 실리사이드 열처리 공정을 거쳐서 실리콘 소스와 접촉된 부분에금속 실리사이드막(160)을 형성한다. 이때, 실리사이드 소스 금속(161)으로는 티타늄(Ti), 몰리부덴(Mo) 또는 코발트(Co) 및 니켈(Ni) 등을 형성할 수 있고, 이에 따라서 금속 실리사이드막(160)도 타이실리사이드(TiSi), 몰리실리사이드(MoSi) 및 코발트 실리사이드(CoSi) 니켈 실리사이드(NiSi) 등이 형성된다.
실리사이드 열처리 공정은 급속 열처리 공정(Rapid thermal processing)이나 반응로 열처리 공정(Furnace annealing)을 이용하는데, 금속 실리사이드막(160)의 열화를 막기 위해서는 급속열처리 공정(RTP)을 이용하는 것이 바람직하다.
도 15를 참조하면, 소정의 식각법(예를 들어, 습식식각)을 이용하여, 반도체 기판(100) 표면에 잔류된 미반응의 실리사이드 소스 금속(161)을 제거한다. 이때 식각용액으로는 수산화암모늄(NH4OH) 용액이나 황산(H2SO4) 용액을 사용한다. 그러면, 반도체 기판(100) 표면에 잔류해 있던 실리사이드 소스금속(161)이 모두 제거되고 콘택패드(140) 상부와 주변회로 영역(C)의 소스 및 드레인 영역에 금속 실리사이드막(160)만이 남는다.
이와 같이, 본 발명의 반도체 메모리 장치의 제조방법은, 반도체 기판(100)으로부터 높은 층간 절연막(130)의 단차를 뚫고 다단계로 형성되는 콘택에서, 콘택패드(140)와 비트라인(도 1의 180) 및 캐패시터(도 1의 190)와 연결되는 부분을 고전도성의 금속 실리사이드막(160)으로 연결함으로써, 접촉부분의 고저항에 의해서 나타나는 콘택의 고저항에 의한 비트 불량(bit fail)이나 소프트 불량(soft fail) 등을 개선할 수 있어 반도체 메모리 장치의 생산수율을 향상시킬 수 있다. 그리고,콘택패드(140)를 형성한 후 N+/P+ 소스/드레인 정션(150)을 형성하기 전에 콘택패드(140)의 전도성 폴리 실리콘을 열처리하여 어닐링(annealing)하기 때문에, 후속하여 형성되는 소스와 드레인 정션(150)에 별도의 열부담(thermal budget)을 주지 않아 천심 정션(shallow junction)을 유지하기 쉽고, 주변회로 영역(P)에서 소스 및 드레인 정션(150)이나 금속 실리사이드(160)가 열화되는 것을 방지할 수 있다.
한편, 본 발명의 반도체 메모리 제조방법은, 콘택패드(140)와 주변회로 영역(P)의 소스 및 드레인에 동시에 금속 실리사이드막(160)을 형성하는데, 이와는 다르게 콘택패드(140)에는 금속 실리사이드막(160)을 형성하지 않고, 주변회로 영역(P)의 소스 및 드레인 정션(150) 영역에만 금속 실리사이드막(160)을 형성할 수도 있다.
즉, 도 11의 공정까지 마친 상태에서, 블록 절연막(미도시)으로서 반도체 기판(100) 전면에 실리콘 산화막을 형성한다. 그리고, 셀영역(C)을 차단하는 포토 레지스트 패턴을 형성한 후, 건식식각으로 전면 식각하여 주변회로 영역(P)의 블록 절연막을 스페이서 식각한다. 그러면, 주변회로 영역(P)의 게이트(120) 측벽에 보조 스페이서(도 12의 171)가 형성되면서 셀영역(C)에는 블록 절연막이 남아 콘택패드(도 11의 140)를 차단하게 된다. 이 후에, 전술한 실리사이드막 형성 공정을 진행하면, 블로킹 된 콘택패드(140) 상에는 금속 실리사이드가 형성되지 않고 주변회로 영역(P)의 소스와 드레인 정션(150) 영역에만 금속 실리사이드막(160)이 형성된다.
또한, 본 발명의 반도체 메모리 장치의 제조방법에 있어서, 콘택패드(140)에만 금속 실리사이드를 형성하기 위해서는, 도 11의 공정까지 진행한 후, 주변회로 영역(P)을 포토 레지스트로 차단하고 전면 식각을 진행하면, 셀영역(C)의 콘택패드(140)의 상부면은 노출되고 상부 측벽에 보조 스페이서(도 12의 셀영역의 171)가 형성되는 반면, 주변회로 영역(P)의 소스 및 드레인 정션(150) 영역은 블로킹(blocking)이 되어 차단된다. 그리하여, 후속 하여 전술한 금속 실리사이드 공정을 진행하면, 셀영역(C)의 콘택패드(140) 상에만 금속 실리사이드막(160)이 형성된다.
이와 같이, 본 발명의 반도체 메모리 장치의 제조방법은, 셀영역(C)과 주변회로 영역(P)에 선택적으로 금속 실리사이드막(160)을 형성할 수 있는 장점이 있다.
상술한 바와 같이 본 발명의 반도체 메모리 장치의 제조방법은, 캐패시터 콘택과 비트라인 콘택과 연결되는 연결패드의 상부에 넓은 접촉면적을 형성하는 금속 실리사이드를 형성함으로써, 콘택의 저항을 낮추어 캐패시터나 트랜지스터의 디바이스 특성을 향상시킬 수 있다.
그리고, 불순물이 도핑된 폴리 실리콘을 형성된 콘택패드를 형성한 후 주변회로 영역에 고농도의 소스 및 드레인 정션을 형성하기 이전에 폴리 실리콘 어닐링을 실시하기 때문에, 고집적화된 반도체 메모리 소자에서 필수적인 천심 정션을 용이하게 형성할 수 있다.
또한, 본 발명의 반도체 메모리 장치의 제조방법은, 블록 절연막을 적절히사용함으로써, 셀영역의 콘택패드 상부와 주변회로 영역의 소스 및 드레인 영역에 동시에 또는 선택적으로 금속 실리사이드막을 형성할 수 있어 공정을 단순화할 수 있다.
한편, 본 발명에 의해서 제조된 반도체 메모리 장치는, 캐패시터와 비트라인으로 연결되는 콘택의 면저항이 낮아 콘택의 고저항이나 불량에 의한 수율의 감소를 방지할 수 있어, 전기적 신뢰성이 높고 고생산성의 반도체 메모리 장치를 제공할 수 있다.

Claims (45)

  1. a) 반도체 기판 상에 소자분리용 산화막을 형성하여 셀영역과 주변회로영역을 구분하고 상기 셀영역과 상기 주변회로영역에 소자형성 영역을 정의하는 단계;
    b) 상기 소자형성 영역에 게이트를 형성하고 소스영역과 드레인 영역을 정의하는 단계;
    c) 상기 게이트와 상기 소스 영역 및 상기 드레인 영역 상에 층간 절연막을 형성한 후 상기 층간 절연막을 평탄화시키는 단계;
    d) 자가정렬패턴을 형성하고 자가정렬법을 이용하여 상기 셀영역의 상기 층간 절연막에만 상기 소스 영역과 상기 드레인 영역과 접촉하는 자가정렬 콘택을 형성하는 단계;
    e) 상기 자가정렬 콘택을 전기 도전성을 가진 도전막으로 충진하여 콘택패드를 형성하는 단계;
    f) 상기 콘택패드의 상기 도전막을 열처리하는 단계;
    g) 상기 주변회로 영역의 상기 층간 절연막을 모두 제거하고, 상기 주변회로 영역의 상기 소스 영역과 상기 드레인 영역에 불순물을 도핑하여 정션을 형성하는 단계;
    h) 상기 콘택패드와, 상기 주변회로 영역의 상기 소스와 상기 드레인 영역 중 적어도 어느 하나에 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 a) 단계는,
    상기 반도체 기판 상에 마스크용 절연막을 형성하는 단계;
    상기 마스크용 절연막에 포토 및 건식식각 공정을 이용하여 트렌치 패턴을 형성하는 단계;
    상기 트렌치 패턴을 마스크로 이용하여 건식식각법으로 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 소자분리용 절연막으로 충진하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  3. 제2항에 있어서, 상기 마스크용 절연막은 패드용 실리콘 산화막과 실리콘 질화막을 순차적으로 적층하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  4. 제3항에 있어서, 상기 패드용 실리콘 산화막은 열적으로 산화시켜 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제2항에 있어서, 상기 소자분리용 절연막은 화학기상 증착법(CVD)으로 형성된 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 제1항에 있어서, 상기 b) 단계는,
    상기 반도체 기판 상에 노출된 소자형성영역에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 적어도 하나의 도전성 도전막으로 형성된 게이트 도전막과 마스크 절연막을 순차적으로 형성하는 단계;
    상기 게이트 도전막과 상기 마스크 절연막에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 양측으로 배치된 상기 반도체 기판의 소자형성 영역에 N형 원소를 저농도로 이온 주입하여 상기 셀영역에 소스 정션과 드레인 정션을 형성하는 단계;
    상기 게이트 패턴의 측벽에 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 게이트 절연막은 실리콘을 열적으로 산화시켜 형성된실리콘 산화막과 실리콘 질소산화막(oxynitride) 중 어느 하나인 것을 특징으로 하는 반도체 기판 세정장치.
  8. 제6항에 있어서, 상기 게이트 도전막은 불순물이 도핑된 도전성 폴리실리콘과 금속 실리사이드막의 복합막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  9. 제8항에 있어서, 상기 금속 실리사이드막은 텅스텐 실리사이드인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제8항에 있어서, 상기 금속 실리사이드막은 티타늄 실리사이드(TiSi), 몰리실리사이드(MoSi), 코발트 실리사이드(CoSi) 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제6항에 있어서, 상기 마스크 절연막은 화학기상 증착법(CVD)으로 형성된 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 정치의 제보방법.
  12. 제6항에 있어서, 상기 N형 원소는 인(P)와 비소(As) 중 어느 하나인 것을 특징으로 하는 반도체 메모리 정치의 제보방법.
  13. 제6항에 있어서, 상기 절연막 스페이서는 실리콘 질화막으로 형성된 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제1항에 있어서, 상기 층간 절연막은 화학기상 증착법(CVD)으로 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  15. 제14항에 있어서, 상기 층간 절연막은 식각 정지층을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법
  16. 제15항에 있어서, 상기 식각 정지층은 실리콘 질화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법
  17. 제1항에 있어서, 상기 c)단계에서, 상기 층간 절연막은 화학적 기계연마법(CMP)에 의해서 평탄화되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  18. 제17항에 있어서, 상기 층간 절연막은 상기 게이트의 상부보다 높은 수준까지 연마 제거되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  19. 제1항에 있어서, 상기 d)단계는,
    상기 층간 절연막 상에 포토 레지스트를 도포하고 상기 포토 레지스트에 자가정렬 패턴을 형성하는 단계; 및
    상기 자가정렬 패턴을 마스크로 이용하여 건식식각법으로 상기 셀영역의 상기 층간 절연막에 상기 소스영역과 상기 드레인 영역과 접촉하는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  20. 제1항에 있어서, 상기 e)단계는,
    상기 반도체 기판 상에 콘택충진용 도전막을 형성하는 단계;
    상기 콘택 충진용 도전막을 상기 층진 절연막의 상부 수준까지 평탄하게 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  21. 제20항에 있어서, 상기 콘택 충진용 도전막은 불순물이 도핑된 폴리 실리콘인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  22. 제20항에 있어서, 상기 콘택 충진용 도전막을 제거하는 단계는, 화학적 기계연마법(CMP)을 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  23. 제1항에 있어서, 상기 f)단계는,
    상기 반도체 기판을 열처리 장치에 로딩하는 단계; 및
    상기 열처리 장치의 내부를 소정 온도 이상의 고온 분위기에서 소정 시간 유지시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  24. 제23항에 있어서, 상기 열처리 장치는 열처리 반응로 또는 급속가열 공정처리기(Rapid thermal processor) 중 적어도 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  25. 제23항에 있어서, 상기 공정온도는 700 ℃ 내지 900 ℃ 인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  26. 제1항에 있어서, 상기 g)단계는,
    상기 게이트 상에 잔류된 층간 절연막과 상기 주변회로 영역 상에 잔류된 층간 절연막을 습식식각으로 제거하는 단계;
    상기 반도체 기판 상에 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트에 상기 셀영역을 차단하고 주변회로 영역은 개방되도록 소스/드레인 이온 주입용 패턴을 형성하는 단계;
    상기 패턴닝된 포토 레지스트를 마스크로 이용하여 상기 주변회로 영역의 상기 소스 영역과 상기 드레인 영역에 정션이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제26항에 있어서, 상기 습식식각법은 불산용액(HF)을 포함하는 산화막 식각용액을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법
  28. 제26항에 있어서, 상기 정션이온은 NMOS의 경우에는 N타입의 원소를 이온 주입하고, PMOS의 경우에는 P타입 원소를 이온 주입하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  29. 제26항에 있어서, 상기 포토 레지스트를 도포하는 단계 이전에,
    주변회로 영역의 게이트 스페이서 절연막의 측벽에 보조 스페이서막을 더 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  30. 제29항에 있어서, 상기 보조 스페이서 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  31. 제26항에 있어서, 상기 포토 레지스트를 도포하는 단계 이전에,
    반도체 기판 전면에 보조 스페이서 형성용 실리콘 절연막을 형성하는 단계;
    상기 셀영역과 상기 주변회로 영역 중 어느 하나를 개방하는 포토 레지스트 패턴을 형성하는 단계; 및
    상기 포토 레지스트 패턴을 마스크로 이용하여 상기 실리콘 절연막을 전면 식각하여 상기 콘택패드의 상부와 상기 주변회로 영역의 절연막 스페이서의 측벽 중 적어도 어느 하나에 보조 스페이서를 형성하는 단계 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  32. 제31항에 있어서, 상기 실리콘 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  33. 제1항에 있어서, 상기 h)단계는,
    상기 콘택패드의 상부면과, 상기 주변회로 영역의 상기 소스영역과 상기 드레인 영역 중 적어도 어느 하나의 표면을 노출시키는 단계;
    상기 반도체 기판 표면에 실리 사이드 소스 금속을 형성하는 단계;
    상기 반도체 기판을 소정온도로 가열하여 실리콘 소스와 접촉된 부분의 상기 실리사이드 소스 금속을 금속 실리사이드막으로 변환시키는 단계;
    상기 반도체 기판 상에 잔류된 미반응의 실리사이드 소스 금속을 소정의 식각법으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  34. 제33항에 있어서, 상기 실리사이드 소스 금속은 Ti, Mo, Co, Ni 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  35. 제33항에 있어서, 상기 식각법은 금속 식각용액을 이용하는 습식식각법인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  36. 제35항에 있어서, 상기 금속 식각용액은 수산화암모늄(NH4OH)을 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  37. 제35항에 있어서, 상기 금속 습식식각용액은 황산을 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  38. 모스 트랜지스터와 캐패시터를 갖는 반도체 메모리 장치에 있어서,
    반도체 기판 상에 셀영역과 주변회로 영역으로 분리하여 소자 형성영역을 정의하는 소자분리용 절연막;
    상기 소자 형성영역에 형성되어 소스와 드레인 및 게이트를 갖는 모스 트랜지스터;
    상기 게이트를 개재하고서 양측에 배치되어 상기 소스 및 상기 드레인과 연결되도록 돌출 형성된 상부를 갖는 복수의 콘택패드;
    상기 콘택패드들의 상부에 형성된 실리사이드캡;
    상기 콘택패드들의 상기 실리사이드캡과 상부로 연결되어 형성된 콘택필;
    상기 콘택패드들 중 상기 소스와 연결된 콘택필 상부에 형성된 캐패시터; 및
    상기 콘택패드들 중 상기 드레인과 연결된 콘택필 상부와 연결된 비트라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제38항에 있어서, 상기 콘택패드는 전도성의 폴리 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  40. 제39항에 있어서, 상기 콘택패드는 상기 게이트의 상부수준보다 상향 돌출형성된 것을 특징으로 하는 반도체 메모리 장치.
  41. 제38항에 있어서, 상기 실리사이드 캡은 금속 실리사이드로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  42. 제41항에 있어서, 상기 금속실리사이드는 티타늄 실리사이드(TiSi), 몰리 실리사이드(MoSi), 코발트 실리사이드(CoSi) 중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
  43. 제41항에 있어서, 상기 금속 실리사이드는 자가정렬법에 의한 열반응 실리사이드 형성법에 의해서 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제38항에 있어서, 상기 비트라인은 전도성의 폴리 실리콘과 금속 실리사이드가 조합된 폴리 사이드막인 것을 특징으로 하는 반도체 메모리 장치.
  45. 제38항에 있어서, 상기 비트라인은 상기 캐패시터보다 하부층에 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
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