CN109326521B - 多重图案化方法 - Google Patents

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Abstract

描述了半导体工艺中用于图案化的方法。形成其中具有切口的伪层。在伪层上方形成第一牺牲层，并且第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成第二牺牲层。将第二牺牲层图案化为具有第一图案。使用第二牺牲层的第一图案，将第一牺牲层图案化为具有第一图案。去除第二牺牲层。之后，包括改变第一牺牲层的第一图案的尺寸来在第一牺牲层中形成第二图案。使用第一牺牲层的第二图案，图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模。本发明的实施例还涉及多重图案化方法。

Description

多重图案化方法
技术领域
本发明的实施例涉及多重图案化方法。
背景技术
双重图案化是开发用于光刻以增强集成电路中部件密度的技术。通常，光刻技术用于在晶圆上形成集成电路的部件。光刻技术涉及应用光刻胶，并且在光刻胶中限定图案。首先在光刻掩模中限定光刻胶中的图案，并且通过光刻掩模的透明部分或不透明部分实施。通过使用光刻掩模的曝光将光刻掩模中的图案转移至光刻胶，随后显影光刻胶。之后，将图案化的光刻胶中的图案转移至形成在晶圆上的制造的部件。
已经创建了实现双重或多重图案化的各种技术。一种技术是光刻-蚀刻-光刻-蚀刻(LELE)技术。在LELE技术中，通常将图案分为多个部分，以使用多个相应的光刻以及随后的蚀刻步骤来实现。另一技术是自对准技术。在自对准技术中，通常通过形成芯轴并且在芯轴的侧壁上形成间隔件来形成图案，其中，间隔件是将在下面的衬底中形成的图案。在这些技术中，目标是减小相邻部件之间的宽度，从而增加密度。
发明内容
本发明的实施例提供了一种多重图案化方法，包括：在衬底上方形成伪层，所述伪层中具有切口；在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；在所述第一牺牲层上方形成第二牺牲层；将所述第二牺牲层图案化为具有第一图案；使用所述第二牺牲层的所述第一图案，将所述第一牺牲层图案化为具有所述第一图案；去除所述第二牺牲层；在去除所述第二牺牲层之后，包括改变所述第一牺牲层的所述第一图案的尺寸来在所述第一牺牲层中形成第二图案；使用所述第一牺牲层的所述第二图案，图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用所述掩模部分形成掩模，并且所述掩模将在蚀刻所述衬底的层期间使用。
本发明的另一实施例提供了一种自对准多重图案化方法，包括：在介电层上方形成伪层，所述伪层中具有切口，所述介电层位于衬底上方；在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；在所述第一牺牲层上方形成图案化的第二牺牲层；使用图案化的第二牺牲层，图案化所述第一牺牲层；包括蚀刻所述图案化的第二牺牲层去除所述图案化的第二牺牲层，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与所述第一牺牲层之间具有大于10的第一蚀刻选择性比率，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与位于所述伪层下面并且接触所述伪层的层之间具有大于2的第二蚀刻选择性比率；在去除所述图案化的第二牺牲层之后，减小图案化的第一牺牲层的部分的相应的横向尺寸；在减小所述相应的横向尺寸之后，使用所述图案化的第一牺牲层来图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用所述掩模部分形成掩模，所述掩模将在所述介电层的蚀刻期间使用。
本发明的又一实施例提供了一种自对准双重图案化方法，包括：在介电层上方形成掩模堆叠件，所述介电层位于半导体衬底上方；在所述掩模堆叠件上方形成伪层，所述伪层中具有切口；在所述伪层上方形成第一牺牲层，所述第一牺牲层的切割部分设置在所述切口中；在所述第一牺牲层上方形成图案化的第二牺牲层；使用所述图案化的第二牺牲层，图案化所述第一牺牲层；包括蚀刻所述图案化的第二牺牲层来去除所述图案化的第二牺牲层，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与所述第一牺牲层之间具有大于10的第一蚀刻选择性比率，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与接触所述伪层的掩模堆叠件的层之间具有大于2的第二蚀刻选择性比率；在去除所述图案化的第二牺牲层之后，各向同性蚀刻图案化的第一牺牲层，其中，在各向同性蚀刻所述图案化的第一牺牲层之后，所述第一牺牲层的所述切割部分的至少部分保持设置在所述切口中，所述图案化的第一牺牲层包括所述切割部分的至少部分；在各向同性蚀刻所述图案化的第一牺牲层之后，使用所述图案化的第一牺牲层图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用掩模部分，由所述掩模堆叠件形成掩模，所述掩模将在所述介电层的蚀刻期间使用。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A和图13B是根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的方法的相应的阶段期间的中间结构的视图。
图14A和图14B是根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文描述的一些实施例通常涉及图案化位于半导体衬底上的一层或多层和/或半导体衬底本身的一种或多种方法。通常，可以对图案化的底层实施改变(例如，减小或修整)部件的尺寸的步骤，诸如下面更详细描述的。通过改变图案化的底层的尺寸，光刻胶可以保持较高的高宽比，这进而可以允许更稳健的处理，从而光刻胶可以避免塌陷。此外，通过改变图案化的底层的尺寸，可以更好地保护各个其他层免受蚀刻工艺的影响，否则蚀刻工艺可能导致图案或其他部件异常。
本文在自对准双重图案化(SADP)的上下文中描述了一些实施例。其他实施例可以应用于其他上下文中，诸如自对准四重图案化(SAQP)或其他图案化技术。已经开发了各种多重图案化技术来克服可以由常规光刻实现的物理分辨率。例如，可以实施自对准双重图案化来创建尺寸和大小均小于常规光刻的物理分辨率的部件。这可以实现更小的器件和的芯片上的密度的增加。
描述了示例性方法和结构的一些变型。本领域中普通技术人员将容易理解，可以作出的其他修改预期在其他实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其他方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
图1A至图1B至图13A至图13B示出了根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的示例性方法的相应的阶段期间的中间结构。这些图示出了x-y-z轴以便于理解图中的不同的参考视点。此外，图14A和图14B是根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的方法的流程图。
图1A和图1B示出了工艺期间的中间结构。图1A示出了中间结构的截面图。图1B示出了图1A所示的中间结构的俯视图，其中，图1A的截面在线A-A处。中间结构包括半导体衬底20。半导体衬底20可以是或包括掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，半导体衬底的半导体材料可以包括硅(Si)；锗(Ge)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或它们的组合。此外，半导体衬底20不限于任何特定的大小、形状或材料。半导体衬底20可以是具有200mm直径、300mm直径、450mm直径或其它直径的圆化/圆形衬底。半导体衬底20也可以是任何多边形、正方形、矩形、弧形或其他非圆形工件，例如多边形玻璃衬底。
介电层22位于半导体衬底20之上。介电层22可以直接位于半导体衬底20上，或任何数量的其它层具可以设置在介电层22和半导体衬底20之间。例如，介电层22可以是或包括层间电介质(ILD)或金属间电介质(IMD)。介电层22例如可以是或包括具有小于约4.0(诸如约2.0或甚至更小)的k值的低k电介质。在一些实例中，介电层22是或包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物或它们的组合。可以使用化学汽相沉积(CVD)，诸如等离子体增强CVD(PECVD)或可流动CVD(FCVD)；旋涂；或另一沉积技术来沉积介电层22。在一些实例中，可以实施化学机械平坦化(CMP)或另一平坦化工艺来平坦化介电层22的顶面。例如，介电层22可以具有在从约30nm至约70nm的范围内的厚度。
此外，虽然未示出，但是蚀刻停止层可以在设置在介电层22中或之下并且邻接介电层22。通常，蚀刻停止层可以提供当形成例如接触件或通孔时停止蚀刻工艺的机制。蚀刻停止层可以由与邻近的层(例如，介电层22)具有不同的蚀刻选择性的介电材料形成。蚀刻停止层可以具有不同的蚀刻选择性，并且因此是用于在介电层22中形成凹槽和/或开口(用于如本文描述的导电部件)的蚀刻工艺的蚀刻停止。可以在半导体衬底20(和/或在其上方形成的任何中间结构和层)上方共形地沉积蚀刻停止层。蚀刻停止层可以包括或者是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或它们的组合，并且可以通过CVD、PECVD、ALD或其他沉积技术来沉积。
各个器件均可以位于半导体衬底20上，各个器件可以穿过介电层22和/或其他介电层互连和/或变成互连。例如，半导体衬底20可以包括场效应晶体管(FET)，诸如Fin FET(FinFET)、平面FET、垂直全环栅FET(VGAA FET)、水平全环栅FET(HGAA FET)等；二极管；电容器；电感器；和其他器件。器件可以完全地形成在半导体衬底20内，形成在半导体衬底20的部分和一个或多个上面的层的部分中和/或完全地形成在一个或多个上面的层中。本文描述的图案化可以用于例如互连器件以形成集成电路的工艺中。集成电路可以是任何电路，例如专用集成电路(ASIC)、处理器、存储器或其他电路。
如图1A和图1B所示并且在图14A的操作102中，在介电层22之上形成掩模堆叠件。掩模堆叠件包括第一掩模子层24、第二掩模子层26和第三掩模子层28。在其它实例中，掩模堆叠件可以是或包括一层或任何数量的不同的层。第一掩模子层24位于介电层22之上。第二掩模子层26位于第一掩模子层24之上。第三掩模子层28位于第二掩模子层26之上。
第一掩模子层24可以是或包括抗反射涂层(ARC)，诸如无氮抗反射涂层(NFARC)(例如，富硅氧化物(SRO))等，并且可以使用CVD、物理汽相沉积(PVD)、原子层沉积(ALD)或其它沉积技术形成。例如，第一掩模子层24可以具有在从约2nm至约15nm的范围内的厚度。第二掩模子层26可以是或包括氮化物层，诸如氮化钛(TiN)、氮化硅(SiN)、氮化钽(TaN)等或它们的组合，并且可以使用CVD、PVD、ALD或其它沉积技术形成。例如，第二掩模子层26可以具有在从约20nm至约50nm的范围内的厚度。第三掩模子层28可以是或包括氧化物层，诸如正硅酸乙酯(TEOS)等或它们的组合，并且可以使用CVD、PVD、ALD或其它沉积技术形成。例如，第三掩模子层28可以具有在从约10nm至约50nm的范围内的厚度。
如图1A和图1B所示并且在图14A的操作104中，在掩模堆叠件之上(例如，第三掩模子层28之上)形成具有切口32的伪掩模层30。伪掩模层30可以是或包括硅层，诸如非晶硅层等或它们的组合。可以使用CVD、PVD、ALD或其它沉积技术形成伪掩模层30。例如，伪掩模层30可以具有在从约30nm至约70nm的范围内的厚度。
切口32(例如，或开口)形成为穿过伪掩模层30。可以使用适当的光刻技术和蚀刻形成切口32。例如，诸如通过使用旋涂在伪掩模层30上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化光刻胶。之后，取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光或未曝光部分。之后，可以诸如通过使用合适的蚀刻工艺将光刻胶的图案转移至伪掩模层30。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。该蚀刻可以是各向异性的。随后，例如，在灰化和/或湿剥离工艺中去除光刻胶。如在随后的附图和描述中将变得明显的，切口32对应于这样的区域，其中，形成在介电层22中并且与切口32横向相交的一些导电部件将在相应的y方向上中断。
在随后的附图中，可以省略半导体衬底20、介电层22和线A-A以避免模糊那些图中示出的部件。本领域中普通技术人员将容易理解，半导体衬底20和介电层22仍然存在于那些图示出的结构中，并且将容易理解那些图中的线A-A的参考点。
图2A和图2B示出了图1A和图1B的进一步处理之后的中间结构。图2A和图2B分别示出了与图1A和图1B类似的截面图和俯视图。在图2A和图2B并且在图14A的操作106中，在伪掩模层30之上和切口32中形成底层34(例如，牺牲层)。底层34可以是或包括诸如含碳材料的硬掩模材料，并且可以使用旋涂、CVD、PVD、ALD或其它沉积技术形成。在实例中，底层34是通过旋涂形成的聚合物材料，诸如氧化物。在一些实例中，可以在沉积之后诸如通过CMP或其它平坦化工艺来平坦化底层34。例如，底层34可以具有在从约20nm至约150nm的范围内的厚度(例如，在切口32外部的区域中)。
此外，在图2A和图2B并且在图14A的操作108中，在底层34之上形成中间层36(例如，牺牲层)。中间层36可以是或包括诸如含碳材料(如碳氧化硅(SiOC))的另一掩模材料，并且可以使用CVD、PVD、ALD或其他沉积技术形成。在实例中，中间层36是SiOC。例如，中间层36可以具有在从约10nm至约40nm的范围内的厚度。
此外，在图2A和图2B并且在图14A的操作110中，诸如通过使用旋涂在中间层36之上形成光刻胶38，并且通过使用适当的光掩膜将光刻胶38暴露于光来图案化光刻胶38。之后，取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光或未曝光部分。图案化的线光刻胶部分38a至38e保留在中间层36之上。去除光刻胶38的部分的区域形成了暴露对应的中间层36的部分的线区域40a至40d。例如，线区域40a至40d每个均可以具有在从约10nm至约80nm的范围内的间隔(例如，相邻的图案化的线光刻胶部分38a至38e之间的在y方向上的尺寸)。图案化的线光刻胶部分38a至38e每个均可以具有足以减轻一个或多个随后的蚀刻工艺期间的图案化的线光刻胶部分38a至38e的塌陷的高宽比。图案化的线光刻胶部分38a至38e的每个均可以具有诸如图案化的线光刻胶部分38b示出的高度H和宽度W，并且还可以具有小于或等于约5.5(诸如在从约0.1至约5的范围内)的高宽比(例如，高度H比宽度W)。
图3A至图3B示出了图2A和图2B的进一步处理之后的中间结构。图3A和图3B分别示出了与图2A和图2B类似的截面图和俯视图。在图3A和图3B并且在图14A的操作112中，实施将图案化的线光刻胶部分38a至38e的图案转移至下面的中间层36的蚀刻工艺。去除中间层36的部分的区域类似地具有暴露对应的底层34的部分的线区域40a至40d。蚀刻工艺可以是任何合适的蚀刻工艺，诸如RIE、NBE等或它们的组合。在该蚀刻工艺期间，图案化的线光刻胶部分38a至38e每个均可以具有足够小以减轻塌陷的高宽比，诸如小于或等于约5.5(诸如在从约0.1至约5的范围内)的高宽比。随后，例如，可以在灰化和/或湿剥离工艺中去除光刻胶38(例如，光刻胶部分38a至38e)。
图4A至图4B示出了图3A和图3B的进一步处理之后的中间结构。图4A和图4B分别示出了与图3A和图3B类似的截面图和俯视图。在图4A和图4B并且在图14A的操作114中，实施将图案化的中间层36的图案转移至下面的底层34的蚀刻工艺。去除底层34的部分的区域类似地具有暴露对应的伪掩模层30的部分和/或设置在切口32中的底层34的部分的线区域40a至40d。蚀刻工艺可以是任何合适的蚀刻工艺，诸如RIE、NBE等或它们的组合。例如，可以定时控制蚀刻工艺，从而使得设置在切口32中的底层34的部分保留而伪掩模层30的部分暴露，但是可以将设置在切口32中的底层34的部分蚀刻至伪掩模层30的顶面之下的深度。
图5A至图5B示出了图4A和图4B的进一步处理之后的中间结构。图5A和图5B分别示出了与图4A和图4B类似的截面图和俯视图。在图5A和图5B并且在图14A的操作116中，实施去除图案化的中间层36的蚀刻工艺。蚀刻工艺可以是选择性地蚀刻图案化的中间层的材料的任何合适的蚀刻工艺。例如，蚀刻工艺可以是基于等离子体的蚀刻，诸如RIE等或它们的组合。在一些实例中，蚀刻工艺不会显着地蚀刻图案化的底层34和设置在切口32中的底层34的部分。在一些实例中，中间层36与底层34之间的蚀刻工艺的选择性的比率可以大于一、大于约十、大于约五十(诸如无限大)或其他选择性。在一些实例中，中间层36与第三掩模子层28之间的蚀刻工艺的选择性的比率可以大于二、大于四、大于十、大于一百或其他选择性。
在实例中，中间层36是SiOC；底层34是聚合物氧化物；伪掩模层30是非晶硅；并且第三掩模子层28是TEOS。在该实例中，等离子体蚀刻可以用于去除图案化的中间层36。等离子体蚀刻可以包括氮(N2)气、氩(Ar)气、氢(H2)气、四氟化碳(CF4)气体和三氟甲烷(CHF3)气体。例如，组合中的气体的流量的比率可以在(20标准立方厘米每分钟(sccm)至100sccm):(10sccm至100sccm):(70sccm至200sccm):(30sccm至150sccm):(5sccm至80sccm)(N2:Ar:H2:CF4:CHF3)的范围内。在一些实施例中，N2:Ar:H2:(CF4+CHF3)的流量的比率为约1:1:2:3。在使用这种等离子体蚀刻的该实例中，中间层36的蚀刻速率可以为约26埃每秒
Figure BDA0001612765520000091
底层34的蚀刻速率可以为约
Figure BDA0001612765520000092
并且第三掩模子层28的蚀刻速率可以为约
Figure BDA0001612765520000093
因此，在该实例中，中间层36与底层34的蚀刻选择性可以较高，诸如无限大，并且中间层36与第三掩模子层28的蚀刻选择性可以较高，诸如约2.07。因此，在该实例中，如果底层34的部分已经被去除和/或在切口32中经历一些损失，则第三掩模子层28可能不被显着蚀刻，因为与其他蚀刻工艺相比，等离子体蚀刻期间中间层36与第三掩模子层28之间的蚀刻选择性可以更高。
图6A至图6B示出了图5A和图5B的进一步处理之后的中间结构。图6A和图6B分别示出了与图5A和图5B类似的截面图和俯视图。在图6A和图6B并且在图14A的操作118中，改变中间结构的部件的尺寸。例如，可以实施可以是等离子体蚀刻的各向同性蚀刻，各向同性蚀刻对图案化的底层34的材料具有选择性并且以基本相等的速率蚀刻图案化的底层34的水平和垂直表面。因此，在示出的实例中，可以将底层34的图案化部分的相应的横向尺寸(例如，在x方向上)减小(例如，修整)第一尺寸D1的两倍。因此，随着底层34的图案化部分的横向尺寸减小，线区域40a至40d的相应的横向尺寸增加了第一尺寸D1的两倍，以获得具有第二尺寸D2的修改的线区域40a’至40d’。第二尺寸D2是底层34的相邻图案化部分的相对侧壁之间的间隔。在一些实例中，第一尺寸D1可以在从约0.5nm至约3nm的范围内，并且在一些实例中，第二尺寸D2可以在从约1nm至约6nm的范围内。
此外，可以将设置在切口32中的底层34的部分垂直蚀刻第一尺寸D1。设置在切口32中的底层34的部分的上表面相对于伪掩模层30的顶面可以具有等于或大于第一尺寸D1的阶差D3。例如，如果在图4A至图4B和/或图5A至图5B的蚀刻工艺期间设置在切口32中的底层34的部分经历一些损失，则阶差D3可以大于第一尺寸D1。在底层34是聚合物氧化物的实例中，等离子体蚀刻工艺可用于各向同性蚀刻，并且等离子体蚀刻可以包括比例为2:1:1:1(O2:N2:Cl2:HBr)的氧(O2)气、氮(N2)气、氯(Cl2)气、溴化氢(HBr)气体的组合。可以使用具有不同蚀刻化学物质的其他蚀刻工艺。
图7A至图7B示出了图6A和图6B的进一步处理之后的中间结构。图7A和图7B分别示出了与图6A和图6B类似的截面图和俯视图。在图7A和图7B并且在图14B的操作120中，实施将图案化的底层34的图案转移至下面的伪掩模层30的蚀刻工艺以形成伪掩模线30a至30e(见随后的附图)。去除伪掩模层30的部分的区域类似地具有暴露对应的掩模堆叠件(例如，第三掩模子层28)的部分和/或设置在切口32中的底层34的部分的修改的线区域40a’至40d’，其中，容纳设置在切口32中的底层34的部分。蚀刻工艺可以是诸如RIE、NBE等或它们的组合的任何合适的蚀刻工艺。
图8A至图8B示出了图7A和图7B的进一步处理之后的中间结构。图8A和图8B分别示出了与图7A和图7B类似的截面图和俯视图。在图8A和图8B并且在图14B的操作122中，实施对底层34的材料具有选择性的灰化和/或蚀刻工艺以去除底层34的剩余部分。灰化和/或蚀刻工艺可以是基于等离子体的工艺。
伪掩模堆叠件30a至30e(例如，芯轴)保留在掩模堆叠件之上。如图所示，伪掩模堆叠件30a至30e沿着y方向纵向延伸。作为穿过伪掩模层30的切口32的结果，一个或多个伪掩模线在纵向方向上可以不连续。例如，第二伪掩模线的第一段30b1和第二伪掩模线的第二段30b2不延伸穿过线A-A和图8A中示出的截面。因此，第二伪掩模线30b是不连续的。类似地，例如，第三伪掩模线的第一段30c1和第三伪掩模线的第二段30c2不延伸穿过线A-A和图8A中示出的截面。因此，第三伪掩模线30c是不连续的。第二伪掩模线的第一段30b1和第三伪掩模线的第一段30c1在图8A的截面中以虚线示出以说明这种不连续性。
图9A至图9B示出了图8A和图8B的进一步处理之后的中间结构。图9A和图9B分别示出了与图8A和图8B类似的截面图和俯视图。在图9A和图9B并且在图14B的操作124中，在伪掩模线30a至30e上以及掩模堆叠件之上形成间隔件层42。在伪掩模线30a至30e上共形地形成间隔件层42。间隔件层42可以是例如氧化钛、如氮化硅的氮化物或其它可接受的材料，并且可以使用CVD、ALD或其它沉积技术形成。例如，间隔件层42可以具有在从约5nm至约30nm的范围内的厚度。
如前所述，在示出的实例中，穿过伪掩模层30的切口32使得第二伪掩模线30b和第三伪掩模线30c不连续。此外，切口32在x-z平面上形成第二伪掩模线的第一段30b1和第二段30b2以及第三伪掩模线的第一段30c1和第二端30c2的相应侧壁。如果第二伪掩模线的第一段30b1和第二段30b2的相应的x-z平面上的侧壁之间的距离例如等于或小于间隔件层42的厚度的两倍，则由于x-z平面上的侧壁上的间隔层42的形成，使得第二伪掩模线的第一段30b1和第二段30b2之间的间隔件层42可以合并，这由图9A中的合并区域42b示出。类似地，如果第三伪掩模线的第一段30c1和第二段30c2的x-z平面上的侧壁之间的距离例如等于或小于间隔件层42的厚度的两倍，则第三伪掩模线的第一段30c1和第二段30c2之间的间隔件层42可以合并，这由图9A中的合并区域42c示出。
图10A至图10B示出了图9A和图9B的进一步处理之后的中间结构。图10A和图10B分别示出了与图9A和图9B类似的截面图和俯视图。在图10A和图10B并且在图14B的操作126中，实施各向异性蚀刻，其基本可以去除间隔层42的横向部分以形成掩模部分44。在各向异性蚀刻之后，掩模部分44保留在伪掩模线30a至30e(例如，在x-z平面和y-z平面上)的侧壁上。此外，通过各向异性蚀刻暴露了伪掩模线30a至30e的顶面，并且也暴露了掩模部分44之间的未由伪掩模线覆盖的掩模堆叠件(例如，第三掩模子层28)的部分。各向异性蚀刻可以是任何适当的蚀刻，诸如RIE、NBE等或它们的组合。
图11A至图11B示出了图10A和图10B的进一步处理之后的中间结构。图11A和图11B分别示出了与图10A和图10B类似的截面图和俯视图。在图11A和图11B并且在图14B的操作128中，去除伪掩模线30a至30e。可以通过对伪掩模线30a至30e的材料具有选择性的任何合适的蚀刻工艺(诸如湿蚀刻或基于等离子体的蚀刻)去除伪掩模线30a至30e。
图12A至图12B示出了图11A和图11B的进一步处理之后的中间结构。图12A和图12B分别示出了与图11A和图11B类似的截面图和俯视图。在图12A和图12B并且在图14B的操作130中，将掩模部分44的图案转移至掩模堆叠件(例如，第三掩模子层28、第二掩模子层26和第一掩模子层24)并且转移至介电层22以在介电层22中形成凹槽和/或开口。可以使用一个或多个蚀刻工艺在介电层22中形成凹槽和/或开口。例如，由于掩模堆叠件的掩模子层28、26和24以及介电层22之间的不同的蚀刻选择性，因此可以使用不同的蚀刻化学物质将掩模部分44的图案转移至不同的层或子层。在一些情况下，蚀刻至介电层22的蚀刻工艺可以继续蚀刻介电层22，直至蚀刻工艺到达位于介电层22之下并且邻接介电层22的蚀刻停止层(例如，如前所述)。虽然掩模部分44示出为保持在图12A和图12B中的掩模堆叠件之上，但是用于将掩模部分44的图案转移至介电层22的各个蚀刻工艺可以至少部分地消耗掩模部分44和/或掩模堆叠件的部分。
图13A至图13B示出了图12A和图12B的进一步处理之后的中间结构。图13A和图13B分别示出了与图12A和图12B类似的截面图和俯视图。在图13A和图13B并且在图14B的操作132中，在介电层22中形成导电部件50。例如，可以在介电层22中的凹槽和/或开口中共形地沉积(例如，沿着侧壁和底面)诸如氮化钛、氮化钽等的阻挡层，并且可以在阻挡层上沉积诸如金属(如铜、钨、铝、金、银、它们的合金等或它们的组合)的导电材料。可以通过诸如ALD、CVD等或它们的组合的任何合适的沉积技术来沉积阻挡层，并且也可以通过诸如PVD、CVD、ALD等或它们的组合的合适的沉积技术来沉积导电材料。可以去除任何过量的阻挡层和/或导电材料，诸如通过使用CMP来平坦化阻挡层和导电材料的顶面以与介电层22的顶面共面。如果当沉积阻挡层和/或导电材料时任何掩模部分44和掩模堆叠件保留，则CMP也可以去除掩模部分44和掩模堆叠件。在CMP之后，导电部件50保留，并且导电部件可以是或包括导线(例如金属线)、导电通孔和/或导电接触件。虽然未在图13A中明确示出，但是半导体衬底20位于介电层22之下。
可以在介电层22上方形成一个或多个额外的介电层。一个或多个额外的介电层中的每个均可以具有形成在其中的各个导电部件，该导电特征可以进一步互连形成在半导体衬底20上的器件以形成集成电路。可以使用如上所述的图案化以图案化介电层22或使用其他图案化技术来形成那些导电部件。如本文描述的图案化和/或在各个实施例的范围内的图案化可以应用于集成电路中的任何层间介电(ILD)层和金属间介电(IMD)层。此外，一些实施例可以在诸如自对准四重图案化(SAQP)的任何适当的多重图案化的上下文中实现。
虽然本文在介电层22中形成导电部件50的上下文中描述了一些实施例，但是实现本文所描述的方面的一些实施例可以用于在半导体衬底20中形成结构。示例性结构可以包括鳍或隔离区域定义。这些结构可以用于在半导体衬底20上形成器件。例如，掩模堆叠件(例如，第一掩模子层24、第二掩模子层26和第三掩模子层28)可以直接形成在半导体衬底20上或形成有设置在半导体衬底20和掩模堆叠件之间的其他层。如本文描述的，可以图案化掩模堆叠件，并且掩模堆叠件可以用于例如用鳍来图案化半导体衬底20。在一些实例中，对于形成在半导体衬底20上的一些器件，鳍可以包括在FinFET的有源区域中。
一些实施例可以实现优势。在一些实例中，具有线切口或不连续的导线(例如，金属线)可以实现小的部件尺寸和/或小的分离间隔。此外，例如，通过在如图6A和图6B所示的工艺中改变图案化的底层34的尺寸，例如，而不是在更早的工艺中，可以减小或消除图案化部件的塌陷的风险(诸如光刻胶部分38a至38e的塌陷)。图案化部件的塌陷可能导致介电层22中的图案异常(例如，波浪线或虚线)，并且通过减小图案化部件的塌陷的风险，可以减少或消除介电层22中的图案异常的发生。而且，在形成掩模部分44的过程中，使用本文描述的一些蚀刻工艺和本发明的范围内的其他蚀刻工艺可以避免诸如在形成切口32的区域中的对层的不经意地底切或蚀刻不足。在蚀刻各个层时具有增加的蚀刻选择性可以防止对层的不经意地底切或蚀刻不足。一些实施例在诸如7nm、5nm和更低的较小技术节点中可以是特别有利的，以便在那些较小的技术节点处实现更稳健的处理。
实施例是多重图案化方法。在衬底上方形成伪层。伪层中具有切口。在伪层上方形成第一牺牲层，并且第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成第二牺牲层。将第二牺牲层图案化为具有第一图案。使用第二牺牲层的第一图案，将第一牺牲层图案化为具有第一图案。去除第二牺牲层。在去除第二牺牲层之后，包括改变第一牺牲层的第一图案的尺寸来在第一牺牲层中形成第二图案。使用第一牺牲层的第二图案，图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模，并且该掩模将在蚀刻衬底的层期间使用。
在上述多重图案化方法中，还包括：在所述衬底的层上方形成至少一个掩模层，所述伪层形成在所述至少一个掩模层上方；使用所述掩模部分由所述至少一个掩模层形成所述掩模；以及使用所述掩模蚀刻所述衬底的层。
在上述多重图案化方法中，其中，改变所述第一牺牲层的所述第一图案的尺寸包括增加所述第一牺牲层的相邻部分之间的横向间隔和减小所述第一牺牲层的至少一个部分的横向尺寸。
在上述多重图案化方法中，其中，改变所述第一牺牲层的所述第一图案的尺寸包括实施各向同性蚀刻。
在上述多重图案化方法中，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：沿着所述图案化的伪层共形地沉积间隔件层；以及各向异性蚀刻所述间隔件层。
在上述多重图案化方法中，其中，去除所述第二牺牲层包括蚀刻所述第二牺牲层，所述蚀刻在所述第二牺牲层与所述第一牺牲层之间具有大于10的蚀刻选择性比率。
在上述多重图案化方法中，其中，去除所述第二牺牲层包括蚀刻所述第二牺牲层，所述蚀刻在所述第二牺牲层与位于所述伪层下面并且接触所述伪层的层之间具有大于2的蚀刻选择性比率。
在上述多重图案化方法中，其中：所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；所述第二牺牲层是SiOC层；位于所述伪层下面并且接触所述伪层的层是正硅酸乙酯(TEOS)层；以及去除所述第二牺牲层包括使用在(20标准立方厘米每分钟(sccm)至100sccm):(10sccm至100sccm):(70sccm至200sccm):(30sccm至150sccm):(5sccm至80sccm)(N2:Ar:H2:CF4:CHF3)的范围内的流量比率的N2气、Ar气、H2气、CF4气体和CHF3气体的组合蚀刻所述第二牺牲层。
在上述多重图案化方法中，还包括：使用掩模蚀刻所述层以形成至少凹槽；在所述至少凹槽中形成相应的导线，所述导线的至少一个横越对应于所述伪层中的所述切口的区域，所述导线的至少一个在所述区域处不连续。
另一实施例是自对准多重图案化方法。在介电层上方形成伪层，并且伪层中具有切口。介电层位于衬底上方。在伪层上方形成第一牺牲层。第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成图案化的第二牺牲层。使用图案化的第二牺牲层，图案化第一牺牲层。包括蚀刻图案化的第二牺牲层去除图案化的第二牺牲层。蚀刻图案化的第二牺牲层在图案化的第二牺牲层与第一牺牲层之间具有大于10的第一蚀刻选择性比率，并且蚀刻图案化的第二牺牲层在图案化的第二牺牲层与位于伪层下面并且接触伪层的层之间具有大于2的第二蚀刻选择性比率。在去除图案化的第二牺牲层之后，减小图案化的第一牺牲层的部分的相应的横向尺寸。在减小相应的横向尺寸之后，使用图案化的第一牺牲层来图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模，并且该掩模将在介电层的蚀刻期间使用。
在上述自对准多重图案化方法中，还包括：在所述介电层上方形成掩模堆叠件，在所述掩模堆叠件上方形成所述伪层；使用所述掩模部分由所述掩模堆叠件形成所述掩模；以及使用所述掩模蚀刻所述介电层。
在上述自对准多重图案化方法中，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：沿着所述图案化的伪层共形地沉积间隔件层；以及各向异性蚀刻所述间隔件层。
在上述自对准多重图案化方法中，其中：所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；所述图案化的第二牺牲层是SiOC层；位于所述伪层下面并且接触所述伪层的层是正硅酸乙酯(TEOS)层；以及蚀刻所述图案化的第二牺牲层使用在(20标准立方厘米每分钟(sccm)至100sccm):(10sccm至100sccm):(70sccm至200sccm):(30sccm至150sccm):(5sccm至80sccm)(N2:Ar:H2:CF4:CHF3)的范围内的流量比率的N2气、Ar气、H2气、CF4气体和CHF3气体的组合。
在上述自对准多重图案化方法中，还包括：使用所述掩模蚀刻所述介电层以形成至少凹槽；在所述至少凹槽中形成相应的导线，所述导线的至少一个横越对应于所述伪层中的所述切口的区域，所述导线的至少一个在所述区域处不连续。
在上述自对准多重图案化方法中，其中，减小所述图案化的第一牺牲层的部分的相应的横向尺寸包括各向同性蚀刻所述图案化的第一牺牲层。
进一步实施例是自对准双重图案化方法。在介电层上方形成掩模堆叠件，并且介电层形成在半导体衬底上方。在掩模堆叠件上方形成伪层，并且伪层中具有切口。在伪层上方形成第一牺牲层，并且第一牺牲层的切割部分设置在切口中。在第一牺牲层上方形成图案化的第二牺牲层。使用图案化的第二牺牲层，图案化第一牺牲层。包括蚀刻图案化的第二牺牲层来去除图案化的第二牺牲层。蚀刻图案化的第二牺牲层在图案化的第二牺牲层与第一牺牲层之间具有大于10的第一蚀刻选择性比率，并且蚀刻图案化的第二牺牲层在图案化的第二牺牲层与接触伪层的掩模堆叠件的层之间具有大于2的第二蚀刻选择性比率。在去除图案化的第二牺牲层之后，各向同性蚀刻图案化的第一牺牲层。在各向同性蚀刻图案化的第一牺牲层之后，第一牺牲层的切割部分的至少部分保持设置在切口中，并且图案化的第一牺牲层包括切割部分的至少部分。在各向同性蚀刻图案化的第一牺牲层之后，使用图案化的第一牺牲层图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分，由掩模堆叠件形成掩模，并且该掩模将在介电层的蚀刻期间使用。
在上述自对准双重图案化方法中，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：沿着所述图案化的伪层共形地沉积间隔件层；以及各向异性蚀刻所述间隔件层。
在上述自对准双重图案化方法中，其中：所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；所述图案化的第二牺牲层是SiOC层；接触所述伪层的所述掩模堆叠件的层是正硅酸乙酯(TEOS)层；以及蚀刻所述图案化的第二牺牲层使用在(20标准立方厘米每分钟(sccm)至100sccm):(10sccm至100sccm):(70sccm至200sccm):(30sccm至150sccm):(5sccm至80sccm)(N2:Ar:H2:CF4:CHF3)的范围内的流量比率的N2气、Ar气、H2气、CF4气体和CHF3气体的组合。
在上述自对准双重图案化方法中，其中：接触所述伪层的所述掩模堆叠件的层是正硅酸乙酯(TEOS)层；以及在形成所述掩模之前，未蚀刻穿过所述正硅酸乙酯层。
在上述自对准双重图案化方法中，其中，所述图案化的第二牺牲层包括所述图案化的第二牺牲层的单独的线部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种多重图案化方法，包括：
在衬底上方形成伪层，所述伪层中具有切口；
在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；
在所述第一牺牲层上方形成第二牺牲层；
将所述第二牺牲层图案化为具有第一图案；
使用所述第二牺牲层的所述第一图案，将所述第一牺牲层图案化为具有所述第一图案；
去除所述第二牺牲层；
在去除所述第二牺牲层之后，包括改变所述第一牺牲层的所述第一图案的尺寸来在所述第一牺牲层中形成第二图案；
使用所述第一牺牲层的所述第二图案，图案化所述伪层；
沿着图案化的伪层的相应的侧壁形成掩模部分；以及
使用所述掩模部分形成掩模，并且所述掩模将在蚀刻所述衬底的层期间使用。
2.根据权利要求1所述的多重图案化方法，还包括：
在所述衬底的层上方形成至少一个掩模层，所述伪层形成在所述至少一个掩模层上方；
使用所述掩模部分由所述至少一个掩模层形成所述掩模；以及
使用所述掩模蚀刻所述衬底的层。
3.根据权利要求1所述的多重图案化方法，其中，改变所述第一牺牲层的所述第一图案的尺寸包括增加所述第一牺牲层的相邻部分之间的横向间隔和减小所述第一牺牲层的至少一个部分的横向尺寸。
4.根据权利要求1所述的多重图案化方法，其中，改变所述第一牺牲层的所述第一图案的尺寸包括实施各向同性蚀刻。
5.根据权利要求1所述的多重图案化方法，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：
沿着所述图案化的伪层共形地沉积间隔件层；以及
各向异性蚀刻所述间隔件层。
6.根据权利要求1所述的多重图案化方法，其中，去除所述第二牺牲层包括蚀刻所述第二牺牲层，所述蚀刻在所述第二牺牲层与所述第一牺牲层之间具有大于10的蚀刻选择性比率。
7.根据权利要求1所述的多重图案化方法，其中，去除所述第二牺牲层包括蚀刻所述第二牺牲层，所述蚀刻在所述第二牺牲层与位于所述伪层下面并且接触所述伪层的层之间具有大于2的蚀刻选择性比率。
8.根据权利要求1所述的多重图案化方法，其中：
所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；
所述第二牺牲层是SiOC层；
位于所述伪层下面并且接触所述伪层的层是正硅酸乙酯(TEOS)层；以及
去除所述第二牺牲层包括使用N2:Ar:H2:CF4:CHF3的流量比率在20标准立方厘米每分钟(sccm)至100标准立方厘米每分钟:10标准立方厘米每分钟至100标准立方厘米每分钟:70标准立方厘米每分钟至200标准立方厘米每分钟:30标准立方厘米每分钟至150标准立方厘米每分钟:5标准立方厘米每分钟至80标准立方厘米每分钟的范围内的N2气、Ar气、H2气、CF4气体和CHF3气体的组合蚀刻所述第二牺牲层。
9.根据权利要求1所述的多重图案化方法，还包括：
使用所述掩模蚀刻所述衬底的层以形成至少凹槽；
在所述至少凹槽中形成相应的导线，所述导线的至少一个横越对应于所述伪层中的所述切口的区域，所述导线的至少一个在所述区域处不连续。
10.一种自对准多重图案化方法，包括：
在介电层上方形成伪层，所述伪层中具有切口，所述介电层位于衬底上方；
在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；
在所述第一牺牲层上方形成图案化的第二牺牲层；
使用图案化的第二牺牲层，图案化所述第一牺牲层；
包括蚀刻所述图案化的第二牺牲层去除所述图案化的第二牺牲层，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与所述第一牺牲层之间具有大于10的第一蚀刻选择性比率，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与位于所述伪层下面并且接触所述伪层的层之间具有大于2的第二蚀刻选择性比率；
在去除所述图案化的第二牺牲层之后，减小图案化的第一牺牲层的部分的相应的横向尺寸；
在减小所述相应的横向尺寸之后，使用所述图案化的第一牺牲层来图案化所述伪层；
沿着图案化的伪层的相应的侧壁形成掩模部分；以及
使用所述掩模部分形成掩模，所述掩模将在所述介电层的蚀刻期间使用。
11.根据权利要求10所述的自对准多重图案化方法，还包括：
在所述介电层上方形成掩模堆叠件，在所述掩模堆叠件上方形成所述伪层；
使用所述掩模部分由所述掩模堆叠件形成所述掩模；以及
使用所述掩模蚀刻所述介电层。
12.根据权利要求10所述的自对准多重图案化方法，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：
沿着所述图案化的伪层共形地沉积间隔件层；以及
各向异性蚀刻所述间隔件层。
13.根据权利要求10所述的自对准多重图案化方法，其中：
所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；
所述图案化的第二牺牲层是SiOC层；
位于所述伪层下面并且接触所述伪层的层是正硅酸乙酯(TEOS)层；以及
蚀刻所述图案化的第二牺牲层使用N2:Ar:H2:CF4:CHF3的流量比率在20标准立方厘米每分钟(sccm)至100标准立方厘米每分钟:10标准立方厘米每分钟至100标准立方厘米每分钟:70标准立方厘米每分钟至200标准立方厘米每分钟:30标准立方厘米每分钟至150标准立方厘米每分钟:5标准立方厘米每分钟至80标准立方厘米每分钟的范围内的N2气、Ar气、H2气、CF4气体和CHF3气体的组合。
14.根据权利要求10所述的自对准多重图案化方法，还包括：
使用所述掩模蚀刻所述介电层以形成至少凹槽；
在所述至少凹槽中形成相应的导线，所述导线的至少一个横越对应于所述伪层中的所述切口的区域，所述导线的至少一个在所述区域处不连续。
15.根据权利要求10所述的自对准多重图案化方法，其中，减小所述图案化的第一牺牲层的部分的相应的横向尺寸包括各向同性蚀刻所述图案化的第一牺牲层。
16.一种自对准双重图案化方法，包括：
在介电层上方形成掩模堆叠件，所述介电层位于半导体衬底上方；
在所述掩模堆叠件上方形成伪层，所述伪层中具有切口；
在所述伪层上方形成第一牺牲层，所述第一牺牲层的切割部分设置在所述切口中；
在所述第一牺牲层上方形成图案化的第二牺牲层；
使用所述图案化的第二牺牲层，图案化所述第一牺牲层；
包括蚀刻所述图案化的第二牺牲层来去除所述图案化的第二牺牲层，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与所述第一牺牲层之间具有大于10的第一蚀刻选择性比率，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与接触所述伪层的掩模堆叠件的层之间具有大于2的第二蚀刻选择性比率；
在去除所述图案化的第二牺牲层之后，各向同性蚀刻图案化的第一牺牲层，其中，在各向同性蚀刻所述图案化的第一牺牲层之后，所述第一牺牲层的所述切割部分的至少部分保持设置在所述切口中，所述图案化的第一牺牲层包括所述切割部分的至少部分；
在各向同性蚀刻所述图案化的第一牺牲层之后，使用所述图案化的第一牺牲层图案化所述伪层；
沿着图案化的伪层的相应的侧壁形成掩模部分；以及
使用掩模部分，由所述掩模堆叠件形成掩模，所述掩模将在所述介电层的蚀刻期间使用。
17.根据权利要求16所述的自对准双重图案化方法，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：
沿着所述图案化的伪层共形地沉积间隔件层；以及
各向异性蚀刻所述间隔件层。
18.根据权利要求16所述的自对准双重图案化方法，其中：
所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；
所述图案化的第二牺牲层是SiOC层；
接触所述伪层的所述掩模堆叠件的层是正硅酸乙酯(TEOS)层；以及
蚀刻所述图案化的第二牺牲层使用N2:Ar:H2:CF4:CHF3的流量比率在20标准立方厘米每分钟(sccm)至100sccm:10sccm至100sccm:70sccm至200sccm:30sccm至150sccm:5sccm至80sccm的范围内的N2气、Ar气、H2气、CF4气体和CHF3气体的组合。
19.根据权利要求16所述的自对准双重图案化方法，其中：
接触所述伪层的所述掩模堆叠件的层是正硅酸乙酯(TEOS)层；以及
在形成所述掩模之前，未蚀刻穿过所述正硅酸乙酯层。
20.根据权利要求16所述的自对准双重图案化方法，其中，所述图案化的第二牺牲层包括所述图案化的第二牺牲层的单独的线部分。
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