CN109427657B - 半导体器件及其形成方法 - Google Patents

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Abstract

本申请涉及半导体器件及其形成方法，公开了一种用于减少线的摆动的方法，该方法包括在衬底上方形成硅图案化层并且在硅图案化层上方沉积掩模层。掩模层被图案化以在其中形成一个或多个开口。掩模层被薄化并且一个或多个开口被加宽，以提供较小的高宽比。然后掩模层的图案被用来图案化硅图案化层。硅图案化层进而被用来图案化将在其中形成金属线的目标层。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法，尤其涉及线摆动(wiggling)的减少。
背景技术
为了在晶片上形成集成电路，因而使用光刻处理。典型的光刻处理涉及施加光致抗蚀剂以及在光致抗蚀剂上设定图案。经图案化的光致抗蚀剂中的图案被设定在光刻掩模中，并且由光刻掩模中的透明部分或不透明部分来设定。然后通过蚀刻步骤将经图案化的光致抗蚀剂中的图案转移到下方的特征，其中，经图案化的光致抗蚀剂被用作蚀刻掩模。在蚀刻步骤之后，去除经图案化的光致抗蚀剂。
随着集成电路的尺寸不断缩小，在光图案化技术中使用的层的高纵横比(aspectratio)堆叠可能导致在图案转移到非晶硅衬底期间产生不良的摆动阻力。线摆动会进而导致图案缺陷。图案缺陷和线摆动可能会导致金属图案线断裂并导致图案不合格。
发明内容
在一个方面，本申请提供了一种用于形成半导体器件的方法，包括：在衬底上形成图案层；在图案层上沉积第一掩模层；图案化第一掩模层以在其中形成一个或多个开口；薄化第一掩模层；加宽第一掩模层的一个或多个开口；以及将第一掩模层的图案转移到图案层。
在第二方面，本申请提供了一种用于形成半导体器件的方法，包括：在衬底上形成介电层，其中，衬底包含一个或多个有源器件；在介电层上形成掩模层；在掩模层上形成三层结构，三层结构包括第一材料构成的顶层、第二材料构成的中间层、以及第三材料构成的底层；图案化顶层以形成第一组开口；将顶层的图案转移到中间层以形成第二组开口；将中间层的图案转移到底层以形成第三组开口；在第一维度上增大第三组开口，同时在第二维度上减小第三组开口；以及通过第三组开口蚀刻掩模层。
在第三方面，本申请提供了一种半导体器件，包括：衬底，在衬底中形成有一个或多个有源器件；触点，耦合到一个或多个有源器件中的第一有源器件；以及触点上的互连件，互连件包括耦合到触点的金属线，金属线具有与触点重叠的第一部分，其中，金属线的第一部分摆动，其中，金属线的第一部分的平均中线与金属线的第一部分的侧壁的最远点之间的垂直距离是第一距离，其中，金属线的第一部分的平均中线与金属线的第一部分的侧壁的最近点之间的垂直距离是第二距离，其中，第一距离与第二距离之间的差值大于零且小于
Figure BDA0001592843480000021
并且其中，金属线的第一部分与最接近的相邻金属线之间的间距在30nm与50nm之间。
附图说明
结合附图阅读下面的详细说明会最佳地理解本公开的各个方面。应当注意，根据产业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚性，各个特征的尺寸可能被任意增大或减小。
图1至图10示出了根据一些实施例的形成减小了摆动的金属线的方法的中间步骤。
图11示出了根据一些实施例的形成减小了摆动的金属线的双图案化方法的中间步骤。
图12-图13示出了根据一些实施例的形成减少了摆动的金属线的自对准双图案化方法的中间步骤。
图14示出根据一些实施例的一系列根据图案形成的减少了摆动的金属线的俯视图。
图15-图16示出了根据一些实施例的用于在半导体衬底中形成半导体条的方法的中间步骤。
具体实施方式
下面的公开内容提供了用于实施本发明不同特征的许多不同实施例或示例。下文描述了组件和布局的具体示例以简化本公开。当然，这些仅仅是示例而不是意在进行限制。例如，在下面的说明中，在第二特征上方或在其之上形成第一特征可以包括以直接接触的方式形成第一、第二特征的实施例，也可以包括在第一、第二特征之间可能形成有附加特征，使得第一、第二特征可以不直接接触的实施例。另外，本公开可能在各个示例中重复了标号和/或字母。这种重复是为了简化和清楚的目的，其本身并不要求所讨论的各个实施例和/或配置之间存在关系。
此外，本文中可能使用了空间相对性的术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示一个要素或特征相对于另一个(一些)要素或一个(一些)特征的关系。这些空间相对性的术语意在也涵盖了器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，因而本文中所用的空间相对性描述符可能被类似地解释。
本发明的实施例提供一种制造金属线的方法，该方法针对金属线的形成减少了线的摆动量(Line wiggling)。当由掩模层的高纵横比(高宽比)设定的图案被转移到下方的图案化层上时，发生线摆动。通过高纵横比掩模层蚀刻图案化层使得图案化层具有过度的摆动。在图案化层中具有过度摆动的情况下，当下方的目标层被图案化以形成用于金属线的开口时，这些开口和所产生的金属线也将具有过度的摆动。过度摆动可能导致随后形成的金属线发生短路、桥接和意外断裂。实施例减小了用于对图案化层进行图案化的掩模的高宽比。通过减小高宽比，对图案化层的蚀刻使得产生具有较小摆动的开口。随后当使用图案化层来图案化目标层时，目标层中的对应开口同样较直，并且产生较直的金属线，这样较不容易发生短路、桥接和意外断裂。
图1至图11示出了根据一些实施例，在目标层中形成特征的中间阶段的截面图。图1示出了结构100，该结构100包括衬底10和覆盖层。结构100可以被设置在晶片上。衬底10可以由诸如硅、硅锗之类的半导体材料形成。在一些实施例中，衬底10是晶体半导体衬底，诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III-V族化合物半导体衬底等。在实施例中，衬底10可以包括掺杂或未掺杂的块状硅(bulk silicon)，或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)材料或其组合之类的半导体材料的层。可以使用的其他衬底包括多层衬底、梯度衬底、或混合取向衬底。
器件20可以既包括有源器件又包括无源器件，并且形成在衬底10的顶表面上或者衬底10内。有源器件可以包括诸如晶体管之类的各种有源器件，无源器件可以包括诸如电容器、电阻器、电感器之类的可一起用于产生设计的所需结构和功能部分的器件。可以在衬底10内或者在衬底10上使用任何合适的方法来形成有源器件和无源器件。例如，器件20中的一个器件可以是晶体管11，其包括栅极12、栅极间隔物(spacer)13、以及源极区/漏极区14。可以使用栅极和源极/漏极触点15来电耦合到晶体管11。晶体管11可以是鳍式或平面场效应晶体管(FET)，并且可以是n型或p型晶体管或者是互补金属氧化物半导体(CMOS)的一部分。介电层16可以包括一层或多层介电材料，栅极和源极/漏极触点15在该层中电耦合到有源器件和无源器件。
金属化结构21形成于衬底10上方。金属化结构21包括一个或多个金属化层23。图1示出了具有一个金属化层23的金属化结构21。每个金属化层23包括介电层22B，介电层22B中形成有导电件24。金属化结构21例如可以是互连结构或重新分布(redistribution)结构。金属化结构21可以包括将一个或多个金属化层23与衬底分开并且将这一个或多个金属化层23彼此分开的介电层22A(例如，金属间介电(Inter-Metal Dielectric，IMD)层或层间介电(Inter-Layer Dielectric，ILD)层)，其可以包括介电材料和导电件24，该介电材料例如具有低于3.8、低于约3.0或低于约2.5的低介电常数(k值)。金属化结构21的介电层22A和22B可以由如下材料形成：磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、掺杂氟的硅酸盐玻璃(FSG)、原硅酸四乙酯(TEOS)，Black Diamond(AppliedMaterials Inc.的注册商标)、含碳低k介电材料、氢倍半硅氧烷(HydrogenSilsesQuioxane，HSQ)，甲基倍半硅氧烷(MethylSilsesQuioxane，MSQ)等。
金属化结构21形成于衬底10和器件20之上，将各种器件20耦合在一起，并且提供输入/输出以形成用于电路设计的功能电路。在实施例中，金属化结构21由交替的介电层22A和金属化层23形成，并且可以通过任何合适的处理(例如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在一个或多个金属化层23，通过至少一个介电层22A，该一个或多个金属化层23与衬底10分开并且该一个或多个金属化层23彼此分开。金属化层23和介电层22A的确切数量取决于设计。
导电件24可以包括金属线24A和穿过至少一个介电层22A的导电通孔24B，金属线24A作为一个或多个金属化层23的一部分。金属线24A用于给信号选路(route)。导电通孔24B可以延伸穿过介电层22A以接触下方的特征。在实施例中，导电件24可以是诸如铜之类的材料，该材料使用例如镶嵌或双镶嵌处理形成，从而在金属化层23内形成开口，该开口由诸如铜或钨之类的导电材料填充和/或填满，并且执行平坦化处理以将导电材料嵌入到金属化层23内。然而，可以使用任何合适的材料和任何合适的处理来形成导电件24。在一些实施例中，阻挡层25可以围绕导电件24。在一些实施例中，导电件24可以是管芯的触点。
蚀刻停止层(ESL)26可以包括诸如碳化硅、氮化硅之类的介电材料。ESL 26可以由氮化物、基于硅-碳的材料、掺碳的氧化物和/或其组合形成。形成方法包括等离子体增强化学气相沉积(PECVD)或诸如高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)、低压CVD(LPCVD)、物理气相沉积(PVD)之类的其它方法。根据一些实施例，ESL 26还用作扩散阻挡层，用于防止不需要的元素(例如，铜)扩散到随后形成的低k介电层(例如，下文详细描述的介电层28)中。ESL 26可以包括掺碳氧化物(CDO)、含碳氧化硅(SiOC)、或者掺氧碳化物(ODC)。ESL 26也可以由掺氮碳化硅(NDC)形成。
ESL 26可以包括一个或多个不同的层。在一些实施例中，使用第一蚀刻停止层26A来保护下方的结构，并且例如通过第二蚀刻停止层26B为后续蚀刻处理提供控制点。可以将第一蚀刻停止层26A沉积为大约
Figure BDA0001592843480000051
与大约
Figure BDA0001592843480000061
之间(例如，大约
Figure BDA0001592843480000062
)的厚度。可以使用其他合适的厚度。
一旦已经形成第一蚀刻停止层26A以覆盖导电件24，则在一些实施例中，在第一蚀刻停止层26A上方形成第二蚀刻停止层26B。在一些实施例中，第二蚀刻停止层26B由与第一蚀刻停止层26A不同的材料形成。第二蚀刻停止层26B的材料可以使用诸如上面列出的那些沉积处理来形成，并且第二蚀刻停止层26B的材料可以被沉积为大约
Figure BDA0001592843480000063
与大约
Figure BDA0001592843480000064
之间(例如大约
Figure BDA0001592843480000065
)的厚度。然而，可以使用任何合适的形成处理和厚度。
图1中进一步示出的是形成在蚀刻停止层26上的介电层28。根据本公开的一些实施例，介电层28由具有低于约3.0、约2.5或甚至更低的介电常数(k值)的低k介电材料形成。可以使用从用于形成介电层22A的同一组候选材料中选择的材料来形成介电层28。当从同一组候选材料中选择时，介电层22A和介电层28的材料可以彼此相同或不同。根据一些实施例，介电层28是包含硅和碳的低k介电层。根据本公开的实施例，介电层28也可以被称为目标层，该层将具有根据多个图案而形成在其中并且由金属线和插塞(plug)来填充的开口。
在一些实施例中，在介电层28上存在掩模30。在一些实施例中，掩模30可以是介电硬掩模，其可以由氧化硅(例如，原硅酸四乙酯(TEOS)氧化物)、无氮抗反射涂层(NFARC，其为氧化物)、碳化硅、氮氧化硅等形成。形成方法包括等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)沉积等。
掩模32形成于掩模30或介电层28之上。在一些实施例中，掩模32可以是硬掩模。在一些实施例中，掩模32是金属硬掩模，并且可以包括诸如钛(Ti)或钽(Ta)之类的一种或多种金属。在一些实施例中，掩模32的金属可以是诸如氮化钛(TiN)或氮化钽(TaN)之类的金属氮化物的形式。在一些实施例中，掩模32可以由诸如氮化硅、氮氧化物(例如，氮氧化硅)之类的非金属氮化物形成。掩模32的形成方法包括物理气相沉积(PVD)、射频PVD(RFPVD)、原子层沉积(ALD)等。
介电掩模34形成于掩模32的上方。在一些实施例中，介电掩模34可以是硬掩模。介电掩模34可以由从与掩模30相同的候选材料中选择的材料形成，并且可以使用从用于形成掩模30的同一组候选方法中选择的方法来形成介电掩模34。掩模30和介电掩模34可以由相同的材料形成，或者可以包括不同的材料。在一些实施例中，介电掩模34可以在沉积之后被图案化以暴露下方掩模32的部分。在这样的实施例中，介电掩模34可以用于蚀刻下方的目标层28。
图案掩模层36形成于介电掩模34的上方。在一些实施例中，图案掩模层36由非晶硅或相对于下方的介电掩模34具有高蚀刻选择性的另一种材料形成。在一些实施例中，例如当使用自对准双图案化(self-aligned double patterning，SADP)技术时，图案掩模层36可以是心轴(mandrel)层。在一些实施例中，图案掩模层36可以是要在一图案化一蚀刻(1P1E)处理中使用的图案。根据一些实施例，图案掩模层可以用在两图案化两蚀刻(2P2E)处理中，其中，在不同的光刻处理中形成两个相邻开口(例如参见图6的开口54)，使得相邻的开口可以彼此靠近而不会引起光学邻近效应。可以在图案掩模层36上使用额外的图案化步骤，例如，三图案化三蚀刻(3P3E)等或上述技术的组合。
在图案掩模层36被图案化(参见图6的图案掩模层236)之后，其将在随后的处理中用作掩模，该掩模将使得对目标介电层28进行图案化。当开口的高宽比比较高时，由于蚀刻处理而在目标介电层28中所产生的金属件(例如，金属线)将会摆动，即，不怎么直。本文讨论的实施例控制将要形成的开口的高宽比，以产生几乎没有摆动的金属件。
仍然参照图1，在图案掩模层36上形成三层结构(tri-layer)，该三层结构包括底层38、底层38上的中间层40、以及中间层40上的上层42。在一些实施例中，底层38和上层42由包含有机材料的光致抗蚀剂形成。中间层40可以包括无机材料，该无机材料可以是碳化物(例如，碳氧化硅)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)、氧化物(例如，氧化硅)等。中间层40相对于上层42和底层38具有高蚀刻选择性，因此，上层42被用作用于图案化中间层40的蚀刻掩模，并且中间层40被用作用于图案化底层38的蚀刻掩模。
底层38的厚度可以在大约
Figure BDA0001592843480000071
和大约
Figure BDA0001592843480000072
之间，例如大约
Figure BDA0001592843480000073
Figure BDA0001592843480000081
中间层40的厚度可以在大约
Figure BDA0001592843480000082
和
Figure BDA0001592843480000083
之间，例如大约
Figure BDA0001592843480000084
上层42的厚度可以在大约
Figure BDA0001592843480000085
和
Figure BDA0001592843480000086
之间，例如大约
Figure BDA0001592843480000087
虽然提供了层的示例范围和厚度，但可以使用这些层的其他厚度。
在形成上层42之后，使用可接受的光刻技术使上层42被图案化，如图1所示。上层42中包括开口44。在结构100的俯视图中，开口44可以具有诸如条带、圆形通孔或导电图案之类的形状。
接下来，参照图2，中间层40被蚀刻以形成经图案化的中间层140。使用上层42作为蚀刻掩模来蚀刻中间层40，使得上层42的图案被转移到中间层以形成经图案化的中间层140。经图案化的中间层140具有从开口44延伸的开口46。在将中间层40图案化成经图案化的中间层140期间，上层42可以被部分地或完全地消耗。对中间层40进行蚀刻可以在经图案化的中间层140中产生开口46，开口46具有在蚀刻轮廓的顶部较宽且在底部较窄的开口。换句话说，所产生的经图案化的中间层140中的开口46的轮廓可以是渐缩的。可以使用任何合适的蚀刻技术，例如，使用对经图案化的中间层140材料具有选择性的蚀刻剂进行的湿法蚀刻或干法蚀刻。
转向图3，然后蚀刻底层38以形成经图案化的底层138。使用经图案化的中间层140作为蚀刻掩模来蚀刻底层38，使得经图案化的中间层140的图案被转移到底层38以形成经图案化的底层138。经图案化的底层138具有从开口46(图2)延伸的开口48。如果在对经图案化的中间层140进行图案化时没有完全消耗掉上层42，则在对底层38的图案化期间，上层42也将被完全消耗。开口48形成于经图案化的底层138中。在一些处理变体中，开口48可以是渐缩的或可以具有垂直侧壁。可以使用任何合适的蚀刻技术，例如，使用对经图案化的底层138的材料具有选择性的蚀刻剂进行的湿法蚀刻或干法蚀刻。底层38的蚀刻处理可以在大约3mTorr与大约60mTorr之间(例如，大约15mTorr)的压力下，在大约25℃与大约80℃之间(例如，大约45℃)的温度下，在以大约10V与大约400V之间(例如，大约110V)的电能施加的偏压下，执行大约5秒与大约20秒之间的蚀刻时间tBT(例如，大约8秒)。可以使用其他环境条件和蚀刻时间。
现在参考图4，在图案掩模层36上执行穿透(breakthrough，BT)蚀刻处理作为第一蚀刻处理以形成图案掩模层136。使用底层138作为蚀刻掩模来蚀刻图案掩模层36，使得经图案化的底层138的图案被转移到图案掩模层36的顶部，以形成图案掩模层136。图案掩模层136具有从开口48(图3)延伸的开口50。同样，在BT蚀刻期间，经图案化的中间层140将被完全消耗。BT蚀刻处理可以使用任何合适的蚀刻处理，例如干法蚀刻处理。在一些实施例中，例如，在图案掩模层136是由硅形成的情况下，BT蚀刻处理可以是反应离子蚀刻(RIE)处理，其中，蚀刻处理气体包括氟的某种形式，诸如CHF3、CF4、CH2F2、SF3等或其组合。可以使用额外的处理气体，例如Ar、N2、O2等或其组合。BT蚀刻处理可能是放热的。RIE处理可以在大约3mTorr与大约60mTorr之间(例如，大约10mTorr)的压力下并且在大约25℃与大约60℃之间(例如，大约40℃)的温度下执行大约5秒与大约20秒之间的蚀刻时间tBT(例如，大约10秒)。也可以使用其他环境条件和蚀刻时间。
在BT蚀刻处理之后，开口50中的初始穿透部分可以具有在大约1nm与大约10nm之间的深度d0，例如大约5nm。开口50的间距p1可以在大约30nm与大约50nm之间，例如大约40nm。开口50的宽度w1可以在大约5nm与大约30nm之间，例如大约10nm。开口50在图案掩模层136中的部分的高度h1可以在大约20nm与大约100nm之间，例如大约40nm。尽管给出了示例深度d0、间距(pitch)p1、高度h1和宽度(width)w1的范围和值，但是也可以使用其他范围和值。高度h1与宽度w1之比可以是大约3至15。
图5示出了在对经图案化的底层138进一步蚀刻以降低经图案化的底层138的高度并产生经图案化的底层238之后的结构100。对经图案化的底层138的进一步蚀刻可以是使用对经图案化的底层138的材料具有选择性的合适的蚀刻剂进行的各向异性或半各向异性的干法蚀刻。产生经图案化的底层238的这种进一步蚀刻可以在大约3mTorr与大约60mTorr之间(例如，大约30mTorr)的压力下，在大约20℃与大约60℃之间(例如，大约40℃)的温度下，在以大约5V与大约400V之间(例如，大约100V)的电能施加的偏压下，执行大约3秒与大约15秒之间的蚀刻时间tBT(例如，大约8秒)。产生经图案化的底层238的这种进一步蚀刻可以以比产生经图案化的底层138的初始蚀刻更高的功率来执行。各向异性蚀刻导致经图案化的底层138的材料的顶表面被去除，从而减小了穿过经图案化的底层238的开口50的高度，以形成开口52。而且，开口50可以在同一蚀刻处理或单独的蚀刻处理中被加宽以形成开口52。因此，开口50的高度和开口50的宽度都可以被改变以产生开口52。开口52中穿过图案掩模层136的部分(不包括穿透部分)的高度h2可以由高度h1减小约25％至75％来得到，这取决于处理气体和蚀刻参数。类似地，取决于处理气体和蚀刻参数，开口中穿过图案掩模层136的部分的宽度w2可以由宽度w1增加约25％至75％来得到。在对经图案化的底层138的这种进一步蚀刻之后，经图案化的底层238中的高度h2与宽度w2之比可以是大约1.5至4，例如大约2。在一些实施例中，代替对经图案化的底层138进行蚀刻(或者除了刻蚀以外)，还可以通过化学机械抛光(CMP)处理来减少经图案化的底层138的高度。
由于在经图案化的底层238中高宽比已经降低，所以在随后对目标层进行蚀刻时减小了摆动线的可能性，下文将参照图9进行讨论。
图6示出了对图案掩模层136进行各向异性蚀刻以形成图案掩模层236。使用经图案化的底层238作为蚀刻掩模来蚀刻图案掩模层136，使得经图案化的底层238的图案被转移到图案掩模层136以形成图案掩模层236。图案掩模层236具有从开口52延伸的开口54。蚀刻技术可以包括使用合适的蚀刻剂进行的干法蚀刻。在一些实施例中，为蚀刻图案掩模层236所选择的蚀刻剂可以是无氟蚀刻剂，例如氯基蚀刻剂。在其他实施例中，可以使用其他蚀刻剂，包括基于氟的蚀刻剂。图案掩模层236下方的介电掩模34可以对于图案掩模层236的蚀刻用作蚀刻停止层。
图6所示的干法刻蚀处理可以在大约3mTorr与大约60mTorr之间(例如，大约30mTorr)的压力下，在大约20℃与大约60℃之间(例如，大约40℃)的温度下，执行大约3秒与大约20秒之间的蚀刻时间tBT(例如，大约8秒)。也可以使用其他环境条件和蚀刻时间。
参考图7，在对图案掩模层236进行蚀刻之后，可以通过灰化处理去除经图案化的底层238。接下来，使用图案掩模层236作为蚀刻掩模来蚀刻介电掩模34，使得图案掩模层236的图案被转移到介电掩模34以形成现在被图案化的介电掩模134。介电掩模134具有从开口54延伸的开口56。对介电掩模134的蚀刻可以通过任何合适的技术来执行，例如，通过对介电掩模34的材料具有选择性的湿法蚀刻或干法蚀刻。在一些实施例中，对介电掩模134的蚀刻可以消耗图案掩模层236。
参考图8，在对介电掩模134进行蚀刻之后，使用介电掩模134来图案化掩模32以形成掩模132。使用介电掩模134作为蚀刻掩模来蚀刻掩模32，使得介电掩模134的图案被转移到掩模32以产生现在被图案化的掩模132。掩模132具有从开口56延伸的蚀刻开口60。所使用的蚀刻剂和蚀刻技术可以对于掩模132的材料具有选择性。
在图9中，掩模132被用作蚀刻掩模，通过依次蚀刻每个层而逐步将掩模132的图案转移到下方的介电掩模30、目标介电层28和蚀刻停止层26。通过将开口60延伸到下方的层中而形成开口62。在一些实施例中，在使用掩模132作为掩模来蚀刻下方的层之前，可以通过单独的处理来去除介电掩模134的其余部分(如果有的话)。在一些实施例中，介电掩模134的这些其余部分可以在蚀刻掩模130的同时去除。目标介电层128和蚀刻停止层126可以通过使用合适的蚀刻技术来形成，例如，使用对目标介电层128和蚀刻停止层126的材料具有选择性的适当的蚀刻剂进行的湿法蚀刻或干法蚀刻。具体地，可以使用等离子体或RIE各向异性蚀刻来蚀刻目标介电层128，使得开口62的宽度在处理变化内相对均匀。
接下来，去除掩模132，图9中示出了所得到的结构。在去除掩模132之前或之后，蚀刻停止层126可被蚀刻以暴露导电件24。开口62可以包括沟槽和/或通孔。例如，通孔可以到达所暴露的导电件24，而沟槽可以被形成为具有底部，该底部处于目标介电层128的最上表面和目标介电层128的最下表面之间。
由于三层结构中的经图案化的底层238的纵横比较低，因此图案掩模层236在俯视图中形成具有基本上直的(非摆动的)侧壁的掩模，这使得开口62也是直的(不摆动)。
图10示出了在开口62(图9)中形成导电通孔64A、64B和64C(统称为通孔64)。还在开口62中形成导电线66A、66B和66C(统称为导电线66)。通孔64和导电线66可以包括衬垫(liner)68，衬垫68可以是扩散阻挡层、粘合层等。衬垫68可以是导电的。衬垫68可以由钛、氮化钛、钽、氮化钽或其他替代物形成。导电线66和通孔64的内部区域包括诸如铜、铜合金、银、金、钨、铝之类的导电材料。根据一些实施例，通孔64和导电线66的形成包括：执行毯式沉积(blanket deposition)以形成衬垫68，在衬垫上方沉积铜或铜合金的薄籽晶层(seedlayer)，以及例如通过电镀、无电镀、沉积等方式用金属材料填充开口62的其余部分。然后执行诸如CMP之类的平坦化以使得导电线66的表面平坦，并且从目标介电层128的顶表面去除多余的导电材料。掩模130(图8)可以在平坦化中被去除或者在平坦化之后被蚀刻。图10的截面图例如可以是沿图14的线A-A示出的。
在后续的步骤中，可以形成附加的蚀刻停止层(未示出)，并且可以在该附加的蚀刻停止层上形成更多的低k介电层、金属线和通孔(未示出)。处理步骤和所得到的结构可以与图1至图10中所示的相似。
以上参照图1至图10示出和描述的过程可用于执行多种图案化技术，例如2P2E或SADP。例如，图11示出了2P2E处理的中间步骤，该步骤发生在第一图案化完成上面关于图1至图6描述的步骤之后。在将经图案化的底层238的图案转移到图案掩模层236(图6)之后，可以去除三层结构(例如，上层42、经图案化的中间层140和经图案化的底层238)中的任何剩余部分，并且在图案掩模层236上形成新的三层结构。在新的三层结构形成于图案掩模层236上方之后，则可重复上文关于图1至图6描述的处理以形成经图案化的底层338，用以图案化图案掩模层236的另外部分。图11示出了由第一图案化处理形成的开口54(图6)，其填充有抗蚀剂材料，该抗蚀剂材料可以是与经图案化的底层338中使用的材料相同的材料。三层结构中的经图案化的底层338已经通过使用与上文关于图1至5描述的处理类似的处理被图案化。在下一步骤(未示出)中，经图案化的底层338的图案可以被转移到图案掩模层236。后续的步骤可以遵循类似于上文关于图7至图10所讨论的处理。在将图案掩模层236转移到下方的层之前，可以针对同一图案掩模层236的附加图案化使用类似的处理(例如，3P3E)。由于多图案化技术，开口的间距p2可以比单图案化技术可获得的间距更精细(例如大约20nm至大约50nm，如大约30nm)。也可以使用其他间距。
图12和图13示出了SADP处理的中间步骤。在SADP处理中，参照图6，在经图案化的底层238的图案被转移到图案掩模层236之后，可以去除经图案化的底层238。在该实施例中，图案掩模层236是用于双图案化的心轴层。接下来，可以在图案掩模层236上沉积间隔物材料。接下来，如图12所示，可以使用合适的技术对间隔物材料进行各向异性蚀刻，以去除间隔物材料的水平部分，从而产生间隔物掩模237。接下来，如图13所示，心轴可以被去除，并且间隔物掩模237可以在随后的步骤中代替图案掩模层236来使用，例如上文关于图7至图10所讨论的。作为SADP技术的结果，开口的间距p3可以比单图案化技术中可获得的间距更精细，例如大约10nm至大约40nm，例如大约20nm。也可以使用其他间距。
图14示出了参考图10所讨论的平坦化之后的导电线66的俯视图。导电线66的摆动特征可以由导电线66的中线70和中心线72示出。中线70可以理解为导电线66的平均中线，它与导电线66的主方向平行。中心线72可以理解为由在导电线66的两个侧壁之间画出的与导电线66的主方向垂直的所有线的中点组成的线。换句话说，中心线是导电线66的实际中心。距离d1是从中线70到导电线66的侧壁的最大距离(即，最远点)。距离d2是从中线70到导电线66的侧壁的最小距离(即，最近点)。距离d3是中线70和中心线72相交的两个点之间在线上的距离。这可以是摆动频率的指标，即侧壁从理想(完全笔直的)侧壁侵入或突出的直线距离的度量。如果导电线66没有摆动(完全笔直)，则d1和d2之间的差值将为零。也就是说，d1等于d2。使用本文所公开的技术来减少目标层(以及其中形成的导电线66)中的摆动，差值d1-d2可以在0与
Figure BDA0001592843480000131
之间，例如，大约
Figure BDA0001592843480000132
在一些实施例中，差值d1-d2可以是小于大约
Figure BDA0001592843480000133
的非零数，例如，大约
Figure BDA0001592843480000141
在一些实施例中，距离d3可以在大约
Figure BDA0001592843480000142
和
Figure BDA0001592843480000143
之间，例如大约
Figure BDA0001592843480000144
图15和图16示出了根据一些实施例的对衬底的图案化。图15示出了衬底10，其随后将被图案化以形成鳍，作为一个或多个鳍式场效应管(FinFET)的一部分。除了在衬底10中尚未形成有源器件之外，图15中呈现的层可以与图1中描绘的层相同或相似。对图案掩模层36进行图案化的步骤可以遵循上文关于图1-图6进行。在一些实施例中，可以省略掩模30、掩模32和介电掩模34中的一个或多个。可以使用诸如以上关于图7-图9所描述的处理和材料来图案化掩模30、掩模32和介电掩模34(如果存在的话)。可以使用掩模130(参见图9)来图案化衬底10以形成半导体条110。由于使用了上述处理，可以形成减少了摆动的半导体条110。
在形成半导体条110之后，可以使用半导体条110来形成FinFET器件，例如晶体管11(图1)。具体地，可以在半导体条110的上方垂直于半导体条110的方向形成栅极结构，例如图1的栅极12和栅极间隔物13。源极/漏极区(例如，图1的源极/漏极区14)可以与栅极结构相邻形成。可以形成晶体管栅极和源极/漏极触点15以接触晶体管11。
本文公开的实施例提供了一种以精细的间距在器件中产生金属线的方式，具有小于其他技术的摆动。消除或减少摆动在更精细的间距宽度下提供了更可靠的互连。
一个实施例是一种用于形成半导体器件的方法，该方法包括在衬底上形成图案层。第一掩模层被沉积在硅层上。第一掩模层被图案化以在其中形成一个或多个开口。使第一掩模层薄化并且第一掩模层的一个或多个开口被加宽。然后第一掩模层的图案被转移到图案层。
可选地，在薄化第一掩模层之前，蚀刻图案层的顶表面以穿透图案层的顶表面。
可选地，图案化第一掩模层包括以第一功率各向异性地蚀刻第一掩模层，其中，薄化第一掩模层包括以第二功率各向异性地蚀刻第一掩模层，将第一掩模层的第一厚度减小至第二厚度，第二功率大于第一功率。
可选地，各向异性地蚀刻第一掩模层加宽了第一掩模层的一个或多个开口，从而将一个或多个开口的第一开口从第一宽度加宽至第二宽度。
可选地，第二厚度比第一厚度小25％至75％。
可选地，第二宽度比第一宽度大25％至75％。
可选地，经薄化的第一掩模层的厚度与经加宽的开口的宽度之比为1.5至4。
可选地，该方法还包括：使用图案层作为掩模来蚀刻目标层以在其中形成开口；将导电材料沉积在目标层的开口中，其中，导电材料被耦合到衬底中的器件的金属件。
可选地，该方法还包括：通过使用图案层作为掩模，来蚀刻衬底以从衬底形成半导体条。
另一实施例是一种用于形成半导体器件的方法，该方法包括在包含一个或多个有源器件的衬底上形成介电层。在介电层上形成掩模层。在掩模层上形成三层结构，其中三层结构包括第一材料构成的顶层、第二材料构成的中间层、以及第三材料构成的底层。顶层被图案化以形成第一组开口。然后顶层的图案被转移到中间层以形成第二组开口。接下来，中间层的图案被转移到底层以形成第三组开口。然后使第三组开口在第一维度上增大，同时在第二维度上减小。然后通过第三组开口蚀刻掩模层。
可选地，在增大第三组开口之前，掩模层的顶表面被通过第三组开口蚀刻。
可选地，第一材料和第三材料是有机的，第二材料是无机的。
可选地，在第一维度上增大第三组开口并且在第二维度上减小第三组开口之后，第二维度与第一维度之比在1.5和4之间。
可选地，该方法还包括：使用掩模层来蚀刻介电层，以在其中形成开口；将导电材料沉积在介电层的开口中，其中，导电材料被耦合到一个或多个有源器件中的至少一个有源器件。
可选地，三层结构是第一三层结构，方法还包括：去除第一三层结构的任何残留物；在掩模层上形成第二三层结构，第二三层结构包括与第一三层结构相同的结构；图案化第二三层结构的顶层以形成第四组开口，其中，第四组开口不同于第一组开口；将第二三层结构的顶层的图案转移到第二三层结构的中间层以形成第五组开口；将第二三层结构的中间层的图案转移到底层以形成第六组开口；在第一维度上增大第六组开口，同时在第二维度上减小第六组开口；以及通过第六组开口来蚀刻掩模层。
可选地，该方法还包括：去除三层结构的任何残留物；在掩模层上形成间隔物层；各向异性地蚀刻间隔物层以去除其水平部分；蚀刻掩模层以形成间隔物掩模；以及使用间隔物掩模作为蚀刻掩模来蚀刻目标层。
可选地，将中间层的图案转移到底层以形成第三组开口包括以第一功率蚀刻底层，并且其中，在第一维度上增大第三组开口同时在第二维度上减小第三组开口包括以第二功率蚀刻底层，其中，第一功率小于第二功率。
可选地，第三组开口在第一维度上被增大25％-75％，第三组开口在第二维度上被减小25％-75％。
可选地，在第一维度上增大第三组开口之前，第二维度与第一维度之比为3至15。
另一实施例包括一种器件，该器件具有衬底，在衬底中形成有一个或多个有源器件。该器件包括耦合到一个或多个有源器件中的第一有源器件的触点。该器件包括在触点上的互连件。该互连件包括耦合到触点的金属线。金属线具有与触点重叠的第一部分。金属线的第一部分摆动。金属线的第一部分的平均中线与金属线的第一部分的侧壁的最远点之间的垂直距离是第一距离。金属线的第一部分的平均中线与金属线的第一部分的侧壁的最近点之间的垂直距离是第二距离。第一距离与第二距离之间的差值大于零且小于
Figure BDA0001592843480000161
金属线的第一部分与最接近的相邻金属线之间的间距在30nm与大约50nm之间。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或更改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，他们可能在不脱离本公开的精神和范围的情况下进行各种修改、替代和变更。

Claims (20)

1.一种用于形成半导体器件的方法，包括：
在衬底上形成图案层；
在所述图案层上沉积第一掩模层；
图案化所述第一掩模层以在其中形成一个或多个开口；
薄化所述第一掩模层；
加宽所述第一掩模层的所述一个或多个开口；以及
将所述第一掩模层的图案转移到所述图案层。
2.根据权利要求1所述的方法，还包括：
在薄化所述第一掩模层之前，蚀刻所述图案层的顶表面以穿透所述图案层的所述顶表面。
3.根据权利要求1所述的方法，其中，图案化所述第一掩模层包括以第一功率各向异性地蚀刻所述第一掩模层，其中，薄化所述第一掩模层包括以第二功率各向异性地蚀刻所述第一掩模层，将所述第一掩模层的第一厚度减小至第二厚度，并且其中，所述第二功率大于所述第一功率。
4.根据权利要求3所述的方法，其中，各向异性地蚀刻所述第一掩模层加宽了所述第一掩模层的所述一个或多个开口，从而将所述一个或多个开口的第一开口从第一宽度加宽至第二宽度。
5.根据权利要求3所述的方法，其中，所述第二厚度比所述第一厚度小25％至75％。
6.根据权利要求4所述的方法，其中，所述第二宽度比所述第一宽度大25％至75％。
7.根据权利要求1所述的方法，其中，经薄化的第一掩模层的厚度与经加宽的开口的宽度之比为1.5至4。
8.根据权利要求1所述的方法，还包括：
使用所述图案层作为掩模来蚀刻目标层以在其中形成开口；和
将导电材料沉积在所述目标层的开口中，其中，所述导电材料被耦合到所述衬底中的器件的金属件。
9.根据权利要求1所述的方法，还包括：
通过使用所述图案层作为掩模，来蚀刻所述衬底以从所述衬底形成半导体条。
10.一种用于形成半导体器件的方法，包括：
在衬底上形成介电层，其中，所述衬底包含一个或多个有源器件；
在所述介电层上形成掩模层；
在所述掩模层上形成三层结构，所述三层结构包括第一材料构成的顶层、第二材料构成的中间层、以及第三材料构成的底层；
图案化所述顶层以形成第一组开口；
将所述顶层的图案转移到所述中间层以形成第二组开口；
将所述中间层的图案转移到所述底层以形成第三组开口；
在第一维度上增大所述第三组开口，同时在第二维度上减小所述第三组开口；以及
通过所述第三组开口蚀刻所述掩模层。
11.根据权利要求10所述的方法，其中，在增大所述第三组开口之前，所述掩模层的顶表面被通过所述第三组开口蚀刻。
12.根据权利要求10所述的方法，其中，所述第一材料和所述第三材料是有机的，并且其中，所述第二材料是无机的。
13.根据权利要求10所述的方法，其中，在第一维度上增大所述第三组开口并且在第二维度上减小所述第三组开口之后，所述第二维度与所述第一维度之比在1.5和4之间。
14.根据权利要求10所述的方法，还包括：
使用所述掩模层来蚀刻所述介电层，以在其中形成开口；和
将导电材料沉积在所述介电层的开口中，其中，所述导电材料被耦合到所述一个或多个有源器件中的至少一个有源器件。
15.根据权利要求10所述的方法，其中，所述三层结构是第一三层结构，所述方法还包括：
去除所述第一三层结构的任何残留物；
在所述掩模层上形成第二三层结构，所述第二三层结构包括与所述第一三层结构相同的结构；
图案化所述第二三层结构的顶层以形成第四组开口，其中，所述第四组开口不同于所述第一组开口；
将所述第二三层结构的顶层的图案转移到所述第二三层结构的中间层以形成第五组开口；
将所述第二三层结构的中间层的图案转移到底层以形成第六组开口；
在所述第一维度上增大所述第六组开口，同时在所述第二维度上减小所述第六组开口；以及
通过所述第六组开口来蚀刻所述掩模层。
16.根据权利要求10所述的方法，还包括：
去除所述三层结构的任何残留物；
在所述掩模层上形成间隔物层；
各向异性地蚀刻所述间隔物层以去除其水平部分；
蚀刻所述掩模层以形成间隔物掩模；以及
使用所述间隔物掩模作为蚀刻掩模来蚀刻目标层。
17.根据权利要求10所述的方法，其中，将所述中间层的图案转移到所述底层以形成第三组开口包括以第一功率蚀刻所述底层，并且其中，在第一维度上增大所述第三组开口同时在第二维度上减小所述第三组开口包括以第二功率蚀刻所述底层，其中，所述第一功率小于所述第二功率。
18.根据权利要求10所述的方法，其中，所述第三组开口在所述第一维度上被增大25％-75％，并且其中，所述第三组开口在所述第二维度上被减小25％-75％。
19.根据权利要求10所述的方法，其中，在所述第一维度上增大所述第三组开口之前，所述第二维度与所述第一维度之比为3至15。
20.一种半导体器件，包括：
衬底，在所述衬底中形成有一个或多个有源器件；
触点，耦合到所述一个或多个有源器件中的第一有源器件；以及
所述触点上的互连件，所述互连件包括耦合到所述触点的金属线，所述金属线具有与所述触点重叠的第一部分，
其中，所述金属线的所述第一部分摆动，
其中，所述金属线的所述第一部分的平均中线与所述金属线的所述第一部分的侧壁的最远点之间的垂直距离是第一距离，
其中，所述金属线的所述第一部分的平均中线与所述金属线的所述第一部分的侧壁的最近点之间的垂直距离是第二距离，
其中，所述第一距离与所述第二距离之间的差值大于零且小于
Figure FDA0002742326000000041
并且
其中，所述金属线的所述第一部分与最接近的相邻金属线之间的间距在30nm与50nm之间。
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