JP7348441B2 - 完全自己整合方式を使用するサブトラクティブ相互接続形成 - Google Patents

完全自己整合方式を使用するサブトラクティブ相互接続形成 Download PDF

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Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に援用される、２０１８年４月３日に申請された米国仮特許出願第６２／６５１，９３８号明細書に関連し、その優先権を主張するものである。
本発明の実施形態は、半導体構造及び半導体処理の分野にあり、より詳細には、バックエンドオブライン（ＢＥＯＬ）構造のための自己整合相互接続パターニングの分野にある。
集積回路におけるフィーチャのスケーリングは、常に成長している半導体産業の背後にある原動力であった。より小さいフィーチャにスケーリングすることが、半導体チップの限定された面積で機能ユニットの密度を高めることを可能にする。例えば、トランジスタサイズを縮小することにより、より多数のメモリ又は論理デバイスをチップに組み込むことが可能になり、容量が増加した製品の製造に役立つ。しかしながら、いっそう多くの容量への動きに問題がないわけではない。各デバイスの性能を最適化する必要性がますます重要になる。
集積回路は一般に、当技術分野でビアとして知られている導電性マイクロ電子構造を含み、ビアの上側の金属線又は他の相互接続をビアの下側の金属線又は他の相互接続に電気的に接続する。ビアは通常、リソグラフィプロセスによって形成される。代表的には、フォトレジスト層を誘電体層の上にスピンコーティングすることができ、パターン化マスクを通してパターン化された化学線にフォトレジスト層を露光することができ、それから、フォトレジスト層に開口部を形成するために、露光された層を現像することができる。次に、フォトレジスト層の開口部をエッチングマスクとして使用することによって、ビア用の開口部を誘電体層にエッチングすることができる。この開口部は、ビア開口部と呼ばれる。最終的に、ビアは、１つ又は複数の金属又は他の導電材料で充填することができる。
過去に、ビアのサイズ及び間隔は漸進的に減少しており、少なくとも一部の種類の集積回路（例えば、高度なマイクロプロセッサ、チップセットコンポーネント、グラフィックスチップなど）については、将来、ビアのサイズ及び間隔は漸進的に減少し続けることになると予想される。１つの課題は、ビアとその上にある相互接続との間のオーバレイ、及びビアとその下にあるランディング相互接続との間のオーバレイは、全般的に、ビアピッチの４分の１のオーダの高い許容誤差に制御される必要があることである。ビアピッチは、時間とともにさらに小さくなるので、オーバレイ許容誤差は、リソグラフィ装置がついていくことができるよりもさらに高速度でそれらに対応する傾向がある。
さらなる課題は、極めて小さいビアピッチは、全般的に、超紫外線（ＥＵＶ）リソグラフィスキャナの分解能さえも下回る傾向があるということである。結果として、一般に、２つ、３つ、又はより多くの異なるリソグラフィマスクが使用される場合があり、それによりコストが増加する傾向がある。ピッチが減少し続ける場合、ある時点で、複数のマスクを用いても、ＥＵＶスキャナを使用してこれらの極めて小さいピッチのためのビア開口部を印刷することが可能でない場合がある。
バックエンドオブライン（ＢＥＯＬ）構造のための自己整合相互接続パターニングがさまざまな実施形態で開示される。１つの実施形態で、集積回路用の相互接続構造を製造する方法は、初期相互接続構造上に第１の金属層を堆積させるステップと、第１の金属層上に、凹状フィーチャが含まれているパターン化スペーサ層を形成するステップと、パターン化スペーサ層の凹状フィーチャをマスクとして使用して、第１の金属層に、及び初期相互接続構造に自己整合ビアをエッチングするステップとを含む。方法は、第１の金属層のビア及びパターン化スペーサ層の凹状フィーチャを第２の金属層で充填するステップと、パターン化スペーサ層を除去するステップと、第２の金属層をマスクとして使用して、第１の金属層に凹状フィーチャをエッチングするステップとをさらに含む。
添付の図面は、この明細書に組み入れられ、この明細書の一部を構成するが、それらは、本発明の実施形態を例示し、上記の本発明の全般的な説明、及び下記の詳細な説明とともに、本発明を説明する役割を果たす。
本発明の一実施形態による、サブトラクティブ自己整合相互接続形成方法におけるさまざまな工程を表す集積回路層の部分を例示する。 本発明の一実施形態によるさまざまな工程を表す集積回路層の部分を例示する。
ＢＥＯＬ相互接続のためのサブトラクティブ自己整合ビア及びトレンチパターニングについてさまざまな実施形態で説明する。サブトラクティブ法は、一般的なデュアルダマシン処理方式の代替を提供し、層間絶縁（ＩＬＤ）材料へのプラズマエッチング損傷を回避する。以下の説明では、本発明の実施形態を不必要に不明瞭にしないために、集積回路設計レイアウトなどの周知の特徴については詳細に説明しない。さらに、図に示されたさまざまな実施形態は、例示的表現であり、必ずしも原寸に比例して描かれていないことを理解すべきである。
１つ又は複数の実施形態は、導電性ビア及び相互接続を形成するためにサブトラクティブ技法を使う手法を対象とする。ビアは、定義上、前層の金属パターンにランディングするために使用される。この調子で、本明細書で説明される実施形態は、リソグラフィ装置による位置合わせにもはや依存しないので、より堅牢な相互接続製造方式を可能にする。そのような相互接続製造方式は、多数の位置合わせ／露光を節約するために使用することができ、自己整合技術によって電気接点の歩留りを改善するために使用することができる。
自己整合接点及びビアパターニングは、単一リソグラフィフィーチャから複数の接点又はビアをパターニングするために使用することができる。それは、拡大されたフィーチャのレジストマスクと、事前にパターン化されたハードマスク層によって囲まれた下にあるトレンチとの交差部分を利用する。この技法は、例えば、ＤＲＡＭセルで使用することができ、同様に、ピッチ分割接点及びビアの多重露光を回避するために高度な論理に使用することができる。
図１Ａ～図１Ｏは、本発明の一実施形態による、サブトラクティブ自己整合相互接続形成方法におけるさまざまな工程を表す集積回路層の部分を例示する。
図１Ａは、本発明の一実施形態による、深いビア金属線製造後の自己整合相互接続形成のための初期相互接続構造を含む基板１００を例示する。基板１００は、最下層１０２、エッチング停止層（ＥＳＬ）１０４、層間絶縁（ＩＬＤ）フィーチャ１１０、並びにＩＬＤフィーチャ１１０間の金属線１０６及び誘電体ハードマスク（ＨＭ）線１０８を含む。
一実施形態で、ＩＬＤフィーチャ１１０の材料などの、ＩＤＬ材料は、誘電又は絶縁材料の層から構成されるか、又はこれを含む。適当な誘電材料の例は、ケイ素の酸化物（例えば、二酸化ケイ素（ＳｉＯ２））、ケイ素のフッ化酸化物、ケイ素の炭素ドープ酸化物、当技術分野で既知のさまざまな低ｋ誘電材料、及びそれらの組み合わせを含むが、これに限定されない。ＩＬＤ材料は、例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）などの従来の技法によって、又は他の堆積方法によって、形成することができる。
一実施形態で、本明細書全体を通して同様に使用されるように、金属線１０６の材料などの相互接続材料は、１つ又は複数の金属又は他の導電性構造から構成される。一般的な例は、銅線及び銅と周囲のＩＬＤ材料との間にバリア層を含む場合も含まない場合もある構造の使用である。金属相互接続線は、バリア層、異なる金属又は合金のスタックなどを含み得る。いくつかの実施形態によれば、金属線１０６は、ルテニウム（Ｒｕ）金属、コバルト（Ｃｏ）金属、又は銅（Ｃｕ）金属を含有するか、又はそれらからなることができる。
図１Ｂは、ＥＳＬ１１２、第１の金属層１１４、及び誘電体ハードマスク（ＨＭ）層１１６の堆積後の図１Ａの構造を例示する。１つの例において、誘電体ＨＭ線１０８及び誘電体ＨＭ層１１６は、同じ材料を含み得る。いくつかの実施形態によれば、第１の金属層１１４は、Ｒｕ金属、Ｃｏ金属、又はＣｕ金属を含有するか、又はそれらからなることができる。
図１Ｃは、誘電体ＨＭ層１１６上に形成された凹状フィーチャ１２５が含まれているパターン化スペーサ層１１８を示す。例えば、従来のリソグラフィに基づくパターンを最初に形成することができるが、当技術分野で知られているように、ピッチは、それからスペーサ・マスク・パターニングの使用によって半分にすることができる。さらに、元のピッチは、スペーサ・マスク・パターニングの２回目のラウンドによって４分の１にすることができる。したがって、パターン化スペーサ層１１８は、自己整合多重パターニング（ＳＡＭＰ）、例えば自己整合二重パターニング（ＳＡＤＰ）又は自己整合四重パターニング（ＳＡＱＰ）によって形成することができる。いくつかの例において、パターン化スペーサ層１１８は、ＳｉＯ２、ＳｉＮ、又はＳｉＯ２とＳｉＮの組み合わせを含有し得る。
図１Ｄは、パターン化スペーサ層１１８の凹状フィーチャ１２５を充填する有機平坦化層（ＯＰＬ）１２０、ＯＰＬ１２０上に形成される反射防止コーティング（ＡＲＣ）１２２、及びＡＲＣ１２２上に形成される凹状フィーチャ１２６が含まれているパターン化フォトレジスト層１２４の堆積後の図１Ｃの構造を例示する。ＡＲＣ１２２は、架橋結合され、異なるＳｉ含有量を有するＳｉ含有ポリマーを含むことができるＳｉＡＲＣ層を含み得る。現在フォトリソグラフィに使用されている代表的なＳｉＡＲＣ層は、１７％のＳｉ（ＳｉＡＲＣ１７％）のケイ素含有量又は４３％のＳｉ（ＳｉＡＲＣ４３％）のケイ素含有量を有し得る。本発明のいくつかの実施形態によれば、ＳｉＡＲＣ層は、約１０％～約４０％の間のＳｉ含有量、又は約４０％よりも大きいＳｉ含有量を有し得る。ＯＰＬ１２０は、感光性有機ポリマー又はエッチング型有機化合物を含むことができる。例えば、感光性有機ポリマーは、ポリアクリレート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンスルフィド樹脂又はベンゾシクロブテン（ＢＣＢ）とし得る。これらの材料は、スピンオン技法を使用して形成することができる。ＯＰＬ１２０は、硬化プロセス中に架橋構造を形成する有機材料（例えば、（ＣＨｘ）ｎ）とし得る。パターン化フォトレジスト層１２４は、周知のリソグラフィ及びエッチング方法を使用して形成することができる。
図１Ｅは、自己整合ビア１２８を形成する自己整合ビア形成エッチングプロセス、並びに後続のパターン化フォトレジスト層１２４及びＡＲＣ１２２の除去の後の図１Ｄの構造を例示する。自己整合ビア１２８は、ＩＬＤフィーチャ１１０間の誘電体ハードマスク（ＨＭ）線１０８を貫いて延在し、金属線１０６の１つで停止する。１つの例において、自己整合ビア１２８は、２０～４０ｎｍ（ほぼ、隣接するＩＬＤフィーチャ１１０間の距離）の幅及び約１００ｎｍの深さを有することができる。ＩＬＤフィーチャ１１０と、ＩＬＤフィーチャ１１０間のＨＭ線１０８との間に良好なエッチング選択性が必要とされることを当業者は容易に正しく理解することになる。
図１Ｆは、ＯＰＬ１２０を除去し、パターン化スペーサ層１１８の凹状フィーチャ１２５を開くアッシングプロセス後の図１Ｅの構造を例示する。
図１Ｇは、自己整合ビア１２８及びパターン化スペーサ層１１８の凹状フィーチャ１２５を充填する第２の金属層１４２の堆積後の図１Ｆの構造を例示する。さらに、第２の金属層１４２は、金属線１０６の１つと直接接触し、これとの電気的接続を提供する。いくつかの実施形態によれば、第２の金属層１４２は、Ｒｕ金属、Ｃｏ金属、又はＣｕ金属を含有するか、又はそれらからなることができる。
図１Ｈは、パターン化スペーサ層１１８より上にある第２の金属層１４２の部分を除去するエッチバック又は化学機械研磨（ＣＭＰ）プロセスの後の図１Ｇの構造を例示する。図１Ｈに描写されるように、第２の金属層１４２は、パターン化スペーサ層１１８の最上部より下に凹ませることができる。
図１Ｉは、パターン化スペーサ層１１８を除去し、それにより第２の金属層１４２の隣接するフィーチャ間に凹状フィーチャ１３２を形成するエッチングプロセス後の図１Ｈの構造を例示する。
図１Ｊは、第２の金属層１４２を金属ハードマスクとして使用して誘電体ＨＭ層１１６及び第１の金属層１１４を異方性エッチングし、それにより、第１の金属層１１４を貫いて凹状フィーチャ１３２を拡張するエッチングプロセス後の図１Ｉの構造を例示する。エッチングされた第１の金属層１１４は、図１Ｊには示されないが、第２の金属層１４２の前後に同様に存在し得る、完全に自己整合した相互接続を形成する。１つの実施形態によれば、第１の金属層１１４と第２の金属層１４２との間に高いエッチング選択性を提供するために、第１の金属層１１４及び第２の金属層１４２に異なる金属を使用することができる。別の実施形態によれば、第１の金属層１１４に対して第２の金属層１４２の厚さを最適化することによって、第１の金属層１１４及び第２の金属層１４２に同じ金属を使用することができる。例えば、第１の金属層１１４に対して第２の金属層１４２の厚さを増加させることは、第１の金属層１１４及び第２の金属層１４２に同じ金属を使用することを可能にすることができる。
１つの実施形態によれば、図１Ｊの基板１００のさらなる処理が図１Ｋ～図１Ｏに概略的に示される。
図１Ｋは、凹状フィーチャ１３２を充填し、パターン化された第２の金属層１４２の上にオーバーバーデンを形成するＩＬＤ層１４６の堆積後の図１Ｊの構造を例示する。ＩＬＤ層１４６は、例えば、スピンオン堆積によって形成することができる。
図１Ｌは、誘電体ＨＭ層１１６より上のＩＬＤ層１４６及び第２の金属層１４２を除去する平坦化プロセス（例えば、化学機械平坦化（ＣＭＰ））後の図１Ｋの構造を例示する。ＩＬＤ層１４６は、第１の金属層１１４及び第２の金属層１４２のプラズマパターニング後に堆積され、平坦化されるので、ＩＬＤ層１４６のプラズマ損傷は回避される。
図１Ｍは、第２の金属層１４２を凹ませ、ＩＬＤ層１４６のフィーチャ間に凹状フィーチャ１４４を形成するエッチバックプロセス後の図１Ｌの構造を例示する。
図１Ｎは、追加の誘電体ハードマスク（ＨＭ）層１３６の堆積後の図１Ｍの構造を例示する。１つの例において、追加の誘電体ＨＭ層１３６及び誘電体ＨＭ層１１６は、同じ材料を含有し得る。
図１Ｏは、誘電体ＨＭ層１１６及びＩＬＤ層１４６より上の追加の誘電体ＨＭ層１３６を除去する平坦化プロセス（例えば、ＣＭＰ）後の図１Ｎの構造を例示する。
別の実施形態によれば、図１Ｊの基板１００のさらなる処理が図２Ａ～図２Ｃに概略的に示される。図１Ｊの基板１００は、図２Ａで基板２００として再現される。
図２Ｂは、誘電体ＨＭ層１１６より上の第２の金属層１４２の除去後の図２Ａの構造を例示する。
図２Ｃは、キャップ材料１３８の下の第１及び第２の金属層１１４、１４２間に空隙１４０を形成するキャップ材料１３８の堆積後の図２Ｂの構造を例示する。キャップ材料１３８は、反応物質が第１及び第２の金属層１１４、１４２間の空間に入らない気相堆積を使用して非コンフォーマルに堆積させることができる。
バックエンドオブライン（ＢＥＯＬ）構造のための自己整合相互接続パターニングがさまざまな実施形態で開示された。本発明の実施形態の前述の説明は、例示及び説明の目的で提示された。それは、網羅的であるように、又は本発明を開示された正確な形態に限定するように意図されていない。本明細書及び以下の特許請求の範囲は、説明目的でのみ使用され、限定するものと解釈されるべきでない用語を含む。上記の教示を踏まえて多くの修正形態及び変形形態が可能であることを関連技術の当業者は正しく理解することができる。当業者は、図に示されたさまざまな構成要素に対するさまざまな同等の組み合わせ及び置換を認識することになる。したがって、本発明の範囲は、この詳細な説明によってではなく、本明細書に添付された特許請求の範囲によって限定されることが意図される。

Claims (20)

  1. 集積回路用の相互接続構造を製造する方法であって、前記方法は、
    初期相互接続構造上に第１の金属層を堆積させるステップと、
    前記第１の金属層上に、凹状フィーチャが含まれているパターン化スペーサ層を形成するステップと、
    前記パターン化スペーサ層の凹状フィーチャをマスクとして使用して、前記第１の金属層に、及び前記初期相互接続構造に自己整合ビアをエッチングするステップと、
    前記第１の金属層の前記ビア及び前記パターン化スペーサ層の前記凹状フィーチャを第２の金属層で充填するステップと、
    前記パターン化スペーサ層を除去するステップと、
    前記第２の金属層をマスクとして使用して、前記第１の金属層に凹状フィーチャをエッチングするステップと、
    を含む、方法。
  2. 前記第１の金属層を堆積させるステップは、
    前記初期相互接続構造上にエッチング停止層（ＥＳＬ）を堆積させるステップと、前記エッチング停止層上に前記第１の金属層を堆積させるステップと、前記第１の金属層上に誘電体ハードマスクを堆積させるステップと
    を含む、請求項１に記載の方法。
  3. 前記パターン化スペーサ層は、前記誘電体ハードマスク上に形成される、請求項２に記載の方法。
  4. 前記初期相互接続構造は、層間絶縁フィーチャ、並びに前記層間絶縁フィーチャ間の金属線及び誘電体ハードマスク線を含み、前記誘電体ハードマスク線は、前記金属線の上に配置される、請求項１に記載の方法。
  5. 前記パターン化スペーサ層の前記凹状フィーチャを充填する有機平坦化層（ＯＰＬ）を堆積させるステップと、
    前記ＯＰＬ上に反射防止コーティング（ＡＲＣ）を堆積させるステップと、
    前記ＡＲＣ上にパターン化フォトレジスト層を形成するステップと、
    をさらに含む、請求項１に記載の方法。
  6. 前記第１の金属層における前記自己整合ビアの前記エッチングの後に、前記パターン化スペーサ層の前記凹状フィーチャから前記ＯＰＬを除去するステップ
    をさらに含む、請求項５に記載の方法。
  7. 前記パターン化スペーサ層より上にある前記第２の金属層の部分を除去するステップ
    をさらに含む、請求項１に記載の方法。
  8. 前記第１の金属層の前記凹状フィーチャを充填する層間絶縁層を堆積させるステップ
    をさらに含む、請求項１に記載の方法。
  9. 前記パターン化スペーサ層は、誘電体ハードマスク上に形成され、
    前記誘電体ハードマスクより上の前記層間絶縁層及び前記第２の金属層を除去するステップ
    をさらに含む、請求項８に記載の方法。
  10. 前記第２の金属層を前記層間絶縁層の最上部より下に凹ませるステップ
    をさらに含む、請求項９に記載の方法。
  11. 前記第２の金属層の上に前記凹状フィーチャを充填する追加の誘電体ハードマスク層を堆積させるステップ
    をさらに含む、請求項１０に記載の方法。
  12. 前記層間絶縁層の最上部より上の前記追加の誘電体ハードマスク層を除去するステップ
    をさらに含む、請求項１１に記載の方法。
  13. 前記パターン化スペーサ層は、誘電体ハードマスク上に形成され、
    前記誘電体ハードマスクより上の前記第２の金属層を除去するステップ
    をさらに含む、請求項１に記載の方法。
  14. キャップ材料の下の前記第１及び第２の金属層間に空隙を形成する前記キャップ材料を堆積させるステップ
    をさらに含む、請求項１３に記載の方法。
  15. 集積回路用の相互接続構造を製造する方法であって、前記方法は、
    初期相互接続構造上にエッチング停止層（ＥＳＬ）を堆積させるステップと、前記エッチング停止層上に第１の金属層を堆積させるステップと、前記第１の金属層上に誘電体ハードマスクを堆積させるステップと、
    前記誘電体ハードマスク上に、凹状フィーチャが含まれているパターン化スペーサ層を形成するステップと、
    前記パターン化スペーサ層の凹状フィーチャをマスクとして使用して、前記第１の金属層に、及び前記初期相互接続構造に自己整合ビアをエッチングするステップと、
    前記第１の金属層の前記ビア及び前記パターン化スペーサ層の前記凹状フィーチャを第２の金属層で充填するステップと、
    前記パターン化スペーサ層を除去するステップと、
    前記第２の金属層をマスクとして使用して、前記第１の金属層に凹状フィーチャをエッチングするステップと、
    前記第１の金属層の前記凹状フィーチャを充填する層間絶縁層を堆積させるステップと、
    を含む、方法。
  16. 前記パターン化スペーサ層の前記凹状フィーチャを充填する有機平坦化層（ＯＰＬ）を堆積させるステップと、
    前記ＯＰＬ上に反射防止コーティング（ＡＲＣ）を堆積させるステップと、
    前記ＡＲＣ上にパターン化フォトレジスト層を形成するステップと、
    をさらに含む、請求項１５に記載の方法。
  17. 前記第１の金属層に前記自己整合ビアをエッチングした後に、前記パターン化スペーサ層の前記凹状フィーチャからＯＰＬを除去するステップ
    をさらに含む、請求項１６に記載の方法。
  18. 前記パターン化スペーサ層より上にある前記第２の金属層の部分を除去するステップ
    をさらに含む、請求項１５に記載の方法。
  19. 前記初期相互接続構造は、層間絶縁フィーチャ、並びに前記層間絶縁フィーチャ間の金属線及び誘電体ハードマスク線を含み、前記誘電体ハードマスク線は、前記金属線の上に配置される、請求項１５に記載の方法。
  20. 集積回路用の相互接続構造を製造する方法であって、前記方法は、
    初期相互接続構造上にエッチング停止層（ＥＳＬ）を堆積させるステップと、前記エッチング停止層上に第１の金属層を堆積させるステップと、前記第１の金属層上に誘電体ハードマスクを堆積させるステップと、
    前記誘電体ハードマスク上に、凹状フィーチャが含まれているパターン化スペーサ層を形成するステップと、
    前記パターン化スペーサ層の前記凹状フィーチャを充填する有機平坦化層（ＯＰＬ）を堆積させるステップと、
    前記ＯＰＬ上に反射防止コーティング（ＡＲＣ）を堆積させるステップと、
    前記ＡＲＣ上にパターン化フォトレジスト層を形成するステップと、
    前記パターン化スペーサ層の凹状フィーチャをマスクとして使用して、前記第１の金属層に、及び前記初期相互接続構造に自己整合ビアをエッチングするステップと、
    前記パターン化スペーサ層の前記凹状フィーチャから前記ＯＰＬを除去するステップと、
    前記第１の金属層の前記ビア及び前記パターン化スペーサ層の前記凹状フィーチャを第２の金属層で充填するステップと、
    前記パターン化スペーサ層より上にある前記第２の金属層の部分を除去するステップと、
    前記パターン化スペーサ層を除去するステップと、
    前記第２の金属層をマスクとして使用して、前記第１の金属層に凹状フィーチャをエッチングするステップと、
    前記第１の金属層の前記凹状フィーチャを充填する層間絶縁層を堆積させるステップと、
    を含む、方法。
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