KR20120089697A - 4× 1/2 피치 릴리프 패터닝을 위해 이중 측벽 패터닝을 사용하여 메모리 라인들 및 구조들을 형성하는 장치 및 방법 - Google Patents

4× 1/2 피치 릴리프 패터닝을 위해 이중 측벽 패터닝을 사용하여 메모리 라인들 및 구조들을 형성하는 장치 및 방법 Download PDF

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Abstract

본 발명은 4× 1/2피치 릴리프(four times half pitch relief) 패터닝을 위해 이중 측벽 패터닝을 사용하여 메모리 라인들 및 구조들을 제조하기 위한 장치, 방법들, 및 시스템들을 제공한다. 본 발명은 기판 상에 배치된 제 1 템플릿 층으로부터 특징부들을 형성하고, 상기 특징부 근처에 1/2-피치 측벽 스페이서들을 형성하고, 하드마스크(hardmask)로서 상기 1/2-피치 측벽 스페이서들을 사용하여 제 2 템플릿 층에서 소형 특징부들을 형성하고, 상기 소형 특징부들 근처에 1/4-피치 측벽 스페이서들을 형성하고, 하드마스크로서 상기 1/4-피치 측벽 스페이서들을 사용하여 도체층으로부터 전도체 특징부들을 형성하는 것을 포함한다. 다수의 부가적인 특징들이 개시된다.

Description

4× 1/2 피치 릴리프 패터닝을 위해 이중 측벽 패터닝을 사용하여 메모리 라인들 및 구조들을 형성하는 장치 및 방법{APPARATUS AND METHODS OF FORMING MEMORY LINES AND STRUCTURES USING DOUBLE SIDEWALL PATTERNING FOR FOUR TIMES HALF PITCH RELIEF PATTERNING}

관련 출원들에 대한 상호-참조

본 출원은 발명의 명칭이 "4× 1/2 피치 릴리프 패터닝을 위한 이중 측벽 패터닝"인 2009년 10월 26일 출원된 미국 가특허출원 제 61/255,080호(대리인 관리 번호, SDㅡMXA-265)의 우선권을 주장하고, 이는 본원에 그 전체가 모든 목적에 대해 참고문헌으로 포함된다. 본 출원은 발명의 명칭이 "비용이 감소되는 패터닝을 위한 3D 매트릭스 어레이 메모리의 레이아웃"인 2009년 10월 26일 출원된 미국 가특허출원 제 61/255,085호(대리인 관리 번호, SDㅡMXA-266)의 우선권을 주장하고, 이는 본원에 그 전체가 모든 목적에 대해 참고문헌으로 포함된다.

본 출원은 또한 발명의 명칭이 "비용이 감소된 패터닝을 위한 3차원 매트릭스 어레이 메모리의 레이아웃을 위한 방법 및 장치"(대리인 관리 번호, SDㅡMXA-266)인 ______에 출원된 미국 특허 출원 제._______호에 대한 것이고 이는 본원에 그 전체가 모든 목적에 대해 참고문헌으로 포함된다.

본 출원은 또한 발명의 명칭이 "순차적인 측벽 패터닝을 사용하여 메모리 셀들을 위한 기둥(pillar)들을 형성하는 방법"(대리인 관리 번호, SDㅡMXA-267)인 ______에 출원된 미국 특허 출원 제._______호에 대한 것이고 이는 본원에 그 전체가 모든 목적에 대해 참고문헌으로 포함된다.

발명의 분야

본 발명은 비휘발성 메모리들, 보다 상세하게는 이중 측벽 패터닝에 의해 메모리 셀들을 위한 메모리 라인들 및 구조들을 형성하는 방법에 대한 것이다.

메모리 장치의 제조는 전형적으로 리소그래피, 다양한 구성 물질들의 증착, 패터닝, 에칭 등을 포함하는 다수의 단계들을 필요로 한다. 그러나, 개개의 메모리 소자(element)들의 사이즈의 연속적인 감소와, 이러한 메모리 소자들이 메모리 장치들에서 제조되는 밀도의 계속적인 증가는 현재의 리소그래피 및 패터닝 기술의 한계들을 시험한다. 예를 들어, 기존의 리소그래피 및 패터닝 기술은 전형적으로 약 32㎚미만의 피치를 갖는 특징부들을 형성하는데 잘 맞지 않는다. 사용가능한 기술들은 비교적 고가이고 이머전 리소그래피(immersion lithography), 극 자외선 반도체 리소그래피(EUVL; extreme ultraviolet lithography), 및/또는 전자 빔(e-beam) 직접 기록 리소그래피(electron beam direct writing lithography)와 같은 고가의 프로세스들을 필요로 한다. 따라서, 메모리 장치들에 사용하기 위해 메모리 셀들을 패터닝하는 개선되고 보다 비용 효과적인 방법들이 바람직하다. 특히, 작은 피치를 갖는 메모리 소자들을 형성하기 위한 장치들 및 방법들이 바람직하다.

본 발명의 목적은 이중 측벽 패터닝에 의해 메모리 셀들을 위한 메모리 라인들 및 구조들을 형성하기 위한 방법을 제공함에 있다.

몇몇 실시예들에서, 본 발명은 메모리를 위한 배선 패턴을 형성하기 위한 방법들을 제공한다. 이 방법들에는 기판 상에 배치된 제 1 템플릿 층으로부터 제 1 특징부들을 형성하는 단계; 상기 제 1 특징부들 근처에 제 1 측벽 스페이서(spacer)들을 형성하는 단계; 하드마스크(hardmask)로서 상기 제 1 측벽 스페이서들을 사용하여 제 2 템플릿 층에 제 2 특징부들을 형성하는 단계; 상기 제 2 특징부들 근처에 제 2 측벽 스페이서들을 형성하는 단계; 하드마스크로서 제 2 스페이서들을 사용하여 전도체 층으로부터 전도체 특징부들을 형성하는 단계가 포함된다.

몇몇 다른 실시예들에서, 본 발명은 메모리 어레이를 위한 배선 패턴을 제공한다. 배선 패턴은 기판 상에 배치된 제 1 템플릿 층으로부터 형성된 제 1 특징부들, 상기 제 1 특징부들 근처에 형성된 제 1 측벽 스페이서들, 하드마스크로서 상기 제 1 측벽 스페이서들을 사용하여 제 2 템플릿 층에 형성된 제 2 특징부들, 상기 제 2 특징부들 근처에 형성된 제 2 측벽 스페이서들, 하드마스크로서 제 2 스페이서들을 사용하여 전도체 층으로부터 형성된 전도체 특징부들로 형성된 구조를 포함한다.

또 다른 실시예들에서, 본 발명은 메모리를 위한 배선 패턴을 형성하는 방법들을 제공한다. 이 방법들은 기판 상에 배치된 제 1 템플릿 층으로부터 제 1 특징부들을 형성하는 단계; 상기 제 1 특징부들 근처에 측벽 스페이서들을 형성하는 단계; 하드마스크로서 측벽 스페이서들을 사용하여 제 2 템플릿 층에 제 2 특징부들을 형성하는 단계; 상기 제 2 특징부들의 측벽들 상에 전도성 물질을 증착시켜 전도체 특징부들을 형성하는 단계를 포함한다.

몇몇 다른 실시예들에서, 본 발명은 메모리 어레이를 위한 배선 패턴을 제공한다. 배선 패턴은 기판 상에 배치된 제 1 템플릿 층으로부터 형성된 제 1 특징부들, 상기 제 1 특징부들 근처에 형성된 측벽 스페이서들, 하드마스크로서 측벽 스페이서들을 사용하여 제 2 템플릿 층에 형성된 제 2 특징부들, 상기 제 2 특징부들의 측벽들 상에 전도성 물질을 증착시켜 형성된 전도체 특징부들로 형성된 구조를 포함한다.

다수의 부가적인 실시예들이 하기의 도면들을 참조하여 후술된다.

본 발명의 특징들은 하기의 도면들과 연계하여 고려되는 하기의 상세한 설명으로부터 보다 명확히 이해될 수 있고, 여기서 동일한 도면부호는 전체에 걸쳐 동일한 요소들을 나타낸다.

본 발명에 의하면, 메모리 장치들에 사용하기 위해 메모리 셀들을 패터닝하는 것이 개선될 수 있다.

도 1은 본 발명의 실시예들에 따른 예시적인 메모리 셀의 도면.
도 2a는 본 발명의 실시예들에 따른 예시적인 메모리 셀의 개략 사시도.
도 2b는 도 2a의 다수의 메모리 셀로부터 형성된 제 1의 예시적인 메모리 레벨의 일부분의 개략 사시도.
도 2c는 본 발명의 실시예들에 따른 제 1의 예시적인 3차원 메모리 어레이의 일부분의 개략 사시도.
도 2d는 본 발명의 실시예들에 따른 제 2의 예시적인 3차원 메모리 어레이의 일부분의 개략 사시도.
도 3은 본 발명의 실시예들에 따른 메모리 셀의 예시적인 실시예의 단면도.
도 4a 내지 도 4f는 본 발명의 실시예들에 따른 특징부의 예시적인 제조 중의 기판의 일부분의 제 1 시퀀스의 단면도들.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 특징부의 예시적인 제조 중의 기판의 일부분의 제 2 시퀀스의 단면도들.

본 발명은 1미크론 미만의 3차원 메모리 어레이들의 제조 비용 감소를 돕는다. 특히, 본 발명은 약 30㎚ 이하의 1/2피치(HP) 치수를 갖는 메모리 어레이 구조들을 형성하기 위해 (예를 들어, 각각 비교적 고가인) 이머젼 리소그래피, EUVL, 또는 전자 빔 직접 기록 리소그래피를 사용해야 하는 것을 회피하는 방법들을 제공한다.

본 발명의 몇몇 실시예들에서, 1/2피치 치수를 2×만큼 감소시키는데 사용될 수 있는 방법들이 제공되고 다른 실시예들에서, 1/2피치에서 4× 감소가 실현될 수 있다. 그러므로, 본 발명의 이중 측벽 패터닝 방법들을 사용하여, 비용 효과적인 32㎚ 리소그래피가 8㎚ 1/2피치 치수까지 떨어진 메모리 구조(예를 들어, 메모리 라인) 패터닝을 달성하는데 사용될 수 있다. 현재 기술에서, 이러한 개선은 32㎚로부터 22㎚로 16㎚로 11㎚로 8㎚로의 5세대의 32㎚ 리소그래피의 확장을 나타낸다. 그러나, 본 발명은 미래의 기술들을 확장하는 데에도 사용될 수 있음을 이해할 것이다.

본 발명에 따른 예시적인 실시예에서, 사용가능한 리소그래피 기술과 연관된 최소 피치보다 작은 피치(즉, EUVL 또는 전자 빔 직접 기록 리소그래피를 사용하지 않는 "최소 피치")를 갖는 메모리 라인들이 이중 측벽 패터닝을 사용하여 형성된다. 초기에, 2개의 템플릿 층들(예를 들어, Si3N4)이 층간 유전체(ILD) 또는 기판 상에 증착된 배선 층(예를 들어, 텅스텐(W)) 상에 형성된다. 에칭 정지층(예를 들어, SiO2)이 템플릿 층들 사이에 증착될 수 있고, 선택적인 접합 층들이 하위 템플릿 층과 상기 배선 층 사이 및 상기 배선 층과 상기 ILD 사이에 증착될 수 있다.

몇몇 실시예들에서, 라인들(또는 다른 특징부들)이 사용가능한 리소그래피 및 패터닝 기술에 적합한 최소 피치를 갖는 종래의 리소그래피(예를 들어, 32㎚ 기술)를 사용하여 제 1 템플릿 층에 패터닝된다. 측벽 하드마스크는 상기 라인들의 측면들 상에 형성된다. 상기 측벽 하드마스크는 상기 제 1 템플릿 층 라인 구조들의 어느 한 측면 상의 측벽 스페이서들을 포함한다. 상기 측벽 하드마스크는 원래의 라인 패턴의 최소 피치보다 작은 피치, 예를 들어, 원래의 라인 패턴의 피치의 약 1/2를 갖는다.

다음에, "1/2-피치" 측벽 하드마스크는 제 2 템플릿 층을 1/2-피치 라인들로 패터닝하는데 사용된다. 제 2 측벽 하드마스크는 1/2-피치 템플릿의 측면들 상에 형성된다. 이 제 2 측벽 하드마스크는 상기 제 2 템플릿 층 1/2-피치 라인들의 어느 한 측면 상의 측벽 스페이서들을 또한 포함하고 "1/2-피치" 측벽 하드마스크의 피치보다 작은, 예를 들어, 원래의 라인 패턴의 피치의 약 1/4 피치를 갖는다. 그 다음에 상기 "1/4-피치" 측벽 하드마스크는 3차원 메모리 어레이를 위한 메모리 라인들(예를 들어, 비트(bit) 및 워드(word) 라인들)과 같은 1/4 피치 구조들을 형성하는데 사용될 수 있다. 3차원 매트릭스 어레이는 본 발명에 따른 이중 측벽 패터닝을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 매트릭스 어레이는 상기 어레이의 제 1 축에 평행한 제 1 세트의 메모리 라인들과 상기 어레이의 제 2 축에 평행한 제 2 세트의 메모리 라인들을 포함한다. 상기 제 1 및 제 2 세트의 라인들은 서로 평행하지 않을 수 있다(예를 들어, 수직일 수 있다).

도 1은 본 발명에 따른 예시적인 메모리 셀(10)의 개략 예시도를 예시한다. 메모리 셀(10)은 스티어링 소자(14)에 커플링된 가역적 저항 전환 소자(12)를 포함한다. 가역적 저항 전환 소자(12)는 둘 이상의 상태 사이에서 가역적으로 전환될 수 있는 저항을 갖는 가역적 저항 전환 물질(따로 도시되지 않음)을 포함한다.

예를 들어, 가역적 저항 전환 물질인 소자(12)의 제조시 초기의, 저-저항 상태일 수 있다. 제 1 전압 및/또는 전류 인가시, 상기 물질은 고-저항 상태로 전환될 수 있다. 제 2 전압 및/또는 전류 인가시, 저-저항 상태로 가역적인 저항 전환 물질을 반환할 수 있다. 다르게는, 가역적 저항 전환 소자(12)는 제조시 초기의, 고-저항 상태일 수 있고, 적절한 전압(들) 및/또는 전류(들)의 인가시 저-저항 상태로 가역적으로 전환될 수 있다. 메모리 셀에 사용될 때, 하나의 저항 상태는 2진수 "0"을 나타낼 수 있는 반면, 다른 저항 상태는 2진수 "1"을 나타낼 수 있지만, 둘 이상의 데이터/저항 상태들이 사용될 수 있다. 다수의 가역적 저항 전환 물질들 및 가역적 저항 전환 소자들을 사용하는 메모리 셀들의 동작이 예를 들어, 발명의 명칭이 "다이오드와 저항 전환 물질을 포함하는 재기록가능한 메모리 셀"인 2005년 5월 9일 출원된 미국 특허출원 제 11/125,939호("'939 출원")에 설명되어 있고, 이는 모든 목적들에 대해 그 전체가 본원에 참고문헌으로서 포함된다.

스티어링 소자(14)는 가역적 저항 전환 소자(12) 양단 전압 및/또는 이 전환 소자를 통한 전류 흐름을 선택적으로 제한하여 비-옴 전도성을 보이는 박막 트랜지스터, 다이오드, 금속-절연체-금속 터널링 전류 장치, 또는 다른 유사한 스티어링 소자를 포함할 수 있다. 이런 식으로, 메모리 셀(10)은 2차원 또는 3차원 메모리 어레이의 일부로서 사용될 수 있고 데이터가 상기 어레이 내의 다른 메모리 셀들의 상태에 영향을 주지 않고 메모리 셀(10)로부터 읽거나 및/또는 이에 기록될 수 있다.

메모리 셀(10), 가역적 저항 전환 소자(12) 및 스티어링 소자(14)의 예시적 실시예들이 도 2a 내지 도 2d와 도 3을 참조하여 후술된다.

도 2a는 스티어링 소자(14)가 다이오드인 본 발명에 따른 메모리 셀(10)의 예시적인 실시예의 개략 사시도이다. 메모리 셀(10)은 제 1 전도체(20)와 제 2 전도체(22) 사이에서 다이오드(14)와 직렬로 커플링된 가역적 저항 전환 소자(12)를 포함한다. 몇몇 실시예들에서, 장벽 층(24)이 가역적 저항 전환 소자(12)와 다이오드(14) 사이에 형성될 수 있고, 장벽 층(31, 33)들이 가역적 저항 전환 소자(12)와 제 2 전도체(22) 사이에 형성될 수 있다. 부가적인 장벽 층(28)이 다이오드(14)와 제 1 전도체(20) 사이에 형성될 수 있다. 예를 들어, 장벽 층(24, 28, 31, 33)들은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 다른 유사한 장벽 층 물질을 포함할 수 있다.

다이오드(14)는 상기 다이오드의 p-영역 위에 n-영역을 갖는 상향 지향(upward pointing) 또는 다이오드의 n-영역 위에 p-영역을 갖는 하향 지향이든 관계없는, 수직 다결정질 p-n 또는 p-i-n 다이오드와 같은 임의의 적절한 다이오드를 포함할 수 있다. 다이오드(14)의 예시적인 실시예들은 도 3을 참조하여 후술된다.

제 1 전도체(20) 및/또는 제 2 전도체(22)는 텅스텐과 같은 임의의 적절한 전도성 물질, 임의의 적절한 금속, 고농도 도핑된 반도체 물질, 전도성 규화물, 전도성 규화물-게르마나이드(germanide), 전도성 게르마나이드, 또는 이와 유사한 것을 포함할 수 있다. 도 2a의 실시예에서, 제 1 및 제 2 전도체(20, 22)들 각각은 레일-형상이고 상이한 방향들(예를 들어, 실질적으로 서로에 대해 직각)로 연장한다. 다른 전도체 형상들 및/또는 구성들이 사용될 수 있다. 몇몇 실시예들에서, 장벽 층들, 접합 층들, 반사 방지 코팅들, 및/또는 이와 유사한 것(미도시)이 장치 제조를 돕고 장치 성능을 개선하기 위해 제 1 전도체(20) 및/또는 제 2 전도체(22)와 함께 사용될 수 있다.

도 2b는 도 2a의 메모리 셀(10)들과 같은, 다수의 메모리 셀(10)로부터 형성되는 제 1 메모리 레벨(30)의 일부분의 개략 사시도이다. 간략함을 위해, 가역적 저항 전환 소자(12), 다이오드(14), 및 장벽 층(24, 28, 31, 33)들은 따로 도시되지 않는다. 메모리 어레이(30)는 (도시된 바와 같이) 다수의 메모리 셀이 커플링되는 다수의 비트 라인(제 2 전도체(22))과 워드 라인들(제 1 전도체(20))을 포함한다. 이러한 예시적인 실시예에서, 제 1 전도체(20)와 제 2 전도체(22)는 약 16㎚ 내지 약 8㎚, 보다 일반적으로는 약 22㎚ 내지 약 3㎚의 피치로 규칙적으로 이격되어 있다. 다른 메모리 어레이 구성들이, 다중 레벨들의 메모리로서 사용될 수 있다.

예를 들어, 도 2c는 제 2 메모리 레벨(44) 아래에 위치하는 제 1 메모리 레벨(42)을 포함하는 모놀리식 3차원 어레이(40a)의 일부분의 개략 사시도이다. 메모리 레벨(42, 44)들 각각은 교차점(cross-point) 어레이 내에 다수의 메모리 셀(10)을 포함한다. 당업자는 부가적인 층들(예를 들어, 레벨-간 유전체)이 상기 제 1 및 제 2 메모리 레벨들(42, 44) 사이에 존재할 수 있지만, 단순함을 위해 도 2c에 도시되지 않음을 이해할 것이다. 다른 메모리 어레이 구성들이 부가적인 레벨들의 메모리로서 사용될 수 있다. 도 2c의 실시예에서, 모든 다이오드는 다이오드들의 저부 또는 최상부에 p-도핑된 영역을 갖는 p-i-n 다이오드들이 사용되는지에 따라 상향 또는 하향과 같은, 동일한 방향으로 "지향"할 수 있어, 다이오드 제조를 단순화한다.

예를 들어, 몇몇 실시예들에서, 상기 메모리 레벨들은 발명의 명칭이 "고밀도 3차원 메모리 셀"인 미국 특허 제 6,952,030호에 설명된 바와 같이 형성될 수 있고, 이는 본원에 모든 목적에 대해 그 전체가 참고문헌으로서 포함된다. 예를 들어, 도 2d에 도시된 바와 같이 상기 제 1 메모리 레벨 위에 위치한 제 2 메모리 레벨의 하위 전도체들로서 상기 제 1 메모리 레벨의 상위 전도체들이 사용될 수 있다. 이러한 실시예들에서, 인접한 메모리 레벨들 상의 다이오드들은 본원에 그 전체가 모든 목적에 대해 참고문헌으로서 포함되는, 발명의 명칭이 "크고 균일한 전류를 갖는 상향 지향 P-I-N 다이오드들의 대규모 어레이"인 2007년 3월 27일 출원된 미국 특허출원 제 11/692,151호("'151 출원")에 설명된 바와 같이 반대 방향들을 바람직하게는 지향한다. 예를 들어, 도 2d에 도시된 바와 같이, 상기 제 1 메모리 레벨(42)의 다이오드들은 화살표 D1으로 지시된 바와 같이 상향 지향 다이오드들일 수 있고(예를 들어, 다이오드들의 저부에 p영역들을 가짐), 상기 제 2 메모리 레벨(44)의 다이오드들이 화살표 D2로 지시된 바와 같이 하향 지향 다이오드들일 수 있거나(예를 들어, 상기 다이오드들의 저부에 n 영역들을 가짐), 또는 그 역도 성립한다.

모놀리식 3차원 메모리 어레이는 개재하는 기판들 없이, 웨이퍼와 같은, 단일 기판 상에 다중 메모리 레벨들이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층들은 기존의 레벨(들)의 층들 상에 직접 성장 또는 증착된다. 대조적으로, 스택형(stacked) 메모리들은 Leedy의 발명의 명칭이 "3차원 구조 메모리"인 미국 특허 제 5,915,167호에서와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 각각의 위에 메모리 레벨들을 접합하여 구성되었다. 기판들은 접합 전에 메모리 레벨들로부터 박형화되거나 제거될 수 있지만, 상기 메모리 레벨들이 초기에 별개의 기판들 상에 형성되어 있으므로, 이러한 메모리들은 진짜 모놀리식 3차원 메모리 어레이들은 아니다.

도 3은 도 2a의 메모리 셀(10)의 예시적인 실시예의 단면도이다. 특히, 메모리 셀(10)은 탄소 기반 가역적 저항 전환 소자(12; 남아있는 설명에서 "탄소 층(12)"으로 칭함), 다이오드(14), 제 1 및 제 2 전도체(20, 22)들을 포함할 수 있다. 메모리 셀(10)은 장치 성능을 개선하고 및/또는 장치 제조를 돕기 위해 제 1 및/또는 제 2 전도체(20, 22)들과 함께 사용될 수 있는 접합 층들, 반사 방지 코팅들, 또는 이와 유사한 것(미도시) 및 장벽층(24, 28, 31, 33), 규화물 층(50), 규화물-형성 금속 층(52), 및 유전체 층(58)을 포함할 수 있다. 메모리 셀(10)은 하나 이상의 측벽 라이너(54)를 포함할 수도 있다.

상술한 바와 같이, 다이오드(14)는 상향 또는 하향 중 어느 하나를 지향할 수 있는, 수직 p-n 또는 p-i-n 다이오드일 수 있다. 인접한 메모리 레벨들이 전도체들을 공유하는 도 2d의 실시예에서, 인접한 메모리 레벨들은 바람직하게는 제 1 메모리 레벨을 위한 하향-지향 p-i-n 다이오드들과 인접한 제 2 메모리 레벨을 위한 상향-지향 p-i-n 다이오드들(또는 그 역)과 같은 반대 방향들을 지향하는 다이오드들을 가질 수 있다.

몇몇 실시예들에서, 다이오드(14)는 폴리실리콘, 다결정질 실리콘-게르마늄 합금, 폴리게르마늄 또는 임의의 다른 적절한 물질과 같은 다결정질 반도체 물질로부터 형성될 수 있다. 예를 들어, 다이오드(14)는 고농도 도핑된 n+ 폴리실리콘 영역(14a), 상기 n+ 폴리실리콘 영역(14a) 상의 저농도 도핑된 또는 고유(우연히 도핑된) 폴리실리콘 영역(14b)과, 고유 영역(14b) 상의 고농도 도핑된 p+ 폴리실리콘 영역(14c)을 포함할 수 있다. n+와 p+ 영역들의 위치는 역전될 수 있음을 이해할 것이다.

몇몇 실시예들에서, 얇은 게르마늄 및/또는 실리콘-게르마늄 합금층(미도시)이 n+ 폴리실리콘 영역(14a)으로부터 고유 영역(14b)으로의 불순물 이동을 방지 및/또는 감소시키기 위해 n+ 폴리실리콘 영역(14a)에 형성될 수 있다. 이러한 층의 사용은 예를 들어, 본원에 모든 목적에 대해 그 전체가 참고문헌으로서 포함되는, 발명의 명칭이 "N-타입 불순물 확산을 최소화하기 위해 증착된 반도체 구조 및 제조 방법"인 2005년 12월 9일 출원된 미국 특허출원 제 11/298,331호("331 출원")에 설명되어 있다. 몇몇 실시예들에서, 수백 Å 이하의 실리콘-게르마늄 합금(약 10 %) 또는 더 많은 게르마늄이 사용될 수 있다.

티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 다른 유사한 장벽 층 물질과 같은 장벽 층(28)이 제 1 전도체(20)와 n+ 영역(14a) 사이에 형성될 수 있다(이는 예를 들어, 금속 원자들의 폴리실리콘 영역들로의 이동을 방지 및/또는 감소시키기 위해서이다).

다이오드(14)가 증착 실리콘(예를 들어, 비정질 또는 다결정질)으로부터 제조되면, 규화물 층(50)이 증착 실리콘을, 제조된 바와 같이, 저-저항 상태로 배치하기 위해 다이오드(14) 상에 형성될 수 있다. 이러한 저 저항 상태는 증착 실리콘을 저 저항 상태로 전환하는데 큰 전압이 필요하지 않기 때문에 메모리 셀(10)의 보다 쉬운 프로그래밍을 허용한다. 예를 들어, 티타늄 또는 코발트와 같은 규화물-형성 금속층(52)이 p+ 폴리실리콘 영역(14c) 상에 증착될 수 있다. 몇몇 실시예들에서, 부가적인 질산염 층(미도시)이 규화물-형성 금속 층(52)의 최상부 표면에 형성될 수 있다. 특히, 티타늄과 같은 고 반응성 금속들에 대해, TiN 층과 같은 부가적인 캡(cap) 층이 규화물-형성 금속 층(52) 상에 형성될 수 있다. 그러므로, 이러한 실시예들에서, Ti/TiN 스택이 p+ 폴리실리콘 영역(14c)의 최상부에 형성된다.

규화물-형성 금속 층(52)의 형성 후에, RTA 단계가 규화물 층(50)을 형성하기 위해 약 1분 동안 약 540℃에서 수행되어, 상기 규화물-형성 금속 층(52)의 전부 또는 일부를 소비할 수 있다. RTA 단계 후에, 규화물-형성 금속 층(52)으로부터 임의의 잔류 질화물 층이 상술한 바와 같이, 및 당업계에 공지된 바와 같이, 습식 화학약품을 사용하여 벗겨질 수 있다.

티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 다른 유사한 장벽 층 물질을 포함하는, 장벽 층(24)이 규화물-형성 금속 층(52) 상에 형성될 수 있다.

탄소 층(12)은 탄소 기반 물질을 포함한다. 예를 들어, 탄소 층(12)은 비정질 탄소("aC")를 포함할 수 있다. 다른 실시예들에서, 탄소 층(12)은 그라핀(graphene), 흑연, 탄소 나노-튜브 물질들, 비정질 다이아몬드 유사 탄소 등을 포함할 수 있다.

티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 다른 유사한 장벽 층 물질을 포함하는, 장벽 층(31, 33)들이 탄소 층(12) 상에 형성될 수 있다.

본 발명의 예시적인 실시예들에 따라, 실질적으로 평행하고, 실질적으로 같은-평면의 메모리 라인들 또는 레일들이 도 4a 내지 도 4f에 예시된 순차적 측벽 패터닝 과정을 사용하여 형성된다. 도 4a는 본 발명의 이중 측벽 패터닝 과정에 사용될 수 있는 층(400)들의 예시적인 스택의 단면을 예시한다. 도시한 바와 같이, 제 1 템플릿 층(402)이 에칭 정지 층(404) 상에 증착된다. 상기 에칭 정지 층(404)은 제 2 템플릿 층(406) 상에 있는데, 이 템플릿 층은 선택적인 접합 층(408) 위에 또는 전도체 층(410) 위에 직접 형성된다. 상기 전도체 층(410)은 층간 유전체(414)에 경계지어진 접합 층(412) 상에 형성된다. 상술한 바와 같이, 다른 메모리 및/또는 배선 층들이 상기 층 스택(400) 위아래에 형성될 수 있다.

상기 제 1 및 제 2 템플릿 층(402, 406)들이 실리콘 질화물(Si3N4) 또는 임의의 실시가능한 템플릿 물질일 수 있다. 이러한 층들은 약 50㎚ 내지 약 500㎚ 두께일 수 있다. 상기 에칭 정지 층(404)은 실리콘 이산화물(SiO2) 또는 임의의 실시가능한 에칭 정지 물질일 수 있고 약 10㎚ 내지 약 200㎚ 두께일 수 있다. 상기 접합 층(408, 412)들은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 임의의 실시가능한 접합 물질일 수 있고 약 20 내지 약 500Å, 바람직하게는 약 100Å 두께일 수 있다. 다른 접합 층 물질들 및/또는 두께들이 사용될 수 있다. 몇몇 실시예들에서, 접합 층(408, 412)들은 선택적일 수 있다.

전도체 층(410)은 텅스텐(W) 또는 임의의 적절한 금속과 같은 임의의 적절한 전도성 물질, 고농도 도핑된 반도체 물질, 전도성 규화물, 전도성 규화물-게르마나이드, 전도성 게르마나이드, 또는 임의의 적절한 방법(예를 들어, 화학 기상 증착법("CVD"), 물리 기상 증착법("PVD") 등)에 의해 증착되는 임의의 실시가능한 배선 물질을 포함할 수 있다. 적어도 하나의 실시예에서, 전도성 층(106)이 약 200 내지 약 2500Å의 텅스텐 두께일 수 있다. 다른 전도성 층 물질들 및/또는 두께들이 사용될 수 있다.

도 4b로 가면, 제 1 템플릿 층(402)이 사용가능한 리소그래피 및 패터닝 기술에 적합한 최소 피치를 갖는 종래의 리소그래피(예를 들어, 32㎚ 기술)를 사용하여 레일들/라인들(또는 다른 특징부들)로 패터닝된다. 도 4b에 도시된 라인 특징부들은 해당 페이지 안으로 및 해당 페이지로부터 연장하고, 단면도로 도시되어 있다. 다음에, 예를 들어, 폴리실리콘에 대해, 등각 라이너(conformal liner)를 증착시키고 등방성 에칭 단계를 수행하여, 측벽 하드마스크(416)가 상기 제 1 템플릿 층(402)에 패터닝된 상기 라인 특징부들의 측면들 상에 형성된다. 결과적인 측벽 하드마스크(416)는 도 4b에 도시된 바와 같이 상기 제 1 템플릿 층(402) 라인 특징부들의 어느 한 측면 상에 측벽 스페이서들을 포함한다. 상기 측벽 하드마스크(416)는 원래의 라인 패턴의 최소 피치보다 작은데, 예를 들어, 원래의 라인 패턴의 피치의 1/2이다. 상기 측벽 스페이서들은 상기 최소 피치의 1/2보다 큰 폭을 갖는 공간들에 의해 분리되어 있다. 예를 들어, 상기 라인 특징부들의 폭에 대한 상기 공간들의 폭의 비는 약 3:1이다. 폴리실리콘 또는 임의의 실시가능한 물질이 측벽 하드마스크(416)를 형성하는데 사용될 수 있다. 그 다음에 습식 에칭 공정이 도 4c에 도시된 바와 같이 상기 측벽 하드마스크(416) 스페이서들 사이에 남아 있는 제 1 템플릿 층(402; 즉, 상기 라인 특징부들)을 제거하는데 사용될 수 있다. 몇몇 실시예들에서, 상기 제 2 템플릿 층(406)은 선택적으로 SiO2일 수 있고 또는 에칭 정지 층(404)이 필요하지 않도록 유사한 상기 제 1 템플릿 층(402)과 유사한 에칭 속도 비를 갖는다.

다음에, 상기 "1/2 피치" 측벽 하드마스크(416)가 도 4d에 도시된 바와 같이 1/2 피치 라인들에 상기 제 2 템플릿 층(406)을 패터닝하는데 사용된다. 다시 한번 등각 라이너를 증착시키고 등방성 에칭 단계를 수행하여, 측벽 하드마스크(418)가 상기 제 2 템플릿 층(406)에 패터닝된 상기 라인들의 측면들 상에 형성된다. 결과적인 측벽 하드마스크(418)는 도 4e에 도시된 바와 같이 상기 제 2 템플릿 층(406) 라인 구조들의 어느 한 측면 상의 측벽 스페이서들을 포함한다. 이 제 2 측벽 하드마스크(418)는 상기 "1/2 피치" 측벽 하드마스크(416)의 피치보다 작은 피치, 예를 들어, 원래의 라인 패턴의 약 1/4 피치를 갖는다. 그 다음에 습식 에칭 공정이 상기 측벽 하드마스크(416) 사이에서 남아 있는 제 2 템플릿 층(406)을 제거하는데 사용될 수 있다.

그 다음에 상기 "1/4 피치" 측벽 하드마스크(418)는 도 4f에 도시된 바와 같이 메모리 라인들(예를 들어, 비트와 워드 라인들)과 같은 1/4 피치 구조들을 형성하기 위해 상기 전도체 층(410)을 에칭하는데 사용될 수 있다. 그 다음에 유전체 갭 충전 물질 SiO2가 증착되고 평탄화 공정이 4× HP 릴리프 패터닝된 특징부들을 레벨링하기 위해 사용될 수 있다. 실리콘 질화물, 실리콘 산화질화물(oxynitride), 저 K 유전체 등과 같은 다른 유전체 물질들 및/또는 다른 유전체 층 두께들이 사용될 수 있다. 예시적인 저 K 유전체들에는 탄소 도핑된 산화물들, 실리콘 탄소 층들 또느 이와 유사한 것이 포함된다.

이제 도 5a 내지 도 5f로 가면, 본 발명에 따른 순차적 측벽 패터닝 공정을 사용하여 실질적으로 평행하고 실질적으로 같은-평면의 메모리 라인들 또는 레일들을 형성하는 제 2 예시적 공정이 예시되어 있다. 도 5a는 본 발명의 이중 측벽 패터닝 공정에서 사용될 수 있는 층들의 예시적 스택(500)의 단면을 예시한다. 도시된 바와 같이, 제 1 템플릿 층(502)이 에칭 정지 층(504)에 증착되어 있다. 상기 에칭 정지 층(504)은 제 2 에칭 정지 층(508) 상에 형성된 제 2 템플릿 층(506) 상에 있다. 상기 제 2 에칭 정지 층(508)은 층간 유전체(510) 상에 형성되어 있다. 상술한 바와 같이, 다른 메모리 및/또는 배선 층들이 층 스택(500) 위아래에 형성될 수 있다.

상기 제 1 및 제 2 템플릿 층(502, 506)들은 실리콘 질화물(Si3N4) 또는 임의의 실시가능한 템플릿 물질일 수 있다. 이러한 층들은 약 50㎚ 내지 약 500㎚두께일 수 있다. 상기 에칭 정지 층(504, 508)들은 실리콘 이산화물(SiO2) 또는 임의의 실시가능한 에칭 정지 물질일 수 있고 약 10㎚ 내지 약 200㎚ 두께일 수 있다. 몇몇 실시예들에서, 에칭 정지 층(504, 508)들은 선택적일 수 있다.

도 5b로 가면, 상기 제 1 템플릿 층(502)은 사용가능한 리소그래피 및 패터닝 기술에 적합한 최소 피치를 갖는 종래의 리소그래피(예를 들어, 32㎚ 기술)를 사용하여 레일들/라인들(또는 다른 특징부들)로 패터닝된다. 도 5b에 도시된 라인 특징부들이 해당 페이지 안으로 및 해당 페이지로부터 연장하고, 단면도로 도시되어 있다. 다음에, 예를 들어, 폴리실리콘에 대해, 등각 라이너를 증착하고 등방성 에칭 단계를 수행하여, 측벽 하드마스크(512)가 상기 제 1 템플릿 층(502)에 패터닝된 상기 라인 특징부들의 측면들 상에 형성된다. 결과적인 측벽 하드마스크(512)는 도 5b에 도시된 바와 같이 상기 제 1 템플릿 층(502) 라인 특징부들의 어느 한 측면 상의 측벽 스페이서들을 포함한다. 상기 측벽 하드마스크(512)는 원래의 라인 패턴의 최소 피치보다 작은 피치, 예를 들어, 원래의 라인 패턴의 피치의 약 1/2 피치를 갖는다. 상기 측벽 스페이서들은 상기 최소 피치의 1/2보다 큰 폭을 갖는 공간들에 의해 분리되어 있다. 예를 들어, 상기 라인 특징부(502)들의 폭에 대한 상기 공간들의 폭의 비는 약 3:1일 수 있다. 폴리실리콘 또는 임의의 실시가능한 물질은 상기 측벽 하드마스크(512)를 형성하는데 사용될 수 있다. 그 다음에 습식 에칭 공정이 도 5c에 도시된 바와 같이 상기 측벽 하드마스크(512) 스페이서들 사이에서 남아있는 제 1 템플릿 층(502)(즉, 라인 특징부들)을 제거하는데 사용될 수 있다. 상기 에칭 공정이 상기 측벽 하드마스크(512) 스페이서들 사이에서 상기 선택적인 에칭 정지 층(504) 라인 특징부들을 제거하는데 사용될 수도 있다. 몇몇 실시예들에서, 상기 제 2 템플릿 층(506)은 에칭 정지 층(504)이 필요하지 않도록, 선택적으로 SiO2이거나 또는 상기 제 1 템플릿 층(502)과 유사한 에칭 속도 비를 가질 수 있다.

다음에, 상기 "1/2" 측벽 하드마스크(512)가 도 5d에 도시된 바와 같이 상기 제 2 템플릿 층(506)을 1/2 피치 라인들로 패터닝하는데 사용된다. 예를 들어, 상기 제 2 선택적 에칭 정지 층(508)에 대한 시간설정 에칭(timed etch) 또는 종점 검출 에칭(end point detection etch)이 사용될 수 있다. 도 5e로 가면, 전도성 물질(514)이 측벽 전도체들을 형성하도록 상기 라인 특징부(506)들 상에 등각으로 증착될 수 있다. 선택적으로, 접합/장벽 층 물질(516)이 상기 전도성 물질(514) 전에 증착될 수 있다. 몇몇 실시예들에서, TiN은 상기 접합 층 물질(516)로서 그리고 W는 상기 전도성 물질(514)로서 사용될 수 있다. 다른 실시예들에서, TaN이 상기 접합/장벽 층 물질(516)로서 그리고 구리(Cu)가 상기 전도성 물질(514)로서 사용될 수 있다. 이러한 실시예들에서, Cu 라인들은 순차적으로 선택적 증착 공정을 사용하여 무전해(electroless) TaN으로 코팅될 수 있다.

다음에, SiO2와 같은 유전체 물질이 증착될 수 있고 평탄화 공정(예를 들어, 화학 기계적 평탄화, 에치 백(etch back) 등)이 4× HP 릴리프 증착된 특징부들을 레벨링하는데 사용될 수 있다. 실리콘 질화물, 실리콘 산화질화물, 저 K 유전체들 등과 같은 다른 유전체 물질들, 및/또는 다른 유전체 층 두께들이 사용될 수 있다. 예시적인 저 K 유전체들에는 탄소 도핑된 산화물, 실리콘 탄소 층, 또는 이와 유사한 것이 포함된다. 몇몇 실시예들에서, 남아있는 제 2 템플릿 층 물질(506)이 도 5f에 도시된 바와 같이 제거될 수 있고 그 다음에 유전체 갭 충전 물질이 증착되고 평탄화될 수 있다.

당업자는 본 발명에 따른 대안적인 메모리 구조들이 다른 유사한 기술들을 사용하여 제조될 수 있음을 이해할 것이다. 예를 들어, 다이오드(14) 아래에 탄소 층(12)을 포함하는 메모리 셀들이 형성될 수 있다.

상술한 설명은 본 발명의 예시적인 실시예들만을 개시한다. 본 발명의 범위 내에 있는 개시한 장치 및 방법들의 수정예들이 당업자에게 아주 명백할 것이다. 예를 들어, 상술한 실시예들 중 임의의 것에서, 탄소 기반 물질이 다이오드(14)들 아래에 위치할 수 있다. 설명된 바와 같이, 비록 본 발명이 주로 비정질 탄소를 참조하여 설명되었지만, 다른 탄소 기반 물질들도 유사하게 사용될 수 있다. 또한, 각각의 탄소 기반 층은 바람직하게는 스티어링 요소와 직렬인 MIM 스택을 형성하기 위해 티타늄 질화물 또는 다른 장벽/접합 층들과 같은 2개의 전도성 층들을 사이에 형성된다.

따라서, 비록 본 발명이 그 예시적인 실시예들에 관해 개시되었지만, 다른 실시예들도 하기의 청구범위에 정의된 바와 같은, 본 발명의 사상 및 범위 내에 들 수 있음을 이해해야 한다.

10: 메모리 셀 12: 가역적 저항 전환 소자
14: 스티어링 소자 20: 제 1 전도체
22: 제 2 전도체 24, 28, 31, 33: 장벽 층
42: 제 1 메모리 레벨 44: 제 2 메모리 레벨
50: 규화물 층 52: 규화물-형성 금속 층

Claims (28)

  1. 메모리를 위한 배선 패턴을 형성하는 방법에 있어서,
    기판 상에 배치되는 제 1 템플릿 층으로부터 제 1 특징부들을 형성하는 단계;
    상기 제 1 특징부들 근처에 제 1 측벽 스페이서들을 형성하는 단계;
    하드마스크로서 상기 제 1 측벽 스페이서들을 사용하여 제 2 템플릿 층에 제 2 특징부들을 형성하는 단계;
    상기 제 2 특징부들 근처에 제 2 측벽 스페이서들을 형성하는 단계;
    하드마스크로서 상기 제 2 측벽 스페이서들을 사용하여 전도체 층에 전도체 특징부들을 형성하는 단계를 포함하는, 메모리용 배선 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 특징부들은 최소 피치 성능을 갖는 리소그래피 장치를 사용하여 형성되고 상기 제 1 특징부들은 리소그래피 장치의 상기 최소 피치 성능을 사용하여 최소 피치로 형성되는, 메모리용 배선 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 측벽 스페이서들은 상기 최소 피치보다 작은 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  4. 제 2 항에 있어서,
    상기 제 1 측벽 스페이서들은 상기 최소 피치의 약 1/2 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 측벽 스페이서들은 상기 제 1 측벽 스페이서들의 피치보다 작은 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  6. 제 2 항에 있어서,
    상기 제 2 측벽 스페이서들은 상기 최소 피치의 약 1/4 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 특징부들을 형성하기 전에 상기 제 1 특징부들을 제거하는 단계를 더 포함하는, 메모리용 배선 패턴 형성 방법.
  8. 메모리 어레이를 위한 배선 패턴에 있어서,
    기판 상에 배치된 제 1 템플릿 층으로부터 형성된 제 1 특징부들, 상기 제 1 특징부들 근처에 형성된 제 1 측벽 스페이서들, 하드마스크로서 상기 제 1 측벽 스페이서들을 사용하여 제 2 템플릿 층에 형성된 제 2 특징부들, 상기 제 2 특징부들 근처에 형성된 제 2 측벽 스페이서들, 하드마스크로서 상기 제 2 스페이서들을 사용하여 전도체 층으로 형성된 전도체 특징부들로 형성된 구조를 포함하는 메모리 어레이용 배선 패턴.
  9. 제 8 항에 있어서,
    상기 제 1 특징부들은 최소 피치 성능을 갖는 리소그래피 장치를 사용하여 형성되고, 상기 제 1 특징부들은 상기 리소그래피 장치의 최소 피치 성능을 사용하여 최소 피치로 형성되는, 메모리 어레이용 배선 패턴.
  10. 제 9 항에 있어서,
    상기 제 1 측벽 스페이서들은 상기 최소 피치보다 작은 피치를 갖는, 메모리 어레이용 배선 패턴.
  11. 제 9 항에 있어서,
    상기 제 1 측벽 스페이서들은 상기 최소 피치의 약 1/2 피치를 갖는 메모리 어레이용 배선 패턴.
  12. 제 8 항에 있어서,
    상기 제 2 측벽 스페이서들은 상기 제 1 측벽 스페이서들의 피치보다 작은 피치를 갖는, 메모리 어레이용 배선 패턴.
  13. 제 9 항에 있어서,
    상기 제 2 측벽 스페이서들은 상기 최소 피치의 약 1/4 피치를 갖는, 메모리 어레이용 배선 패턴.
  14. 제 8 항에 있어서,
    상기 제 1 특징부들과 상기 제 2 특징부들이 제거되는, 메모리 어레이용 배선 패턴.
  15. 메모리를 위한 배선 패턴을 형성하는 방법에 있어서,
    기판 상에 배치된 제 1 템플릿 층으로부터 제 1 특징부들을 형성하는 단계;
    상기 제 1 특징부들 근처에 측벽 스페이서들을 형성하는 단계;
    하드마스크로서 측벽 스페이서들을 사용하여 제 2 템플릿 층에 제 2 특징부들을 형성하는 단계;
    상기 제 2 특징부들의 측벽들 상에 전도성 물질을 증착시켜 전도체 특징부들을 형성하는 단계를 포함하는, 메모리용 배선 패턴 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 1 특징부들은 최소 피치 성능을 갖는 리소그래피 장치를 사용하여 형성되고, 상기 제 1 특징부들은 상기 리소그래피 장치의 상기 최소 피치 성능을 사용하여 최소 피치로 형성되는, 메모리용 배선 패턴 형성 방법.
  17. 제 16 항에 있어서,
    상기 측벽 스페이서들은 상기 최소 피치보다 작은 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  18. 제 16 항에 있어서,
    상기 측벽 스페이서들은 상기 최소 피치의 약 1/2 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  19. 제 15 항에 있어서,
    상기 전도체 특징부들은 상기 측벽 스페이서들의 피치보다 작은 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  20. 제 16 항에 있어서,
    상기 전도체 특징부들은 상기 최소 피치의 약 1/4 피치를 갖는, 메모리용 배선 패턴 형성 방법.
  21. 제 15 항에 있어서,
    상기 제 2 특징부들을 형성하기 전에 상기 제 1 특징부들을 제거하는 단계를 더 포함하는, 메모리용 배선 패턴 형성 방법.
  22. 메모리 어레이를 위한 배선 패턴에 있어서,
    기판 상에 배치된 제 1 템플릿 층으로부터 형성된 제 1 특징부들, 상기 제 1 특징부들 근처에 형성된 측벽 스페이서들, 하드마스크로서 상기 측벽 스페이서들을 사용하여 제 2 템플릿 층에 형성된 제 2 특징부들, 상기 제 2 특징부들의 측벽들 상에 전도성 물질을 증착시켜 형성된 전도체 특징부들로 형성된 구조를 포함하는, 메모리 어레이용 배선 패턴.
  23. 제 22 항에 있어서,
    상기 제 1 특징부들은 최소 피치 성능을 갖는 리소그래피 장치를 사용하여 형성되고, 상기 제 1 특징부들은 상기 리소그래피 장치의 최소 피치 성능을 사용하여 최소 피치로 형성되는, 메모리 어레이용 배선 패턴.
  24. 제 23 항에 있어서,
    상기 측벽 스페이서들은 상기 최소 피치보다 작은 피치를 갖는, 메모리 어레이용 배선 패턴.
  25. 제 23 항에 있어서,
    상기 측벽 스페이서들은 상기 최소 피치의 약 1/2인 피치를 갖는, 메모리 어레이용 배선 패턴.
  26. 제 22 항에 있어서,
    상기 전도체 특징부들은 상기 제 1 측벽 스페이서들의 피치보다 작은 피치를 갖는, 메모리 어레이용 배선 패턴.
  27. 제 23 항에 있어서,
    상기 전도체 특징부들은 상기 최소 피치의 약 1/4 피치를 갖는, 메모리 어레이용 배선 패턴.
  28. 제 22 항에 있어서,
    상기 제 1 특징부들과 상기 제 2 특징부들이 제거되는, 메모리 어레이용 배선 패턴.
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