KR20100120117A - 듀얼 다마신 공정과 임프린트 리소그래피를 사용하여 3차원 메모리 어레이에서 메모리 라인과 비아를 형성하는 방법과 장치 - Google Patents

듀얼 다마신 공정과 임프린트 리소그래피를 사용하여 3차원 메모리 어레이에서 메모리 라인과 비아를 형성하는 방법과 장치 Download PDF

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Abstract

본 발명은, 다중 깊이 임프린트 리소그래피 마스크 및 다마신 공정을 사용하여 3차원 메모리 어레이를 형성하기 위한 시스템, 장치 및 방법을 제공한다. 3차원 메모리에서 메모리 층을 제조하기 위한 임프린트 리소그래피 마스크가 기술된다. 마스크는 다마신 공정에 사용되는 전사 재료에 임프린트를 행하기 위하여 특성 형태로 형성되는 반투명 재료를 포함하고, 상기 마스크는 복수의 임프린트 깊이를 갖는다. 적어도 하나의 임프린트 깊이는 메모리 라인을 형성하기 위한 트렌치에 해당하고, 적어도 하나의 깊이는 비아를 형성하는 홀에 해당한다. 다수의 서로 다른 양상이 개시된다.

Description

듀얼 다마신 공정과 임프린트 리소그래피를 사용하여 3차원 메모리 어레이에서 메모리 라인과 비아를 형성하는 방법과 장치{METHODS AND APPARATUS FOR FORMING MEMORY LINES AND VIAS IN THREE DIMENSIONAL MEMORY ARRAYS USING DUAL DAMASCENE PROCESS AND IMPRINT LITHOGRAPHY}
본 출원은 다음의 미국 정규 특허 출원으로부터 우선권을 주장하고, 이는 본 명세서에 그 전체 기재 내용이 참조로 포함되어 있다.
2007년 12월 31일 출원되고 발명의 명칭이 "듀얼 다마신 공정과 임프린트 리소그래피를 사용하여 3차원 메모리 어레이에서 메모리 라인과 비아를 형성하는 방법과 장치(METHODS AND APPARATUS FOR FORMING MEMORY LINES AND VIAS IN THREE DIMENSIONAL MEMORY ARRAYS USING DAMASCENE PROCESS AND IMPRINT LITHOGRAPHY)"인 미국 특허 출원 번호 제 11/967,638호 (대리인 명부 번호 SD-MXD-347).
관련 출원에 대한 상호 참조
본 출원은 다음의 특허 출원과 관련되고, 각 특허 출원은 모든 목적을 위해 전체 기재 내용이 본 명세서에 참조로 포함되어 있다.
2003년 12월 5월 출원되고 발명의 명칭이 "High Density Contact to Relaxed Geometry layers"인 미국 특허 출원 번호 제 10/728,451호;
2007년 5월 21일 출원되고 발명의 명칭이 "Memory Array Incorporating Memory Cells Arranged in NAND Strings"인 미국 특허 출원 번호 제 11/751,567호;
2002년 12월 31일 출원되고 발명의 명칭이 "Programmable Memory Array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same"인 미국 특허 출원 번호 제 10/335,078호;
2005년 10월 4일 출원되고 발명의 명칭이 "Selective Oxidation of silicon in Diode, TFT, 및 Monolithic Three Dimensional Memory Arrays"인 미국 특허 제 6,951,780호.
본 발명은, 반도체 제조 기술에 관한 것이고, 보다 구체적으로는 듀얼 다마신(dual damascene)과 임프린트 리소그래피(imprint lithography)를 사용하여 3차원 메모리 어레이(memory array)에서 메모리 라인(memory line)과 비아(via)를 형성하는 방법에 관한 것이다.
깊은 비아(예를 들어, 이하에 설명되는 바와 같이 지아(zia)로 공지되어 있는, 모놀리식(monolithic) 3차원 메모리 어레이에서 다중 레벨의 메모리 소자를 스패닝(spanning)하고/하거나 접속하는 비아)를 형성하는데 종래에는 상대적으로 비싼 최첨단 에치 툴(etch tool)을 사용하는 것이 필요하다. 또한, 깊은 비아를 형성하는데 포함되는 각각의 마스크(mask) 단계는 종래에 상대적으로 값비싼 최첨단 액침 리소그래피(immersion lithography) 툴과 기술을 사용하는 것이 필요하다. 또한, 액침 리소그래피를 사용한 깊은 비아의 형성은 특성 형태(feature) 크기가 32nm 내지 15nm에 이르면 심지어 더욱 비싸지고 심지어 가능하지 않을 수도 있다. 따라서, 액침 리소그래피의 사용을 필요로 하지 않고, 깊은 비아를 사용하여 깊고 초미세한 3차원 메모리 어레이(array)들을 제조하는 비용을 감소시키는 방법들 및 장치가 필요하다.
본 발명의 양상에 따르면, 3차원 메모리 어레이에 메모리 층을 형성하는 방법이 제공된다. 상기 방법은 복수의 깊이를 갖는 템플릿(template)을 형성하는 단계로서, 적어도 하나의 깊이는 제 1 메모리 라인에 해당하고 적어도 하나의 깊이는 비아에 해당하는, 템플릿을 형성하는 단계와; 상기 전사 재료를 경화시키는 단계와; 상기 템플릿을 전사 재료에 임프린팅하는 단계와; 상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계를 포함한다.
다른 양상에 따르면, 본 발명은 3차원 메모리 어레이에 메모리 층을 제공한다. 상기 메모리 층은 복수의 깊이를 갖는 임프린트 리소그래피 템플릿을 사용하여 다마신 공정에 의해 형성되는 복수의 메모리 라인과 비아; 및 상기 메모리 라인에 작동 가능하게 결합되는 복수의 메모리 셀을 포함하고, 적어도 하나의 깊이는 상기 메모리 라인에 해당하고 적어도 하나의 깊이는 비아에 해당한다.
다른 양상에 따르면, 본 발명은 3차원 메모리에 메모리 층을 제조하기 위한 임프린트 리소그래피 마스크를 제공한다. 상기 마스크는 다마신 공정에서 사용되는 전사 재료에 임프린트를 행하기 위하여 특성 형태로 형성된 반투명 재료를 포함하고, 상기 마스크는 복수의 임프린트 깊이를 갖는다. 적어도 하나의 임프린트 깊이는 메모리 라인을 형성하기 위한 트렌치(trench)에 해당하고 적어도 하나의 깊이는 비아를 형성하는 홀(hole)에 해당한다.
다른 양상에 따르면, 본 발명은 서로의 상부에 형성되고 수직 지아에 의해 서로 전기적으로 결합된 복수의 수평 메모리 층을 포함하는 3차원 메모리 어레이를 제공하고, 상기 지아는 각각의 메모리 층 내의 정렬된 비아로부터 형성되고 상기 메모리 층은 복수의 메모리 라인과 비아를 포함하며, 이 모두는 임프린트 리소그래피 마스크를 동시에 사용하여 형성된다.
본 발명의 다른 특징과 양상은 다음의 상세한 설명, 첨부된 청구항 및 첨부 도면으로부터 더욱 충분하게 식별될 것이다.
상술한 바와 같이, 본 발명으로 인해서 비아를 형성하는데 액침 리소그래피가 사용되지 않고 비용도 절감될 수 있다.
도 1은, 본 발명의 실시예에 따른 간소화된 예시 3차원 메모리 어레이의 인터리빙된 워드 라인과 비트 라인의 구조 표현의 사시도.
도 2는, 본 발명의 실시예에 따른 도 1의 3차원 메모리 어레이의 메모리 라인을 형성하는데 적합한 예시 임프린트 리소그래피 마스크의 사시도.
도 3은, 본 발명의 실시예에 따른 3차원 메모리 어레이의 메모리 라인을 형성하는데 적합한 제 2 예시 임프린트 리소그래피 마스크의 사시도.
도 4ax 내지 4dx와 4ay 내지 4dy는, 여러 프로세스 층을 구비한 기판의 일련의 단면도(각각 전면도(X)와 측면도(Y)로부터)를 나타내고, 상기 일련의 단면도는 본 발명의 실시예에 따라 메모리 라인과 비아의 층을 형성하는 방법을 나타내는, 도면.
도 5a 내지 5d는, 본 발명의 실시예에 따라 서로 다른 깊이에서 인접한 워드 라인 층과, 비트 라인(존재할 경우)을 연결하는 지아의 서로 다른 열의 단면도를 나타내는, 도면.
도 6은, 본 발명의 실시예에 따라 3차원 메모리 어레이의 메모리 라인을 형성하는데 적합한 제 3 예의 임프린트 리소그래피 마스크의 사시도.
본 발명은, 인접 메모리 레벨에 대한 비아와 메모리 라인에 대해 트렌치와 홀을 각각 동시에 형성하기 위해, 이중 깊이 임프린트 리소그래피 마스크(예를 들어, 3D 템플릿)을 사용하여, 3차원 메모리 어레이(예를 들어, 단일 기판상의 다수의 레벨 및/또는 서로 다른 기판상에 형성된 후 서로 결합된 2차원 어레이의 스택 레벨을 구비하는 모놀리식 3차원 메모리 어레이)를 형성하는 방법과 장치를 제공한다. 보다 구체적으로, 각 라인과 비아는 듀얼 다마신 공정을 사용하여 형성되고, 여기서 듀얼 다마신 공정의 제 1 특징은 워드 또는 비트 라인일 수 있고, 제 2 특징은 워드 또는 비트 라인으로부터 인도되는 비아일 수 있다. 일부 실시예에서, 다중 깊이 임프린트 리소그래피 마스크는, 메모리 라인과 비아를 위한 트렌치와 서로 다른 깊이 홀을 다른 비트 및/또는 워드 라인뿐만 아니라 인접한 메모리 레벨과 같은 서로 다른 깊이 특정 형태로 동시 형성하기 위해 사용될 수 있다.
본 발명의 다른 양상과 일부 실시예에서, 메모리 라인이 인터리빙될 수 있어서, 각각의 라인의 하나의 종단에서의 확장부로 형성되는 확장된 접촉 패드 영역은 대안적인 방법으로 3차원 메모리 어레이의 맞은편 면에 배치된다. 즉, 인접 라인은 서로에 관한 맞은편 단부들에 자신의 관련 확장 패드 영역을 가질 수 있다. 그러므로, 인터리빙은 다른 메모리 라인으로부터 신장되는 비아를 접촉시키기 위해서 제공되는 확장된 패드 영역에 추가 영역을 제공한다. 패드 영역을 확장함으로써, 비아에 대한 정렬이 보다 덜 중요해진다.
일부 실시예에서, 워드 라인들 및 비트 라인들은 모두, 상기에서 나타낸 바와 같이, 워드 라인들 및 비트 라인들로부터 신장되는 비아를 가지도록 형성될 수 있다. 일부 실시예에서, 워드 라인들은 비아들과 동시에 형성될 수 있다. 이와 같은 실시예에서, 워드 라인에 사용되는 임프린트 리소그래피 마스크는 두 깊이를 가질 수 있다: 워드 라인을 형성하기 위한 제 1 깊이 및 다음 워드 라인에 도달할 완전한 깊이 비아들 및 다음 비트 라인에 도달하는 비교적 짧은 비아들 이 둘 모두를 위한 홀을 형성하는데 사용되는 제 2 깊이. 이와 같은 실시예에서, 비아 형상은 비트 라인 모서리를 오버랩(overlap)할 수 있다. 마찬가지로, 일부 실시예에서, 비트 라인들만이 비아들과 동시에 형성될 수 있다. 일부 실시예에서, 사용되는 임프린트 리소그래피 마스크는 세 깊이를 가질 수 있다: 워드 라인을 형성하기 위한 제 1 깊이, 다음 워드 라인에 도달할 완전한 깊이 비아를 위한 홀을 형성하는데 사용되는 제 2 깊이, 및 다음 비트 라인에 도달하는 비교적 짧은 비아를 위한 홀을 형성하는데 사용되는 제 3 깊이. 일부 실시예에서, 사용되는 임프린트 리소그래피 마스크는 네 깊이를 가질 수 있다: 워드 라인을 형성하기 위한 제 1 깊이, 다음 워드 라인에 도달할 완전한 깊이 비아를 위한 홀을 형성하는데 사용되는 제 2 깊이, 상부 비트 라인 층에 도달하는 비교적 짧은 비아를 위한 홀을 형성하는데 사용되는 제 3 깊이, 및 하부 비트 라인 층에 도달하는 중간 깊이 비아를 위한 홀을 형성하는데 사용되는 제 4 깊이. 다른 수의 깊이를 갖는 다른 임프린트 리소그래피 마스크가 사용될 수 있다.
일부 실시예에서, 본 발명에 따른 다중-레벨 메모리 어레이는 서너 메모리 평면들 또는 메모리 레벨들 각각에 형성되는 메모리 셀을 포함한다. 하나 이상의 층 상의 메모리 셀들의 열들은 단일 층 상의 포괄 비트 라인에 접속될 수 있다. 이와 같은 포괄 비트 라인 층은, 메모리 어레이에 대한 회로소자를 지원하는데 더욱 편리한 접속을 위해서, 모든 메모리 레벨들 아래의 모노리식 집적 회로의 층 상에 배치될 수 있는데, 왜냐하면 회로소자는 어레이 아래의 기판에 배치될 수 있기 때문이다. 일부 실시예에서 이와 같은 포괄 비트 라인 층은 메모리 레벨들의 가운데에, 또는 어레이 위에 정주할 수 있고, 하나 이상의 포괄 비트 라인 층이 사용될 수 있다. 더욱이, 하나 이상의 층 상의 메모리 셀들의 열들은 또한 단일 층 상의 공유된 바이어스 노드(bias node)들에 접속될 수 있는데, 이것은 모든 메모리 레벨들 위에 배치될 수 있기 때문이다. 일부 실시예에서, 공유된 바이어스 노드들은 메모리 레벨들의 가운데에, 또는 어레이의 아래에 정주할 수 있다. 공유된 바이어스 노드들은 마찬가지로 하나 이상의 층 상에 배치될 수 있다.
일부 메모리 장치{예를 들어, 넌-미러드(non-mirrored) 장치}는 포괄 비트 라인을 메모리 셀의 각각의 인접 열에 대하여 사용할 수 있기 때문에, 포괄 비트 라인의 피치(pitch)는 메모리 셀들의 인접 열들이 동일한 포괄 비트 라인을 공유하는 다른 장치들에 대해서보다 더 밀집될 수 있다. 포괄 비트 라인 피치 문제들을 경감하기 위해서, 어떤 실시예에서는 포괄 비트 라인이 둘 이상의 와이어링 층(wiring layer)들에서 라우팅(routing)될 수 있다. 예를 들어, 메모리 셀들의 짝수 열들은 하나의 포괄 비트 라인 층에 배치되는 포괄 비트 라인들과 관련될 수 있고, 반면에 메모리 셀들의 홀수 열들은 다른 포괄 비트 라인 층에 배치되는 포괄 비트 라인들과 관련될 수 있다. 그러므로, 워드 라인 층들 사이의 다른 레벨들의 비트 라인들 아래에 도달하는 비아를 갖는 것이 바람직할 수 있다. 또한 메모리 셀들의 열들의 피치 및 메모리 셀들의 개별 열들의 피치의 두 배로 완화된 필요한 포괄 비트 라인 피치를 정합하는데 도움을 주기 위하여 비아를 스태거링(staggering)하는 것이 바람직할 수 있다.
둘 이상의 수직의 인접한 층을 접속시키는 수직 비아들은, 특히 메모리 셀들의 하나 이상의 평면을 갖는 3차원 어레이들에 대해서 또한 사용될 수 있다. 이와 같은 수직 접속은 z-방향으로 하나 이상의 층을 접속하는 비아 유형 구조를 의미하기 위해 종래에는 "지아"로 칭해질 수 있었다. 바람직한 지아 구조들 및 상기 구조들을 위한 관련 방법들은 Cleeves에게 2003년 3월 18일에 발행된 미국 특허 번호 6,534,403에 개시되고, 이의 내용은 전체가 본원에 참조로서 통합되어 있다. 예시적인 지아들의 추가 세부사항들은 이전에 통합된 미국 특허 출원 일련 번호 10/335,078에 기술된다.
도 1을 참조하면, 간소화된 예시 3차원 메모리 어레이의 인터리빙된 워드 라인들(102) 및 비트 라인들(104)의 사시도의 구조 표현(100)이 도시된다. 도시된 인터리빙된 메모리 라인들(102, 104)은 본 발명의 방법들 및 장치에 의해 형성되는 특성 형태들을 도시한다. 3차원 메모리 어레이들을 형성하는 종래의 양상들의 세부사항들은 이전에 통합된 미국 특허 출원 제 11/751,567에서 확인될 수 있다. 다른 실시예에서, 본 발명에 따른 도 1의 다중 레벨 메모리 어레이는 워드 라인들(102) 및 비트 라인들(104)의 교차 위치에서 일렬로 수직의 다이오드 및 저항 변화 층을 포함하는 메모리 셀들(도시되지 않음)을 포함한다. 이와 같은 교차 지점 다이오드 메모리 어레이의 예는 상기에 언급된 미국 특허 6951780에 더욱 자세하게 기술되어 있다. 본 발명에서, 각각의 워드 라인(102)(및 각각의 비트 라인(104))은 워드 라인(102)(또는 비트 라인(104))의 하나의 종단에 확대된 접촉 패드 영역(106)을 포함할 수 있다. 비트 라인(104)은 확대된 접촉 패드 영역(106)에 접촉하도록 배열된다. 그러므로, 비아(108)의 하부 메모리 어레이 라인(102, 104)으로의 정렬은 인터리빙에 의해 완화된다. 인터리빙은 최소 피치의 사용을 가능하게 하면서도 비아 정렬에 대한 보다 큰 허용 오차를 가짐으로써 임프린트 리소그래피의 이점을 강화한다. 이와 같은 실시예에서, 라인 폭 및 피치는 비아 정렬 변화보다 더 크게 스케일링(scaling)될 수 있다. 예를 들어, 22nm 폭의 워드 라인들(102)은 약 44nm의 피치로, 그러나 비아 위치에서 대략 88nm의 유효한 라인 피치로 형성될 수 있다. 특정 장치들에서, 층들 사이의 정렬 변화는 22nm 정도일 수 있다. 본 발명의 방법들은 다마신 공정가 보다 작은 특성 형태 크기에서, 더욱 강한 메모리 라인들(102, 104)의 형성을 가능하게 하기 때문에 스케일링 가능하다. 또한, 홀을 채워 비아를 형성하는 것에 있어서, 본 발명에서, 각각의 메모리 라인 층이 비아(108)와 관련되기 때문에, 비아의 종횡비는 종래 기술의 3차원 메모리 장치들을 제조하는 만큼 도전적이지 않다. 종래 기술의 3차원 메모리 설계들과는 달리, 각각의 워드 라인 층은 듀얼 다마신 비트 라인 층과 관련되는 비아들(108) 및 비트 라인 층들에 형성된 인터리빙 패드(106)에 의해 다음 워드 라인 층에 접속되는 점에 주목한다.
도 2를 참조하면, 도 1에 도시된 3차원 메모리 어레이의 메모리 라인들(102, 104) 및 비아들(108)을 형성할 때 사용하는데 적합한 임프린트 리소그래피 마스크(200) 또는 템플릿의 예가 도시된다. 임프린트 리소그래피 마스크(200) 또는 템플릿은 원하는 패턴을 예를 들어, 석영 또는 용융 실리카로부터 제조되는 반투명 블랭크(blank)로 에칭함으로써 형성된다. 도시된 바와 같이, 임프린트 마스크(200)는 인터리빙된 레일들(202)(트렌치들에 해당하는)을 포함하고, 레일들(202)은 자체의 접촉 패드들을 형성하도록 종단들이 번갈아 가면서 더 넓은 랜딩(landing)들(206)을 갖는다. 필러(pillar)들(208)(비아에 해당하는)은 랜딩들(206) 각각의 상부면으로부터 상향하여 도출한다. 임프린트 리소그래피 마스크(200)는 마스크(200)를 패터닝하는데 사용될 수 있는 어떠한 기술(예를 들어, 32nm, 16nm, 9nm 포토리소그래피, 침전 리소그래피 등)에 의해서도 달성될 수 있는 최소 차원들(예를 들어, 라인 폭 및 피치)로 형성될 수 있다. 단일 마스크(200)가 많은 층들의 상호접속 구조들을 형성하기 위해 반복해서 사용될 수 있기 때문에, 마스크(200)를 제조하는 비용은 각각의 마스크(200)를 사용하면서 지불될 수 있다. 그러므로 본 발명의 방법들 및 장치들에 의해서 순 제조 비용 감소가 달성될 수 있다.
동작시, 임프린트 리소그래피 마스크(200)는 자신의 보완 형상을 액체 전사 층으로 임프린트하기 위해서 도시되고 사용된 방향으로부터 전환된다. 이후 액체 전사 층은 광(예를 들어, 자외선) 또는 반투명 임프린트 리소그래피 마스크(200)를 통해 직접 전사되는 다른 복사선에 노출됨으로써 굳어지거나 경화된다. 더욱 자세하게 후술되겠지만, 굳어지거나 경화된 전사 층은 임프린트 리소그래피 마스크(200)의 특성 형태를 유전체(예를 들어, 산화) 층에 전사하기 위하여 산화 에칭 동안 사용될 수 있다.
도 3을 참조하면, 3차원 메모리 어레이의 메모리 라인과 비아를 형성하는데 적합한 임프린트 리소그래피 마스크(300)와 템플릿의 제 2 예가 도시된다. 간소화된 예시 마스크(300)는 도 4ax에서 4dx 및 4ay에서 4dy에 관하여 아래에 기술된 프로세싱 시퀀스에서 사용되는 마스크(300)에 해당한다. 도 3에서의 X-X 단면 절단선 및 시각 화살표에 의해 표시되는 바와 같이, 도 4ax, 4bx, 4cx, 및 4dx는 메모리 어레이를 제조하는데 사용하기 위한 유전체 층에서 트렌치들 및 홀들의 형성을 도시하는 프로세싱 단계들의 시퀀스의 단면도들이다. 도 3에 도시되는 바와 같이, 도면의 시퀀스의 사시도는 임프린트 리소그래피 마스크(300)의 필러들로부터 멀어지면서, 트렌치들의 길이를 내려가면서 바라보고 있다. 더욱이, 도 3에서의 Y-Y 단면 절단선 및 시각 화살표에 의해 표시되는 바와 같이, 도 4ay, 4by, 4cy, 및 4dy는 또한 유전체 층에서의 트렌치들 및 홀들의 형성을 도시하는 프로세싱 단계들의 시퀀스의 단면도들이다. 그러나, 도 3에 또한 표시되는 바와 같이, 이 도면들의 사시도는 임프린트 리소그래피 마스크(300)의 필러들이 단면도들의 좌측에 배치된 상태에서, 트렌치 및 비아 홀을 가로질러 바라보고 있다. 상술한 임프린트 리소그래피 마스크(200)에 있어서와 같이, 임프린트 리소그래피 마스크(300) 또는 템플릿의 제 2 예는 원하는 패턴을 예를 들어, 석영 또는 용융 실리카로부터 제조되는 반투명 블랭크로 에칭함으로써 형성될 수 있다. 또한, 임프린트 리소그래피 마스크(300)는 또한 마스크(300)를 패터닝하는데 사용될 수 있는 어떠한 기술(예를 들어, 32nm, 16nm, 9nm 포토리소그래피, 침전 리소그래피 등)에 의해서도 달성될 수 있는 최소 차원들(예를 들어, 라인 폭 및 피치)로 형성될 수 있다. 상술한 바와 같이, 단일 마스크(300)가 많은 층들의 상호접속 구조들을 형성하기 위해 반복해서 사용될 수 있기 때문에, 마스크(300)를 제조하는 비용은 각각의 마스크(300)를 사용하면서 지불될 수 있다. 그러므로 본 발명의 방법들 및 장치들에 의해서 순 제조 비용 감소가 달성될 수 있다.
도 4ax에서 4dx 및 4ay에서 4dy를 참조하면, 3차원 메모리 어레이의 층을 위한 메모리 라인과 비아를 형성하는 방법은 전면 및 측면 평단면도로 각각 도시된다. 상기에 표시되는 바와 같이, 도면들의 나란한 쌍은 동일한 프로세스 단계의 단면 평면도를 표시하고, 여기서 X에서 종료하는 도면 번호는 도 3의 X-X 단면 절단선에서 바라본 것이고 Y에서 종료하는 도면 번호는 도 3의 Y-Y 단면 절단선에서 각각 바라본 것이다. 도 4ax 및 4ay에서 도시되는 단계에서, 본 발명의 발명 프로세스는 메모리 어레이 또는 다른 회로에서 원하는 디바이스를 형성하는데 적합하도록 선택되는 다양한 재료 층(402 내지 408)의 초기 배열로 시작할 수 있다.
임프린트 리소그래피 마스크(300)는 전사 층(402)에 삽입되어 도시된다. 전사 층(402) 아래에는 도체 또는 와이어 층(408) 위에 있는 유전체 층(406)에 하드마스크(hardmask) 층(404)이 증착되었다. 전사 층(402)은 메모리 라인들 패턴 및 비아들 패턴 이 둘 모두를 임프린트 리소그래피 마스크(300)로부터 유전체 층(406)에 동시 전사하는 것을 용이하게 한다. 일부 실시예에서, 전사 층(402)은 스핀 코팅(spin coating)되거나 그렇지 않으면 하드마스크 층(404) 상에 증착되는 광중합 가능(photopolymerizable) 액체 재료일 수 있다. 전사 층(402)은, 일단 경화되면, 원하는 듀얼 다마신 패턴의 전사를 용이하게 하는 후속 에칭 프로세스가 가해질 때 높은 에칭률 선택성을 제공하는 것이 바람직하다. 일부 실시예에서 전사 층(402)은, 레지스트(resist) 또는 예를 들어, S-FIL Monomat Ac01이라는 명칭 하에 Molecular Imprints Inc.에 의해 판매되는 것과 같은 중합체 PMMA 및/또는 포토-경화 재료들에 대한 스펀(spun)과 같은 종래의 포토레지스트일 수 있고, 이들은 100 와트 Hg-Se 자외선 아크 램프(arc lamp)와 같은 포토 원(photo source)을 사용하여 I-라인 방사(예를 들어, 364 나노미터들)에 노출함으로써 경화될 수 있다. 사용될 수 있는 포토 경화 재료의 다른 예는 에틸렌 그리콜 다이아크릴레이트(3-아크릴옥시프로필)트리스(트리메틸실록시)실란, t-부틸 아크릴레이트, 및 2-하이드록시-2-메틸-1-페닐-프로판-1-온을 포함하는 재료이다. 다른 실행 가능한 재료가 사용될 수 있다. 일부 실시예에서, 전사 층(402)은 약 500옹스트롬(angstrom) 내지 약 5,000옹스트롬 범위 내의 초기 두께를 가질 수 있다.
전사 층(402) 및 유전체 층(406) 사이에, 하드마스크 재료(404)의 층이 증착될 수 있다. 일부 실시예에서, 다결정성(polycrystalline) 반도체 재료는 폴리실리콘(polysilicon), 다결정성 실리콘-게르마늄 합금, 폴리게르마늄 또는 임의의 다른 적합한 재료와 같은 하드마스크(404)로 사용될 수 있다. 다른 실시예에서, 텅스텐(W)과 같은 재료가 사용될 수 있다. 하드마스크 재료 층(404) 두께는 사용되는 에칭 프로세스 파라미터에 따라, 가변적인 두께일 수 있다. 일부 실시예에서, 하드마스크 재료 층(404)은 약 500옹스트롬 내지 약 3,000옹스트롬의 범위 내의 초기 두께를 가질 수 있다.
유전체 층(406)은 듀얼 다마신 상호 접속 구조가 궁극적으로 형성되고자 하는 층이다. 유전체 층(406)은 실리콘 계열 유전체 재료들, 실리케이트들, 저 k 재료 등을 포함하는 절연 재료 또는 유전체 재료를 포함할 수 있다. 실리콘 계열 유전체 재료들은 이산화 실리콘(SiO2), 질화 실리콘, 실리콘 옥시나이트라이드 등을 포함한다. 실리케이트들은 불소 도핑(doping) 실리콘 유리(fluorine doped silicon glass: FSG), 테트라에틸오르쏘실리케이트(tetraethylorthosilicate: TEOS), 보로포스포테트라에틸오르쏘실리케이트(borophosphotetraethylorthosilicate: BPTEOS), 포스포실리게이트 유리(phosphosilicate glass: PSG), 보로포스포실리게이트 유리(borophosphosilicate glass: BPSG) 및 다른 적합한 재료들 및 스핀-온 유리(spin-on glass: SOG)를 포함한다. 저 k 중합체 재료는 폴리이미드(polyimide)들, 플루오리네이티드 폴리이미드(fluorinated polyimide)들, 폴리실세퀴옥산(polysilsequioxane), 벤조사이클로부텐(benzocyclobutene: BCB), 폴리(아릴렌 에스테르), 파릴렌 F, 파릴렌 N, 비결정 폴리테트라프루오로에틸렌 및 기타 중 하나 이상을 포함한다. 상업적으로 구입 가능한 저 k 재료들의 특별한 예들은 퍼플루오르바이페닐(perfluorobiphenyl) 및 방향족 비스페놀로부터 도출되었다고 생각되는 AlliedSignal로부터의 상표 지정 FlareTM; Applied Materials에서의 Black DiamondTM; Asahi Chemical에서의 ALCAP-S; Dow Chemical의 SILKTM 및 CycloteneTM, BCB; TeflonTM; DuPont에서의 폴리테트라플루오르에틸렌; Dow Corning에서의 XLK 및 3MS; Hitachi Chemical에서의 HSG RZ25; Honeywell Electronic Materials에서의 HOSPTM 및 NanoglassTM; JSR Microelectronics에서의 LKD; Novellus에서의 CORALTM 및 AF4; Battelle PNNL에서의 mesoporous silica; 및 Schumacher에서의 VeloxTM PAE-2 하의 것들을 포함한다. 일부 실시예에서, 유전체 층(406)은 약 1500옹스트롬 내지 약 10,000옹스트롬의 범위 내의 초기 두께를 가질 수 있다.
유전체 층(406) 아래에는 도전성 금속 또는 와이어 층(408)이 텅스텐(W) 또는 임의의 실제적인 도체를 포함할 수 있다. 일부 실시예에서, 와이어 층(408)은 약 1000옹스트롬 내지 약 2000옹스트롬의 범위 내의 두께를 가질 수 있다. 와이어 층(408)은 기판(도시되지 않음)에 형성될 수 있고/있거나 다른 메모리 레벨의 일부일 수 있다.
임프린트 리소그래피 마스크(300)는 전사 층(402)으로 음각화(depressed)된다. 일단 마스크(300)가 적당한 위치에 있게 되면, 전사 층(402)은 광(예를 들어, 자외선) 또는 다른 반투명 임프린트 리소그래피 마스크(300)를 통해 직접 전사되는 다른 복사선(예를 들어, 전자빔)에 노출됨으로써 굳어진다. 도 4bx 및 4by에 도시된 바와 같이, 마스크(300)는 전사 층(402)이 경화된 후에 제거되어 상기 마스크(300)의 듀얼 다마신 특성 형태의 보완 버전이 남아 있다. 다음에, 도 4cx 및 4cy에 도시된 구조를 형성하기 위해 에칭 프로세스가 적용된다. 일부 실시예에서, 비아 홀 내에 노출되는 하드마스크 층(404)은 초기에 에칭 제거된다. 그리고나서, 비아 홀 내에 노출되었던 유전체 층(406)의 부분 에칭 중에, 전사 층(402)은 트렌치 영역에서 하드마스크 층(404)으로 부식 관통된다.
도 4dx 및 4dy에 도시된 최종 구조를 형성하기 위해, 트렌치 내의 하드마스크 층(404)의 노출 영역이 에칭 제거되고 최종 트렌치를 형성하기 위해 그 결과적인 노출 유전체 층(406)이 에칭된다. 이전에 노출된 비어 홀 내의 유전체 층(406)의 영역은 최종 비아 홀을 형성하기 위해서 와이어 층(408) 아래로 에칭 제거된다. 그 후에 남은 유전체 층(406)은 트렌치 및 비아 홀 내의 전도체 재료를 수용할 준비를 한다.
도 5a 내지 5d를 참조하면, 다른 깊이에서 인접한 워드 라인 층과 존재한다면 비트 라인을 접속시키는 비아(본 명세서에서 지아로 불림)의 열의 다양한 다른 실시예의 단면도가 도시된다. 도 5a는 지아를 형성하는 세 스택된 비아들(508)에 의해 접속되는 수평 워드 라인들(502)을 도시한다. "a" 및 "b"로 라벨링된 두 깊이는 임프린트 리소그래피 마스크(300)의 레일 및 필러 각각에 의해 형성된 트렌치 및 홀 각각의 깊이에 해당한다.
도 5b는 또한 지아를 형성하는 스택된 비아들(508)에 의해 접속되는 수평 워드 라인(502)을 도시한다. 그러나, 제 3 깊이 "c"에서 제 3 다마신 특징은 도 5b의 구조에 포함된다. 제 3 깊이에서의 이 숄더(shoulder)로 인해 도시된 바와 같이 워드 라인(502)과 수직으로 지나가는(즉, 페이지 안과 밖으로) 비트 라인(504)으로의 접속이 가능하다.
마찬가지로, 도 5c는 또한 지아를 형성하는 스택된 비아(508)에 의해 접속되는 수평 워드 라인(502) 및 "d"로 라벨링된 추가 깊이에서의 숄더를 사용한 비트 라인(504)의 접속을 도시한다. 그러나, 깊이(d)는 깊이(c)보다 더 깊은 것에 주목한다. 숄더의 상대적인 깊이의 차이는 다른 깊이에서의 특성 형태(예를 들어, 비트 라인)로의 접속을 용이하게 한다. 도 5d는 임프린트의 네 깊이(a, b, c, d)를 포함하기 때문에 두 다른 깊이에서의 비트 라인으로의 접속이 용이해진다.
3차원 메모리 어레이의 다양한 실시예에서, 도시된 지아의 다른 결합이 함께 사용될 수 있다. 예를 들어, 비트 라인이 두 다른 깊이에서 지나가는 구조에서, 도 5b 및 5c의 지아가 교대로 인터리빙되는 방식으로 사용될 수 있다. 도 6은 두 다른 깊이(c, d)에서 비트 라인(504)으로 상호 접속하는 것을 용이하게 하는데 사용될 수 있는 네 다른 깊이(a, b, c, d)에서의 인터리빙된 다마신 특성 형태를 포함하는 임프린트 리소그래피 마스크(600)의 예를 도시한다.
상술한 설명은 단지 본 발명의 예시적인 실시예만을 개시한다. 본 발명의 범위에 해당하는 상기 개시된 장치와 방법의 변형예는 당업자에게는 용이하게 명백할 것이다. 예를 들어, 임프린트 리소그래피 마스크가 도시된 네 개까지의 임프린트 깊이를 갖더라도, 일부 실시예에서, 임의의 실현 가능한 임프린트 깊이의 수가 사용될 수 있다.
따라서, 본 발명이 본 발명의 예시적인 실시예에 관하여 기술되었을지라도, 다른 실시예가 다음의 청구항에 의해 규정되는 본 발명의 사상 및 범위 내에 해당할 것으로 이해해야 한다.

Claims (73)

  1. 3차원 메모리 어레이에 메모리 층을 형성하는 방법에 있어서,
    복수의 깊이(depth)를 갖는 템플릿을 형성하는 단계로서, 적어도 하나의 깊이는 제 1 메모리 라인에 해당하고 적어도 하나의 깊이는 비아(via)에 해당하는, 템플릿을 형성하는 단계와,
    상기 전사 재료를 경화시키는 단계와,
    상기 템플릿을 전사 재료에 임프린팅하는 단계와,
    상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계를
    포함하는, 메모리 층의 형성 방법.
  2. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 석영 및 용융 실리카 중 적어도 하나로부터 상기 템플릿을 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  3. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일(rail)을 포함하는 템플릿을 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  4. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 복수의 비아에 대한 홀에 해당하는 복수의 필러(pillar)를 포함하는 템플릿을 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  5. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 복수의 비아에 대한 홀에 해당하는 복수의 필러와 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는 템플릿을 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  6. 제 5항에 있어서, 상기 템플릿을 형성하는 방법은 상기 레일 상에 필러를 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  7. 제 6항에 있어서, 상기 레일 상에 필러를 형성하는 단계는 각각의 인접 레일의 교호하는 맞은편 단부에 필러를 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  8. 제 7항에 있어서, 상기 레일 상에 필러를 형성하는 단계는 상기 레일 단독의 높이보다 더 큰 결합 높이를 갖는 레일 상에 필러를 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  9. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 접촉 패드에 해당하는 복수의 랜딩(landing)을 포함하는 템플릿을 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  10. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 비아에 대한 홀에 해당하는 복수의 필러, 메모리 라인에 대한 트렌치에 해당하는 복수의 레일, 및 접촉 패드에 해당하는 복수의 랜딩을 포함하는 템플릿을 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  11. 제 10항에 있어서, 상기 템플릿을 형성하는 단계는 각각의 인접 레일의 교호하는 맞은편 단부에 랜딩을 형성하는 단계를 포함하는, 메모리 층을 형성하는 방법.
  12. 제 11항에 있어서, 상기 템플릿을 형성하는 단계는 상기 랜딩 상에 필러를 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  13. 제 1항에 있어서, 상기 템플릿을 형성하는 단계는 복수의 필러를 포함하는 템플릿을 형성하는 단계를 포함하고, 상기 필러 중 적어도 일부는 적어도 하나의 숄더(shoulder)를 포함하는, 메모리 층의 형성 방법.
  14. 제 13항에 있어서, 상기 복수의 필러를 포함하는 템플릿을 형성하는 단계는 제 2 메모리 라인에 접촉하기 위한 깊이에 배치된 숄더를 구비하는 필러를 형성하는 단계를 포함하는, 메모리 층의 형성 방법.
  15. 제 1항에 있어서, 상기 템플릿을 전사 재료에 임프린팅하는 단계는 레지스트(resist)를 포함하는 전사 재료에 상기 템플릿을 임프린팅하는 단계를 포함하는, 메모리 층의 형성 방법.
  16. 제 1항에 있어서, 상기 템플릿을 전사 재료에 임프린팅하는 단계는 상기 전사 재료에 트렌치와 홀을 형성하기 위해 상기 템플릿을 임프린팅하는 단계를 포함하는, 메모리 층의 형성 방법.
  17. 제 1항에 있어서, 상기 템플릿을 전사 재료에 임프린팅하는 단계는 와이어 층에 형성된 유전체 층에 형성되는 하드마스크 층 상에 형성된 전사 재료 층에 상기 템플릿을 임프린팅하는 단계를 포함하는, 메모리 층의 형성 방법.
  18. 제 17항에 있어서, 상기 템플릿을 전사 재료 층에 임프린팅하는 단계는 적어도 하나의 임프린트 깊이가 상기 하드마스크 층의 영역에 도달하도록 상기 템플릿을 상기 전사 재료 층에 임프린팅하는 단계를 포함하는, 메모리 층의 형성 방법.
  19. 제 18항에 있어서, 상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계는 상기 템플릿에 의해 도달된 하드마스크 층의 영역을 에칭하는 단계를 포함하는, 메모리 층의 형성 방법.
  20. 제 19항에 있어서, 상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계는 적어도 하나의 비아 홀을 형성하기 위해 상기 하드마스크 층의 상기 에칭 영역 아래의 상기 유전체 영역을 에칭하는 단계를 포함하는, 메모리 층의 형성 방법.
  21. 제 18항에 있어서, 상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계는 상기 전사 재료를 상기 하드마스크 층 아래에 에칭하는 단계를 포함하는, 메모리 층의 형성 방법.
  22. 제 21항에 있어서, 상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계는 상기 전사 재료를 상기 하드마스크 층 아래에 에칭하여 이전에 노출된 상기 하드마스크 층을 에칭 제거하는 단계를 포함하는, 메모리 층의 형성 방법.
  23. 제 22항에 있어서, 상기 임프린트되고 경화된 전사 재료를 사용하여 메모리 층을 형성하는 단계는 상기 전사 재료를 상기 하드마스크 층 아래에 에칭하여 이전에 노출된 상기 하드마스크 층을 에칭 제거하여 이전에 노출된 상기 유전체 층을 부분적으로 에칭하는 단계를 포함하고, 상기 유전체 층의 부분 에칭은 상기 유전체 층에 메모리 라인에 적어도 하나의 트렌치를 형성하는, 메모리 층의 형성 방법.
  24. 3차원 메모리 어레이의 메모리 층에 있어서,
    복수의 깊이를 갖는 임프린트 리소그래피 템플릿을 사용하여 다마신 공정에 의해 형성된 복수의 메모리 라인과 비아로서, 적어도 하나의 깊이는 상기 메모리 라인에 해당하고 적어도 하나의 깊이는 비아에 해당하는, 복수의 메모리 라인 및 비아와,
    상기 메모리 라인에 작동 가능하게 결합된 복수의 메모리 셀을
    포함하는, 메모리 층.
  25. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 석영과 용융 실리카 중 적어도 하나로부터 형성되는, 메모리 층.
  26. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는, 메모리 층.
  27. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 복수의 비아에 대한 홀에 해당하는 복수의 필러를 포함하는, 메모리 층.
  28. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 복수의 비아에 대한 홀에 해당하는 복수의 필러 및 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는, 메모리 층.
  29. 제 28항에 있어서, 상기 임프린트 리소그래피 템플릿은 상기 레일에 배치되는 상기 필러를 포함하는, 메모리 층.
  30. 제 29항에 있어서, 상기 필러는 상기 레일 상에 배치되고 각각의 인접 레일의 교호하는 맞은편 단부에 배치되는, 메모리 층.
  31. 제 30항에 있어서, 상기 레일 상에 배치된 필러는 상기 레일 단독의 높이보다 더 큰 결합 높이를 갖는, 메모리 층.
  32. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 접촉 패드에 해당하는 복수의 랜딩을 포함하는, 메모리 층.
  33. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 비아에 대한 홀에 해당하는 복수의 필러, 메모리 라인에 대한 트렌치에 해당하는 복수의 레일, 및 접촉 패드에 해당하는 복수의 랜딩을 포함하는, 메모리 층.
  34. 제 33항에 있어서, 상기 임프린트 리소그래피 템플릿은 각각의 인접 레일의 교호하는 맞은편 단부의 랜딩을 포함하는, 메모리 층.
  35. 제 34항에 있어서, 상기 임프린트 리소그래피 템플릿은 상기 랜딩 상에 배치된 필러를 포함하는, 메모리 층.
  36. 제 24항에 있어서, 상기 임프린트 리소그래피 템플릿은 복수의 필러를 포함하고, 상기 필러 중 적어도 일부는 적어도 하나의 숄더를 포함하는, 메모리 층.
  37. 제 36항에 있어서, 상기 임프린트 리소그래피 템플릿은 상기 메모리 라인 및 상기 비아에 해당하는 깊이와 다른 깊이로 배치되는 숄더를 구비하는 복수의 필러를 포함하는, 메모리 층.
  38. 제 24항에 있어서, 상기 메모리 층은 레지스트를 포함하는 전사 재료에 상기 템플릿을 임프린팅하여 형성되는, 메모리 층.
  39. 제 24항에 있어서, 상기 메모리 층은 와이어 층에 증착된 유전체 층에 증착되는 하드마스크 층에 증착된 전사 재료의 층을 사용하여 형성되는, 메모리 층.
  40. 제 1항의 방법을 사용하여 형성되는 메모리 층.
  41. 3차원 메모리에 메모리 층을 제조하기 위한 임프린트 리소그래피 마스크에 있어서,
    다마신 공정에 사용되는 전사 재료에 임프린트를 제조하기 위하여 특성 형태로 형성되는 반투명 재료를 포함하고, 상기 마스크는 복수의 임프린트 깊이를 갖고,
    적어도 하나의 임프린트 깊이는 메모리 라인을 형성하기 위한 트렌치에 해당하고 적어도 하나의 깊이는 비아를 형성하는 홀에 해당하는, 임프린트 리소그래피 마스크.
  42. 제 24항에 있어서, 상기 임프린트 리소그래피 마스크는 석영과 용융 실리카 중 적어도 하나로부터 형성되는, 임프린트 리소그래피 마스크.
  43. 제 41항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는, 임프린트 리소그래피 마스크.
  44. 제 41항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 비아에 대한 홀에 해당하는 복수의 필러를 포함하는, 임프린트 리소그래피 마스크.
  45. 제 41항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 비아에 대한 홀에 해당하는 복수의 필러 및 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는, 임프린트 리소그래피 마스크.
  46. 제 45항에 있어서, 상기 임프린트 리소그래피 마스크는 상기 레일 상에 배치되는 상기 필러를 포함하는, 임프린트 리소그래피 마스크.
  47. 제 46항에 있어서, 상기 필러는 상기 레일 상에 배치되고 각각의 인접 레일의 교호하는 맞은편 단부에 배치되는, 임프린트 리소그래피 마스크.
  48. 제 47항에 있어서, 상기 레일 상에 배치되는 필러는 상기 레일 단독의 높이보다 더 큰 결합 높이를 갖는, 임프린트 리소그래피 마스크.
  49. 제 41항에 있어서, 상기 임프린트 리소그래피 마스크는 접촉 패드에 해당하는 복수의 랜딩을 포함하는, 임프린트 리소그래피 마스크.
  50. 제 41항에 있어서, 상기 임프린트 리소그래피 마스크는 비아에 대한 홀에 해당하는 복수의 필러, 메모리 라인에 대한 트렌치에 해당하는 복수의 레일, 및 접촉 패드에 해당하는 복수의 랜딩을 포함하는, 임프린트 리소그래피 마스크.
  51. 제 50항에 있어서, 상기 임프린트 리소그래피 마스크는 각각의 인접 레일의 교호하는 맞은편 단부에 랜딩을 포함하는, 임프린트 리소그래피 마스크.
  52. 제 51항에 있어서, 상기 임프린트 리소그래피 마스크는 상기 랜딩 상에 배치되는 필러를 포함하는, 임프린트 리소그래피 마스크.
  53. 제 41항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 필러를 포함하고, 상기 필러 중 적어도 일부는 적어도 하나의 숄더를 포함하는, 임프린트 리소그래피 마스크.
  54. 제 53항에 있어서, 상기 임프린트 리소그래피 마스크는 상기 메모리 라인 및 상기 비아에 해당하는 깊이와 다른 깊이로 배치되는 숄더를 구비하는 복수의 필러를 포함하는, 임프린트 리소그래피 마스크.
  55. 제 41항에 있어서, 상기 마스크는 레지스트를 포함하는 전사 재료로 상기 마스크를 임프린팅하여 메모리 층에 대한 메모리 라인과 비아를 동시에 형성하도록 조절된, 임프린트 리소그래피 마스크.
  56. 제 41항에 있어서, 와이어 층에 증착된 유전체 층에 증착되는 하드마스크 층에 증착된 전사 재료의 층으로 메모리 층을 형성하도록 조절된, 임프린트 리소그래피 마스크.
  57. 3차원 메모리 어레이에 있어서,
    서로의 상부에 형성되고 수직 지아에 의해 서로 전기적으로 결합된 복수의 수평 메모리 층을 포함하고, 상기 지아는 각각의 메모리 층 내의 정렬된 비아로부터 형성되며, 상기 메모리 층은 복수의 메모리 라인과 비아를 포함하고, 이 모두는 임프린트 리소그래피 마스크를 동시에 사용하여 형성되는, 3차원 메모리 어레이.
  58. 제 57항에 있어서, 상기 복수의 메모리 라인과 비아는 복수의 깊이를 갖는 임프린트 리소그래피 마스크를 사용하는 다마신 공정에 의해 형성되고, 적어도 하나의 깊이는 상기 메모리 라인에 해당하고 적어도 하나의 깊이는 상기 비아에 해당하는, 3차원 메모리 어레이.
  59. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 석영과 용융 실리카 중 적어도 하나로부터 형성되는, 3차원 메모리 어레이.
  60. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는, 3차원 메모리 어레이.
  61. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 비아에 대한 홀에 해당하는 복수의 필러를 포함하는, 3차원 메모리 어레이.
  62. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 비아에 대한 홀에 해당하는 복수의 필러 및 복수의 메모리 라인에 대한 트렌치에 해당하는 복수의 레일을 포함하는, 3차원 메모리 어레이.
  63. 제 62항에 있어서, 상기 임프린트 리소그래피 마스크는 상기 레일 상에 배치되는 상기 필러를 포함하는, 3차원 메모리 어레이.
  64. 제 63항에 있어서, 상기 레일 상에 배치되는 상기 필러는 각각의 인접 레일의 교호하는 맞은편 단부에 배치되는, 3차원 메모리 어레이.
  65. 제 64항에 있어서, 상기 레일 상에 배치되는 필러는 상기 레일 단독의 높이보다 더 큰 결합 높이를 갖는, 3차원 메모리 어레이.
  66. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 접촉 패드에 해당하는 복수의 랜딩을 포함하는, 3차원 메모리 어레이.
  67. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 비아에 대한 홀에 해당하는 복수의 필러, 메모리 라인에 대한 트렌치에 해당하는 복수의 레일, 및 접촉 패드에 해당하는 복수의 랜딩을 포함하는, 3차원 메모리 어레이.
  68. 제 67항에 있어서, 상기 임프린트 리소그래피 마스크는 각각의 인접 레일의 교호하는 맞은편 단부에 랜딩을 포함하는, 3차원 메모리 어레이.
  69. 제 68항에 있어서, 상기 임프린트 리소그래피 마스크는 상기 랜딩 상에 배치되는 필러를 포함하는, 3차원 메모리 어레이.
  70. 제 57항에 있어서, 상기 임프린트 리소그래피 마스크는 복수의 필러를 포함하고, 상기 필러 중 적어도 일부는 적어도 하나의 숄더를 포함하는, 3차원 메모리 어레이.
  71. 제 70항에 있어서, 상기 임프린트 리소그래피 마스크는 상기 메모리 라인 및 상기 비아에 해당하는 깊이와 다른 깊이로 배치되는 숄더를 구비하는 복수의 필러를 포함하는, 3차원 메모리 어레이.
  72. 제 57항에 있어서, 상기 메모리 층은 레지스트를 포함하는 전사 재료로 상기 마스크를 임프린팅하여 형성되는, 3차원 메모리 어레이.
  73. 제 57항에 있어서, 와이어 층에 증착된 유전체 층에 증착되는 하드마스크 층에 증착되는 전사 재료의 층으로 메모리 층을 사용하여 상기 메모리 층이 형성되는, 3차원 메모리 어레이.
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