JP2022076684A - 半導体装置 - Google Patents
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Abstract
【課題】製造しやすい半導体装置を得る。【解決手段】本開示の一実施形態に係る半導体装置は、第1の方向に延伸する第1の選択線と、第2の方向に延伸する第2の選択線と、前記第1の選択線および前記第2の選択線に接続された第1のメモリセルとを含む第1のメモリセル層と、第1のメモリセル層よりも上に設けられ、前記第1の方向に延伸する第3の選択線と、前記第2の方向に延伸する第4の選択線と、前記第3の選択線および前記第4の選択線に接続された第2のメモリセルとを含む第2のメモリセル層と、第1のメモリセル層と前記第2のメモリセル層との間に設けられ、第1の金属配線を含む第1の配線層とを備える。【選択図】図3
Description
本開示は、情報を記憶可能な半導体装置に関する。
近年、例えばフラッシュメモリに比べてより高速にデータアクセスを行うことができる、抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。例えば、特許文献1には、1つの記憶層または2つの記憶層を有するメモリデバイスが開示されている。
ところで、一般に、半導体装置では、製造しやすいことが望まれており、さらなる製造しやすさの向上が期待されている。
製造しやすい半導体装置を提供することが望ましい。
本開示の一実施の形態における半導体装置は、第1のメモリセル層と、第2のメモリセル層と、第1の配線層とを備えている。第1のメモリセル層は、第1の方向に延伸する第1の選択線と、第2の方向に延伸する第2の選択線と、前記第1の選択線および前記第2の選択線に接続された第1のメモリセルとを含んでいる。第2のメモリセル層は、第1のメモリセル層よりも上に設けられ、前記第1の方向に延伸する第3の選択線と、前記第2の方向に延伸する第4の選択線と、前記第3の選択線および前記第4の選択線に接続された第2のメモリセルとを含んでいる。第1の配線層は、第1のメモリセル層と前記第2のメモリセル層との間に設けられ、第1の金属配線を含んでいる。
本開示の一実施の形態における半導体装置では、第1のメモリセル層および第2のメモリセル層が設けられる。第1のメモリセル層には、第1の選択線、第2の選択線、および第1のメモリセルが設けられ、第2のメモリセル層には、第3の選択線、第4の選択線、および第2のメモリセルが設けられる。第1のメモリセル層および第2のメモリセル層の間には、第1の金属配線を含む第1の配線層が設けられる。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(4つの記憶層を有する例)
2.第2の実施の形態(2つの記憶層を有する例)
1.第1の実施の形態(4つの記憶層を有する例)
2.第2の実施の形態(2つの記憶層を有する例)
<1.第1の実施の形態>
[構成例]
図1は、第1の実施の形態に係る半導体装置(半導体装置1)の一構成例を表すものである。半導体装置1は、メモリ部10と、周辺回路部80とを備えている。
[構成例]
図1は、第1の実施の形態に係る半導体装置(半導体装置1)の一構成例を表すものである。半導体装置1は、メモリ部10と、周辺回路部80とを備えている。
メモリ部10は、いわゆるクロスポイント型のメモリであり、不揮発性のメモリである。メモリ部10は、複数のメモリセルアレイ20と、複数のワード線駆動部30と、複数のビット線駆動部40とを有している。メモリセルアレイ20は、メモリセルがアレイ状に配置されたものである。メモリセルアレイ20は、後述するように、複数のワード線WLと、複数のビットBL線と、複数のメモリセルMCとを有している。複数のメモリセルMCのそれぞれは、複数のワード線WLのいずれか1つと、複数のビット線BLのいずれか1つとに接続される。ワード線駆動部30は、複数のワード線WLを駆動するように構成される。ビット線駆動部40は、複数のビット線BLを駆動するように構成される。
周辺回路部80は、メモリ部10の動作に関連する様々な回路を含むものである。具体的には、周辺回路部80は、例えば、後述する選択電圧Vselおよび非選択電圧Vinhを生成する電源回路や、読出動作を行う際に使用する参照電圧Vrefを生成する参照電圧生成回路などを含んでいる。なお、これに限定されるものではなく、周辺回路部80は、さらに、例えば、メモリ部10の動作速度および動作タイミングを規定する発振回路および遅延回路を含んでいてもよい。
なお、この例では、半導体装置1に、メモリ部10および周辺回路部80を設けたが、これに限定されるものではなく、さらに論理回路部を設け、論理回路と不揮発性のメモリとを混載(エンベデッド)してもよい。
図2は、メモリ部10の一構成例を表すものである。メモリ部10には、複数のメモリセルアレイ20が、X方向およびY方向に並設される。X方向において、メモリセルアレイ20およびワード線駆動部30は、交互に配置される。この例では、メモリセルアレイ20の一部は、ワード線駆動部30の一部と重なるように配置される。Y方向において、メモリセルアレイ20およびビット線駆動部40は、交互に配置される。この例では、メモリセルアレイ20およびビット線駆動部40は、互いに重ならないように配置される。メモリセルアレイ20には、X方向に延伸する複数のワード線WL、およびY方向に延伸する複数のビット線BLが設けられている。
図3,4は、メモリ部10における層構成の一例を表すものである。メモリ部10は、6つの配線層LM(配線層LM1~LM6)と、2つのメモリセル層LMC(メモリセル層LMC1、LMC2)とを有している。6つの配線層LMには、メタル配線M1~M6がそれぞれ形成される。2つのメモリセル層LMCは、メモリセルアレイ20を構成する。これらの層は、ワード線駆動部30およびビット線駆動部40が形成された半導体基板90の上に、配線層LM1、配線層LM2、配線層LM3、配線層LM4、メモリセル層LMC1、配線層LM5、メモリセル層LMC2、配線層LM6の順に、それぞれ絶縁層を挟んで形成される。
メモリセル層LMC1には、複数のワード線WL(ワード線WL1)、複数のメモリセルMC(メモリセルMC1)、複数のビット線BL(ビット線BL1)、複数のメモリセルMC(メモリセルMC2)、および複数のワード線WL(ワード線WL2)が形成される。ワード線WL1,WL2およびビット線BL1は、例えばタングステン(W)を用いて構成される。図2に示したように、ワード線WL1,WL2は、XY面内において、X方向に延伸するとともにY方向に並ぶように設けられ、ビット線BL1は、Y方向に延伸するとともにX方向に並ぶように設けられる。複数のビット線BL1は、複数のワード線WL1が形成された選択線層の上の選択線層に形成され、複数のワード線WL2は、複数のビット線BL1が形成された選択線層の上の選択線層に形成される。この構成により、XY面内において、複数のワード線WL1および複数のビット線BL1は互いに交差する。複数のメモリセルMC1は、複数のワード線WL1が形成された選択線層と複数のビット線BL1が形成された選択線層との間の記憶層に形成される。同様に、XY面内において、複数のビット線BL1および複数のワード線WL2は互いに交差する。複数のメモリセルMC2は、複数のビット線BL1が形成された選択線層と複数のワード線WL2が形成された選択線層との間の記憶層に形成される。
メモリセル層LMC2には、複数のワード線WL(ワード線WL3)、複数のメモリセルMC(メモリセルMC3)、複数のビット線BL(ビット線BL2)、複数のメモリセルMC(メモリセルMC4)、および複数のワード線WL(ワード線WL4)が形成される。ワード線WL3,WL4およびビット線BL2は、例えばタングステン(W)を用いて構成される。図2に示したように、ワード線WL3,WL4は、XY面内において、X方向に延伸するとともにY方向に並ぶように設けられ、ビット線BL2は、Y方向に延伸するとともにX方向に並ぶように設けられる。複数のビット線BL2は、複数のワード線WL3が形成された選択線層の上の選択線層に形成され、複数のワード線WL4は、複数のビット線BL2が形成された選択線層の上の選択線層に形成される。この構成により、XY面内において、複数のワード線WL3および複数のビット線BL2は互いに交差する。複数のメモリセルMC3は、複数のワード線WL3が形成された選択線層と複数のビット線BL2が形成された選択線層との間の記憶層に形成される。同様に、XY面内において、複数のビット線BL2および複数のワード線WL4は互いに交差する。複数のメモリセルMC4は、複数のビット線BL2が形成された選択線層と複数のワード線WL4が形成された選択線層との間の記憶層に形成される。
図5は、メモリセルMCの一構成例を表すものである。メモリセルMCは、端子TU,TLと、記憶素子VRと、選択素子SEとを有している。
端子TUは、ワード線WLおよびビット線BLのうち、そのメモリセルMCが形成された記憶層の上の選択線に接続され、端子TLは、そのメモリセルMCが形成された記憶層の下の選択線に接続される。この例では、図3,4に示したように、メモリセルMC1の端子TUは、複数のビット線BL1のいずれかに接続され、端子TLは、複数のワード線WL1のいずれかに接続される。メモリセルMC2の端子TUは、複数のワード線WL2のいずれかに接続され、端子TLは、複数のビット線BL1のいずれかに接続される。メモリセルMC3の端子TUは、複数のビット線BL2のいずれかに接続され、端子TLは、複数のワード線WL3のいずれかに接続される。メモリセルMC4の端子TUは、複数のワード線WL4のいずれかに接続され、端子TLは、複数のビット線BL2のいずれかに接続される。
記憶素子VRは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態RSが変化するものである。言い換えれば、記憶素子VRは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態RSが変化するようになっている。記憶素子VRは、例えば、イオン源層および抵抗変化層が積層されたものを用いることができる。記憶素子VRの一端は、メモリセルMCの端子TUに接続され、他端は選択素子SEの一端に接続される。
図6は、記憶素子VRの抵抗値の分布を模式的に表すものである。記憶素子VRは、識別可能な2つの抵抗状態RS(高抵抗状態HRSおよび低抵抗状態LRS)を取り得る。この例では、高抵抗状態HRSは、データ“0”に対応づけられ、低抵抗状態LRSは、例えば、データ“1”に対応づけられている。すなわち、記憶素子VRは、1ビットのデータを記憶する記憶素子として機能する。例えば、高抵抗状態HRSから低抵抗状態LRSへ変化させることを“セット”と呼び、低抵抗状態LRSから高抵抗状態HRSへ変化させることを“リセット”と呼ぶ。
図3,4に示したように、記憶素子VRを含む層は、その上の選択線に沿って形成される。具体的には、記憶素子VRを含む層は、メモリセルMC1では、図4に示したように、ビット線BL1に沿って形成され、メモリセルMC2では、図3に示したように、ワード線WL2に沿って形成され、メモリセルMC3では、図4に示したように、ビット線BL2に沿って形成され、メモリセルMC4では、図3に示したように、ワード線WL4に沿って形成される。
選択素子SE(図5)は、双方向ダイオード特性を有するものである。具体的には、選択素子SEは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差よりも大きい場合に導通状態(オン状態)になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態(オフ状態)になるものである。選択素子SEの一端は記憶素子VRの他端に接続され、他端はメモリセルMCのTL端子に接続される。
メモリセルMCをセットする場合には、端子TUに例えば6Vの選択電圧Vselを印加するとともに、端子TLに例えば0Vの選択電圧Vselを印加する。これにより、選択素子SEがオン状態になり、図5に示したように、端子TUから端子TLに向かってセット電流Isetが流れ、記憶素子VRがセットされる。メモリセルMCをリセットする場合には、端子TLに例えば6Vの選択電圧Vselを印加するとともに、端子TUに例えば0Vの選択電圧Vselを印加する。これにより、選択素子SEがオン状態になり、端子TLから端子TUに向かってリセット電流Irstが流れ、記憶素子VRがリセットされる。また、メモリセルMCに対して読出動作を行う場合には、端子TUに例えば5Vの選択電圧Vselを印加するとともに、端子TLに例えば1Vの選択電圧Vselを印加する。これにより、端子TUから端子TLに向かってセンス電流Isnsが流れる。そして、ワード線駆動部30に設けられた図示しないセンスアンプが、このメモリセルMCにおいて発生する電圧と参照電圧Vrefとを比較することにより、記憶素子VRの抵抗状態RSを判別するようになっている。
ワード線駆動部30(図2)は、接続部31を介して、複数のワード線WLに接続される。メモリセルアレイ20におけるワード線WLは、X方向において、そのメモリセルアレイ20を挟む2つの接続部31のどちらか一方に接続される。
接続部31は、図3に示したように、メタル配線M4と、ビアV4と、メタル配線M5と、ビアV5と、メタル配線M6と、ビアVWL1~VWL4とを含んでいる。ビアV4は、メタル配線M4とメタル配線M5とを接続し、ビアVWL1は、ワード線WL1とメタル配線M5とを接続し、ビアVWL2は、ワード線WL2とメタル配線M5とを接続する。図3において左側に示した、互いに接続されたビアVWL1、メタル配線M5、およびビアV4は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。ビアVWL1およびビアV4は、このデュアルダマシンプロセスによりメタル配線M5とともに形成され、メタル配線M5とその下層にあるワード線WL1およびメタル配線M4とをそれぞれ接続するように形成されるので、ダウンビアとも呼ばれる。同様に、図3において右側に示した、互いに接続されたビアVWL2、メタル配線M5、およびビアV4は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。ビアV5は、メタル配線M5とメタル配線M6とを接続し、ビアVWL3は、ワード線WL3とメタル配線M6とを接続し、ビアVWL4は、ワード線WL4と配線層M6とを接続する。図3において左側に示した、互いに接続されたビアVWL3、メタル配線M6、およびビアV5は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。同様に、図3において右側に示した、互いに接続されたビアVWL4、メタル配線M6、およびビアV5は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。
図7は、接続部31のレイアウトパターンの一部を表すものである。接続部31のレイアウトパターンは、図7に示したパターンPT3がY方向に並設されたものである。この図7は、ワード線WL1,WL2、メタル配線M4,M5、およびビアV4,VWL1,VWL2のパターンを示している。この接続部31において、ワード線WL3のパターンは、ワード線WL1のパターンと同じにすることができ、ワード線WL4のパターンはワード線WL2のパターンと同じにすることができる。メタル配線M6のパターンは、メタル配線M5のパターンと同じにすることができる。ビアVWL3のパターンは、ビアVWL1のパターンと同じにすることができ、ビアVWL4のパターンは、ビアVWL2のパターンと同じにすることができる。
図8は、接続部31におけるワード線WLとワード線駆動部30の接続例を表すものである。この図8に示したレイアウトパターンは、図7に示したパターンPT3の左端付近を示している。ワード線WL1は、ビアVWL1、メタル配線M5、ビアV4を介して、ワード線駆動部30に接続されたメタル配線M4に接続される。ワード線WL2は、ビアVWL2、メタル配線M5、ビアV4を介して、ワード線駆動部30に接続されたメタル配線M4に接続される。ワード線WL3は、ビアVWL3、メタル配線M6、ビアV5、メタル配線M5、ビアV4を介して、ワード線駆動部30に接続されたメタル配線M4に接続される。ワード線WL4は、ビアVWL4、メタル配線M6、ビアV5、メタル配線M5、ビアV4を介して、ワード線駆動部30に接続されたメタル配線M4に接続される。
ビット線駆動部40(図2)は、接続部41を介して、複数のビット線BLに接続される。メモリセルアレイ20におけるビット線BLは、Y方向において、そのメモリセルアレイ20を挟む2つの接続部41のどちらか一方に接続される。
接続部41は、図4に示したように、メタル配線M4と、ビアV4と、メタル配線M5と、ビアV5と、メタル配線M6と、ビアVBL1,VBL2とを含んでいる。ビアV4は、メタル配線M4とメタル配線M5とを接続し、ビアVBL1は、ビット線BL1とメタル配線M5とを接続する。図4において左側に示した、互いに接続されたビアVBL1、メタル配線M5、およびビアV4は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。ビアV5は、メタル配線M5とメタル配線M6とを接続し、ビアVBL2は、ビット線BL2とメタル配線M6とを接続する。図4において右側に示した、互いに接続されたビアVBL2、メタル配線M6、およびビアV5は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。
図9は、接続部41のレイアウトパターンの一部を表すものである。接続部41のレイアウトパターンは、図9に示したパターンPT4がX方向に並設されたものである。この図9は、ビット線BL1,BL2、メタル配線M5,M6、ビアV4,V5,VBL1,VBL2のパターンを示している。この接続部41において、ビット線BL2のパターンは、ビット線BL1のパターンと同じにすることができる。ビアVBL2のパターンは、ビアVBL1のパターンと同じにすることができる。
図10は、接続部41におけるビット線BLとビット線駆動部40の接続例を表すものである。ビット線BL1は、ビアVBL1、メタル配線M5、ビアV4を介して、ビット線駆動部40に接続されたメタル配線M4(図示せず)に接続される。ビット線BL2は、ビアVBL2、メタル配線M6、ビアV5、メタル配線M5、ビアV4を介して、ビット線駆動部40に接続されたメタル配線M4(図示せず)に接続される。
この例では、図3に示したように、ワード線WL1は、ビアVWL1、メタル配線M5、ビアV5、メタル配線M6、およびビアVWL3を介して、ワード線WL3と接続される。これにより、ワード線WL1,WL3は、ワード線駆動部30によりまとめて駆動される。一方、図4に示したように、ビット線BL1は、ビット線BL2とは接続されていない。これにより、ビット線BL1,BL2は、ビット線駆動部40により個別に駆動される。このように、ワード線WL1,WL3は互いに接続されているが、ビッチ線BL1,BL2は個別に駆動されるので、メモリセルMC1,MC3は、個別に駆動させることができる。
同様に、図3に示したように、ワード線WL2は、ビアVWL2、メタル配線M5、ビアV5、メタル配線M6、およびビアVWL4を介して、ワード線WL4と接続される。これにより、ワード線WL2,WL4は、ワード線駆動部30によりまとめて駆動される。一方、図4に示したように、ビット線BL2は、ビット線BL1とは接続されていない。これにより、ビット線BL1,BL2は、ビット線駆動部40により個別に駆動される。このように、ワード線WL2,WL4は互いに接続されているが、ビット線BL1,BL3は個別に駆動されるので、メモリセルMC2,MC4は、個別に駆動されることができるようになっている。
ここで、メモリセル層LMC1は、本開示における「第1のメモリセル層」の一具体例に対応する。ワード線WL1は、本開示における「第1の選択線」の一具体例に対応する。ビット線BL1は、本開示における「第2の選択線」の一具体例に対応する。メモリセル層LMC2は、本開示における「第2のメモリセル層」の一具体例に対応する。ワード線WL3は、本開示における「第3の選択線」の一具体例に対応する。ビット線BL2は、本開示における「第4の選択線」の一具体例に対応する。配線層LM5は、本開示における「第1の配線層」の一具体例に対応する。配線層LM4は、本開示における「第2の配線層」の一具体例に対応する。配線層LM6は、本開示における「第3の配線層」の一具体例に対応する。ビアVWL1は、本開示における「第1のビア」の一具体例に対応する。ビアVWL3は、本開示における「第3のビア」の一具体例に対応する。ワード線駆動部30は、本開示における「駆動回路」の一具体例に対応する。ビアVBL1は、本開示における「第5のビア」の一具体例に対応する。ビアVBL2は、本開示における「第6のビア」の一具体例に対応する。
[動作および作用]
続いて、本実施の形態の半導体装置1の動作および作用について説明する。
続いて、本実施の形態の半導体装置1の動作および作用について説明する。
(全体動作概要)
まず、図1,2を参照して、半導体装置1の全体動作概要を説明する。メモリ部10は、情報を記憶する。メモリ部10において、メモリセルアレイ20に設けられたメモリセルMCは、情報を記憶する。ワード線駆動部30は、メモリセルアレイ20に設けられた複数のワード線WLを駆動する。ビット線駆動部40は、メモリセルアレイ20に設けられた複数のビット線BLを駆動する。ワード線駆動部30およびビット線駆動部40は、メモリセルMCの端子TUに例えば6Vの選択電圧Vselを印加するとともに、端子TLに例えば0Vの選択電圧Vselを印加することにより、そのメモリセルMCをセットする。また、ワード線駆動部30およびビット線駆動部40は、メモリセルMCの端子TLに例えば6Vの選択電圧Vselを印加するとともに、端子TUに例えば0Vの選択電圧Vselを印加することにより、そのメモリセルMCをリセットする。また、ワード線駆動部30およびビット線駆動部40は、メモリセルMCの端子TUに例えば5Vの選択電圧Vselを印加するとともに、端子TLに例えば1Vの選択電圧Vselを印加することにより、そのメモリセルMCから情報を読み出す。
まず、図1,2を参照して、半導体装置1の全体動作概要を説明する。メモリ部10は、情報を記憶する。メモリ部10において、メモリセルアレイ20に設けられたメモリセルMCは、情報を記憶する。ワード線駆動部30は、メモリセルアレイ20に設けられた複数のワード線WLを駆動する。ビット線駆動部40は、メモリセルアレイ20に設けられた複数のビット線BLを駆動する。ワード線駆動部30およびビット線駆動部40は、メモリセルMCの端子TUに例えば6Vの選択電圧Vselを印加するとともに、端子TLに例えば0Vの選択電圧Vselを印加することにより、そのメモリセルMCをセットする。また、ワード線駆動部30およびビット線駆動部40は、メモリセルMCの端子TLに例えば6Vの選択電圧Vselを印加するとともに、端子TUに例えば0Vの選択電圧Vselを印加することにより、そのメモリセルMCをリセットする。また、ワード線駆動部30およびビット線駆動部40は、メモリセルMCの端子TUに例えば5Vの選択電圧Vselを印加するとともに、端子TLに例えば1Vの選択電圧Vselを印加することにより、そのメモリセルMCから情報を読み出す。
(作用)
半導体装置1では、メモリセル層LMC1と、配線層M5と、メモリセル層LMC2とを設けるようにした。メモリセル層LMC1には、X方向に延伸するワード線WLと、Y方向に延伸するビット線BLと、ワード線WLおよびビット線BLに接続されたメモリセルMCとを設けるようにした。また、メモリセル層LMC2には、X方向に延伸するワード線WLと、Y方向に延伸するビット線BLと、ワード線WLおよびビット線BLに接続されたメモリセルMCとを設けるようにした。そして、配線層M5を、2つのメモリセル層LMC1,LMC2の間に設けるようにした。これにより、半導体装置1を製造しやすくすることができる。
半導体装置1では、メモリセル層LMC1と、配線層M5と、メモリセル層LMC2とを設けるようにした。メモリセル層LMC1には、X方向に延伸するワード線WLと、Y方向に延伸するビット線BLと、ワード線WLおよびビット線BLに接続されたメモリセルMCとを設けるようにした。また、メモリセル層LMC2には、X方向に延伸するワード線WLと、Y方向に延伸するビット線BLと、ワード線WLおよびビット線BLに接続されたメモリセルMCとを設けるようにした。そして、配線層M5を、2つのメモリセル層LMC1,LMC2の間に設けるようにした。これにより、半導体装置1を製造しやすくすることができる。
すなわち、例えば、2つのメモリセル層の間に配線層を設けない場合には、図11に示すメモリ部10Rのように、1つのメモリセル層LMCに、4つの記憶層を設けることになる。これにより、半導体装置の製造がしにくくなるおそれがある。具体的には、このメモリセル層LMCに含まれる層の数が増えるので、半導体装置を製造しにくくなり得る。また、例えば、メモリセル層LMCが厚いので、ビアV4,VWL1の高さが高くなるので、これらのビアのアスペクト比が高くなってしまい、その結果、例えば、歩留まりが低下するおそれがある。また、アスペクト比が高いビアV4およびアスペクト比が低いビアVWL3が、同じデュアルダマシンプロセスで形成されるので、アスペクト比の差が大きいため、例えば、歩留まりが低下するおそれがある。その結果、半導体装置を製造しにくくなるおそれがある。
一方、半導体装置1では、配線層M5を、メモリセル層LMC1とメモリセル層LMC2との間に設けるようにした。これにより、メモリセル層LMC1に、4つの記憶層のうちの2つの記憶層を設け、メモリセル層LMC2に、残りの2つの記憶層を設けることができる。すなわち、メモリセル層LMC1,LMC2のそれぞれにおいて、含まれる層の数を減らすことができるので、半導体装置1を製造しやすくすることができる。また、図3,4に示したように、メモリセル層LMC1,LMC2を薄くすることができるので、ビアV4,V5の高さを低くすることができるため、歩留まりの低下を抑えることができる。また、ビアV4のアスペクト比およびビアVWL2のアスペクト比の差を小さくすることができるとともに、ビアV5のアスペクト比およびビアVWL4のアスペクト比の差を小さくすることができるので、歩留まりの低下を抑えることができる。その結果、半導体装置1を製造しやすくすることができる。
また、半導体装置1では、例えば、配線層M5およびビアVWL1を、デュアルダマシンプロセスを用いて形成するようにした。すなわち、配線層M5およびビアVWL1を同じ材料で一体として構成するようにした。これにより、半導体装置1を製造しやすくすることができる。すなわち、例えば、メタル配線M4とワード線WL1とをビアで直接接続するようにした場合には、このビアを、一般的に使用されるデュアルダマシンプロセスで形成することはできない。この場合、例えば、メタル配線M4の上にビアを形成し、そのビアの上の層にワード線WL1を形成する。このようにして形成されたビアは、アップビアとも呼ばれる。この場合には、一般的でない製造プロセスを用いてこのビアを形成する必要があるので、コストがかかるおそれや、歩留まりが低下するおそれがあり、製造しにくくなってしまう。一方、半導体装置1では、これらのビアを、一般的に使用されるデュアルダマシンプロセスを用いて形成したので、コストを低減することができるとともに、歩留まりが低下するおそれを低減することができる。以上では、配線層M5およびビアVWL1を例に挙げて説明したが、配線層M5およびビアVWL2、配線層M6およびビアVWL3、配線層M6およびビアVWL4、配線層M5およびビアVBL1、配線層M6およびビアVBL2についても同様である。その結果、半導体装置1を製造しやすくすることができる。
また、半導体装置1では、メモリセル層LMC1におけるワード線WL1、メモリセルMC1、ビット線BL1、メモリセルMC2、ワード線WL2、およびビアVWL1,VWL2,ビアVBL1のレイアウトと、メモリセル層LMC2におけるワード線WL3、メモリセルMC3、ビット線BL2、メモリセルMC4、ワード線WL4、ビアVWL3,VWL4,VBL2のレイアウトとをそれぞれ同じにすることができる。これにより、半導体製造工程において使用するマスクの数を減らすことができるので、製造コストを削減することができる。その結果、半導体装置1を製造しやすくすることができる。
[効果]
以上のように本実施の形態では、配線層を2つのメモリセル層の間に設けるようにしたので、半導体装置を製造しやすくすることができる。
以上のように本実施の形態では、配線層を2つのメモリセル層の間に設けるようにしたので、半導体装置を製造しやすくすることができる。
本実施の形態では、例えば配線層およびビアを、デュアルダマシンプロセスを用いて、同じ材料で一体として構成するようにしたので、半導体装置を製造しやすくすることができる。
本実施の形態では、マスクの数を減らすことができるので、半導体装置を製造しやすくすることができる。
[変形例1-1]
上記実施の形態では、図3,8に示したように、接続部31において、ワード線WL1とワード線WL3とを互いに接続するとともに、ワード線WL2とワード線WL4とを互いに接続したが、これに限定されるものではない。これに代えて、例えば、図12に示すメモリ部10Aのように、接続部31Aにおいて、ワード線WL1とワード線WL3とを互いに接続しないようにするとともに、ワード線WL2,WL4とを互いに接続しないようにしてもよい。
上記実施の形態では、図3,8に示したように、接続部31において、ワード線WL1とワード線WL3とを互いに接続するとともに、ワード線WL2とワード線WL4とを互いに接続したが、これに限定されるものではない。これに代えて、例えば、図12に示すメモリ部10Aのように、接続部31Aにおいて、ワード線WL1とワード線WL3とを互いに接続しないようにするとともに、ワード線WL2,WL4とを互いに接続しないようにしてもよい。
<2.第2の実施の形態>
次に、第2の実施の形態に係る半導体装置2について説明する。本実施の形態は、メモリセル層LMC1,LMC2における、メモリセルMCの記憶層の数を変更したものである。なお、上記第1の実施の形態に係る半導体装置1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
次に、第2の実施の形態に係る半導体装置2について説明する。本実施の形態は、メモリセル層LMC1,LMC2における、メモリセルMCの記憶層の数を変更したものである。なお、上記第1の実施の形態に係る半導体装置1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
半導体装置2は、上記第1の実施の形態に係る半導体装置1(図1)と同様に、メモリ部110と、周辺回路部80とを備えている。メモリ部110は、上記第1の実施の形態に係るメモリ部10(図1,2)と同様に、複数のメモリセルアレイ120と、複数のワード線駆動部130と、複数のビット線駆動部140とを有している。複数のメモリセルアレイ120、複数のワード線駆動部130、および複数のビット線駆動部140の配置は、上記第1の実施の形態に係る複数のメモリセルアレイ20、複数のワード線駆動部30、および複数のビット線駆動部40の配置(図2)と同様である。
図13,14は、メモリ部110における層構成の一例を表すものである。
メモリセル層LMC1には、複数のワード線WL(ワード線WL1)、複数のメモリセルMC(メモリセルMC1)、および複数のビット線BL(ビット線BL1)が形成される。図2に示したように、ワード線WL1は、XY面内において、X方向に延伸するとともにY方向に並ぶように設けられ、ビット線BL1は、Y方向に延伸するとともにX方向に並ぶように設けられる。複数のビット線BL1は、複数のワード線WL1が形成された選択線層の上の選択線層に形成される。この構成により、XY面内において、複数のワード線WL1および複数のビット線BL1は互いに交差する。複数のメモリセルMC1は、複数のワード線WL1が形成された選択線層と複数のビット線BL1が形成された選択線層との間の記憶層に形成される。
メモリセル層LMC2には、複数のワード線WL(ワード線WL2)、複数のメモリセルMC(メモリセルMC2)、および複数のビット線BL(ビット線BL2)が形成される。図2に示したように、ワード線WL2は、XY面内において、X方向に延伸するとともにY方向に並ぶように設けられ、ビット線BL2は、Y方向に延伸するとともにX方向に並ぶように設けられる。複数のビット線BL2は、複数のワード線WL2が形成された選択線層の上の選択線層に形成される。この構成により、XY面内において、複数のワード線WL2および複数のビット線BL2は互いに交差する。複数のメモリセルMC2は、複数のワード線WL2が形成された選択線層と複数のビット線BL2が形成された選択線層との間の記憶層に形成される。
ワード線駆動部130は、上記第1の実施の形態の場合(図2)と同様に、接続部131を介して、複数のワード線WLに接続される。接続部131は、図13に示したように、メタル配線M4と、ビアV4と、メタル配線M5と、ビアV5と、メタル配線M6と、ビアVWL1、VWL2とを含んでいる。互いに接続されたビアVWL1、メタル配線M5、およびビアV4は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。同様に、互いに接続されたビアVWL2、メタル配線M6、およびビアV5は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。
図15は、接続部131のレイアウトパターンの一部を表すものである。接続部31のレイアウトパターンは、図15に示したパターンPT13がY方向に並設されたものである。この図15は、ワード線WL1,WL2、メタル配線M4,M5、およびビアV4,V5,VWL1,VWL2のパターンを示している。この接続部131において、ワード線WL2のパターンは、ワード線WL1のパターンと同じにすることができ、ビアVWL2のパターンは、ビアVWL1のパターンと同じにすることができる。
ワード線WL1は、ビアVWL1、メタル配線M5、ビアV4を介して、ワード線駆動部130に接続されたメタル配線M4に接続される。ワード線WL2は、ビアVWL2、メタル配線M6、ビアV5、メタル配線M5、ビアV4を介して、ワード線駆動部130に接続されたメタル配線M4に接続される。
ビット線駆動部140は、上記第1の実施の形態の場合(図2)と同様に、接続部141を介して、複数のビット線BLに接続される。接続部141は、図14に示したように、メタル配線M4と、ビアV4と、メタル配線M5と、ビアV5と、メタル配線M6と、ビアVBL1,VBL2とを含んでいる。互いに接続されたビアVBL1、メタル配線M5、およびビアV4は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。同様に、互いに接続されたビアVBL2、メタル配線M6、およびビアV5は、いわゆるデュアルダマシンプロセスにより、銅(Cu)を用いて、一体として形成される。
図16は、接続部141のレイアウトパターンの一部を表すものである。接続部141のレイアウトパターンは、図16に示したパターンPT14がX方向に並設されたものである。この図16は、ビット線BL1、メタル配線M4,M5、ビアV4,VBL1のパターンを示している。この接続部141において、ビット線BL2のパターンは、ビット線BL1のパターンと同じにすることができる。メタル配線M6のパターンは、メタル配線M5のパターンと同じにすることができる。ビアV5のパターンは、ビアV4のパターンと同じにすることができ、ビアVBL2のパターンは、ビアVBL1のパターンと同じにすることができる。
図17は、接続部141におけるビット線BLとビット線駆動部140の接続例を表すものである。ビット線BL1は、ビアVBL1、メタル配線M5、ビアV4を介して、ビット線駆動部140に接続されたメタル配線M4に接続される。ビット線BL2は、ビアVBL2、メタル配線M6、ビアV5、メタル配線M5、ビアV4を介して、ビット線駆動部140に接続されたメタル配線M4に接続される。
この例では、図14に示したように、ビット線BL1は、ビアVBL1、メタル配線M5、ビアV5、メタル配線M6、およびビアVBL2を介して、ビット線BL2と接続される。これにより、ビット線BL1,BL2は、ビット線駆動部140によりまとめて駆動される。一方、図13に示したように、ワード線WL1は、ワード線WL2とは接続されていない。これにより、ワード線WL1,WL2は、ワード線駆動部130により個別に駆動される。このように、ビット線BL1,BL2は互いに接続されているが、ワード線WL1,WL2は個別に駆動されるので、メモリセルMC1,MC2は、個別に駆動されることができる。
半導体装置2では、メモリセル層LMC1に1つの記憶層を設けるとともに、メモリセル層LMC2に1つの記憶層を設け、配線層M5を、2つのメモリセル層LMC1,LMC2の間に設けるようにした。この場合でも、一つのメモリセル層LMCに2つの記憶層を設ける場合に比べて、半導体装置1を製造しやすくすることができる。
また、半導体装置2では、上記第1の実施の形態に係る半導体装置1と同様に、配線層およびビアを、デュアルダマシンプロセスを用いて、同じ材料で一体として構成するようにしたので、半導体装置1を製造しやすくすることができる。
また、半導体装置2では、メモリセル層LMC1におけるワード線WL1、メモリセルMC1、ビット線BL1、およびビアVWL1,VBL1のレイアウトと、メモリセル層LMC2におけるワード線WL2、メモリセルMC2、ビット線BL2、ビアVWL2,VBL2のレイアウトとをそれぞれ同じにすることができる。これにより、半導体製造工程において使用するマスクの数を減らすことができるので、製造コストを削減することができる。その結果、半導体装置2を製造しやすくすることができる。
以上のように本実施の形態では、配線層を2つのメモリセル層の間に設けるようにしたので、半導体装置を製造しやすくすることができる。
本実施の形態では、例えば配線層およびビアを、デュアルダマシンプロセスを用いて、同じ材料で一体として構成するようにしたので、半導体装置を製造しやすくすることができる。
本実施の形態では、マスクの数を減らすことができるので、半導体装置を製造しやすくすることができる。
[変形例2-1]
上記実施の形態では、図14,17に示したように、接続部141において、ビット線BL1とビット線BL2とを互いに接続したが、これに限定されるものではない。これに代えて、例えば、図18に示すメモリ部110Aのように、接続部141Aにおいて、ビット線BL1とビット線BL2とを互いに接続しないようにしてもよい。
上記実施の形態では、図14,17に示したように、接続部141において、ビット線BL1とビット線BL2とを互いに接続したが、これに限定されるものではない。これに代えて、例えば、図18に示すメモリ部110Aのように、接続部141Aにおいて、ビット線BL1とビット線BL2とを互いに接続しないようにしてもよい。
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態等では、2つのメモリセル層LMCを設けたが、これに限定されるものではなく、これに代えて、例えば、3つ以上のメモリセル層LMCを設けてもよい。これらのメモリセル層LMCの間には、配線層を設けることが望ましい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、半導体装置を製造しやすくすることができる。
(1)第1の方向に延伸する第1の選択線と、第2の方向に延伸する第2の選択線と、前記第1の選択線および前記第2の選択線に接続された第1のメモリセルとを含む第1のメモリセル層と、
前記第1のメモリセル層よりも上に設けられ、前記第1の方向に延伸する第3の選択線と、前記第2の方向に延伸する第4の選択線と、前記第3の選択線および前記第4の選択線に接続された第2のメモリセルとを含む第2のメモリセル層と、
前記第1のメモリセル層と前記第2のメモリセル層との間に設けられ、第1の金属配線を含む第1の配線層と
を備えた半導体装置。
(2)前記第1の配線層よりも下に設けられ、前記第1の金属配線と一体として構成され、前記第1の金属配線と前記第1のメモリセル層の前記第1の選択線とを接続する第1のビアとをさらに備えた
前記(1)に記載の半導体装置。
(3)前記第1の配線層よりも下に設けられ、前記第1の金属配線と同じ材料により構成され、前記第1の金属配線と、前記第1のメモリセル層の前記第1の選択線とを接続する第1のビアとをさらに備えた
前記(1)または(2)に記載の半導体装置。
(4)前記第1のメモリセル層よりも下に設けられた第2の金属配線を含む第2の配線層と、
前記第1の配線層と前記第2の配線層との間に設けられ、前記第1の金属配線と一体として構成され、前記第1の金属配線と前記第2の金属配線とを接続する第2のビアと、
前記第2の配線層よりも下に設けられ、前記第2の金属配線に接続され、前記第1のメモリセル層の前記第1の選択線を駆動する駆動回路と
をさらに備えた
前記(2)または(3)に記載の半導体装置。
(5)前記第2のメモリセル層よりも上に設けられた第3の金属配線を含む第3の配線層と、
前記第3の配線層と前記第1の配線層との間に設けられ、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第2のメモリセル層の前記第3の選択線とを接続する第3のビアと
をさらに備えた
前記(2)から(4)のいずれかに記載の半導体装置。
(6)前記第3の配線層と前記第1の配線層との間に設けられ、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第1の金属配線とを接続する第4のビアをさらに備えた
前記(5)に記載の半導体装置。
(7)前記第3の配線層と前記第1の配線層との間に設けられた第4のビアと、
前記第1のメモリセル層よりも下に設けられ、前記第2のメモリセル層の前記第3の選択線を駆動する駆動回路と
をさらに備え、
前記第1の配線層は、前記駆動回路に接続された第4の金属配線を含み、
前記第4のビアは、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第4の金属配線とを接続する
前記(5)に記載の半導体装置。
(8)前記第1の方向および前記第2の方向を含む面内において、前記第3の配線層と前記第1の配線層との間に設けられた前記第3のビア、および前記第1の配線層よりも下に設けられた前記第1のビアは、同じ位置に配置された
前記(5)から(7)のいずれかに記載の半導体装置。
(9)前記第1の配線層よりも下に設けられた第5のビアと、
前記第3の配線層と前記第1の配線層との間に設けられた第6のビアと
をさらに備え、
前記第1の配線層は第5の金属配線を含み、
前記第3の配線層は第6の金属配線を含み、
前記第5のビアは、前記第5の金属配線と一体として構成され、前記第5の金属配線と前記第2の選択線とを接続し、
前記第6のビアは、前記第6の金属配線と一体として構成され、前記第6の金属配線と前記第4の選択線とを接続し、
前記第1の方向および前記第2の方向を含む面内において、前記第5のビアおよび前記第6のビアは、同じ位置に配置された
前記(8)に記載の半導体装置。
(10)前記第1の方向および前記第2の方向を含む面内において、前記第1のメモリセル層における前記第1の選択線、および前記第2のメモリセル層における前記第3の選択線は、同じ位置に配置され、
前記第1の方向および前記第2の方向を含む面内において、前記第1のメモリセル層における前記第2の選択線、および前記第2のメモリセル層における前記第4の選択線は、同じ位置に配置された
前記(1)から(9)のいずれかに記載の半導体装置。
(11)前記第1のメモリセル層は、さらに、前記第1の方向に延伸する第5の配線と、前記第2の選択線および前記第5の配線に接続された第3のメモリセルとを含み、
前記第2のメモリセル層は、さらに、前記第1の方向に延伸する第6の配線と、前記第4の選択線および前記第6の配線に接続された第4のメモリセルとを含む
前記(1)から(10)のいずれかに記載の半導体装置。
前記第1のメモリセル層よりも上に設けられ、前記第1の方向に延伸する第3の選択線と、前記第2の方向に延伸する第4の選択線と、前記第3の選択線および前記第4の選択線に接続された第2のメモリセルとを含む第2のメモリセル層と、
前記第1のメモリセル層と前記第2のメモリセル層との間に設けられ、第1の金属配線を含む第1の配線層と
を備えた半導体装置。
(2)前記第1の配線層よりも下に設けられ、前記第1の金属配線と一体として構成され、前記第1の金属配線と前記第1のメモリセル層の前記第1の選択線とを接続する第1のビアとをさらに備えた
前記(1)に記載の半導体装置。
(3)前記第1の配線層よりも下に設けられ、前記第1の金属配線と同じ材料により構成され、前記第1の金属配線と、前記第1のメモリセル層の前記第1の選択線とを接続する第1のビアとをさらに備えた
前記(1)または(2)に記載の半導体装置。
(4)前記第1のメモリセル層よりも下に設けられた第2の金属配線を含む第2の配線層と、
前記第1の配線層と前記第2の配線層との間に設けられ、前記第1の金属配線と一体として構成され、前記第1の金属配線と前記第2の金属配線とを接続する第2のビアと、
前記第2の配線層よりも下に設けられ、前記第2の金属配線に接続され、前記第1のメモリセル層の前記第1の選択線を駆動する駆動回路と
をさらに備えた
前記(2)または(3)に記載の半導体装置。
(5)前記第2のメモリセル層よりも上に設けられた第3の金属配線を含む第3の配線層と、
前記第3の配線層と前記第1の配線層との間に設けられ、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第2のメモリセル層の前記第3の選択線とを接続する第3のビアと
をさらに備えた
前記(2)から(4)のいずれかに記載の半導体装置。
(6)前記第3の配線層と前記第1の配線層との間に設けられ、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第1の金属配線とを接続する第4のビアをさらに備えた
前記(5)に記載の半導体装置。
(7)前記第3の配線層と前記第1の配線層との間に設けられた第4のビアと、
前記第1のメモリセル層よりも下に設けられ、前記第2のメモリセル層の前記第3の選択線を駆動する駆動回路と
をさらに備え、
前記第1の配線層は、前記駆動回路に接続された第4の金属配線を含み、
前記第4のビアは、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第4の金属配線とを接続する
前記(5)に記載の半導体装置。
(8)前記第1の方向および前記第2の方向を含む面内において、前記第3の配線層と前記第1の配線層との間に設けられた前記第3のビア、および前記第1の配線層よりも下に設けられた前記第1のビアは、同じ位置に配置された
前記(5)から(7)のいずれかに記載の半導体装置。
(9)前記第1の配線層よりも下に設けられた第5のビアと、
前記第3の配線層と前記第1の配線層との間に設けられた第6のビアと
をさらに備え、
前記第1の配線層は第5の金属配線を含み、
前記第3の配線層は第6の金属配線を含み、
前記第5のビアは、前記第5の金属配線と一体として構成され、前記第5の金属配線と前記第2の選択線とを接続し、
前記第6のビアは、前記第6の金属配線と一体として構成され、前記第6の金属配線と前記第4の選択線とを接続し、
前記第1の方向および前記第2の方向を含む面内において、前記第5のビアおよび前記第6のビアは、同じ位置に配置された
前記(8)に記載の半導体装置。
(10)前記第1の方向および前記第2の方向を含む面内において、前記第1のメモリセル層における前記第1の選択線、および前記第2のメモリセル層における前記第3の選択線は、同じ位置に配置され、
前記第1の方向および前記第2の方向を含む面内において、前記第1のメモリセル層における前記第2の選択線、および前記第2のメモリセル層における前記第4の選択線は、同じ位置に配置された
前記(1)から(9)のいずれかに記載の半導体装置。
(11)前記第1のメモリセル層は、さらに、前記第1の方向に延伸する第5の配線と、前記第2の選択線および前記第5の配線に接続された第3のメモリセルとを含み、
前記第2のメモリセル層は、さらに、前記第1の方向に延伸する第6の配線と、前記第4の選択線および前記第6の配線に接続された第4のメモリセルとを含む
前記(1)から(10)のいずれかに記載の半導体装置。
1,2…半導体装置、10,10A,110…メモリ部、20…メモリセルアレイ、30…ワード線駆動部、40…ビット線駆動部、80…周辺回路部、90…半導体基板、30,130…ワード線駆動部、31,31A,131…接続部、40,140…ビット線駆動部、41,141…接続部、BL,BL1,BL2…ビット線、LMC,LMC1,LMC2…メモリセル層、LM1~LM6…配線層、MC,MC1~MC4…メモリセル、M1~M6…メタル配線、PT3,PT4,PT13,PT14…パターン、SEL…選択素子、VR…記憶素子、V4,V5,VBL1,VBL2,VWL1~VWL4…ビア、WL,WL1~WL4…ワード線。
Claims (11)
- 第1の方向に延伸する第1の選択線と、第2の方向に延伸する第2の選択線と、前記第1の選択線および前記第2の選択線に接続された第1のメモリセルとを含む第1のメモリセル層と、
前記第1のメモリセル層よりも上に設けられ、前記第1の方向に延伸する第3の選択線と、前記第2の方向に延伸する第4の選択線と、前記第3の選択線および前記第4の選択線に接続された第2のメモリセルとを含む第2のメモリセル層と、
前記第1のメモリセル層と前記第2のメモリセル層との間に設けられ、第1の金属配線を含む第1の配線層と
を備えた半導体装置。 - 前記第1の配線層よりも下に設けられ、前記第1の金属配線と一体として構成され、前記第1の金属配線と前記第1のメモリセル層の前記第1の選択線とを接続する第1のビアとをさらに備えた
請求項1に記載の半導体装置。 - 前記第1の配線層よりも下に設けられ、前記第1の金属配線と同じ材料により構成され、前記第1の金属配線と、前記第1のメモリセル層の前記第1の選択線とを接続する第1のビアとをさらに備えた
請求項1に記載の半導体装置。 - 前記第1のメモリセル層よりも下に設けられた第2の金属配線を含む第2の配線層と、
前記第1の配線層と前記第2の配線層との間に設けられ、前記第1の金属配線と一体として構成され、前記第1の金属配線と前記第2の金属配線とを接続する第2のビアと、
前記第2の配線層よりも下に設けられ、前記第2の金属配線に接続され、前記第1のメモリセル層の前記第1の選択線を駆動する駆動回路と
をさらに備えた
請求項2に記載の半導体装置。 - 前記第2のメモリセル層よりも上に設けられた第3の金属配線を含む第3の配線層と、
前記第3の配線層と前記第1の配線層との間に設けられ、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第2のメモリセル層の前記第3の選択線とを接続する第3のビアと
をさらに備えた
請求項2に記載の半導体装置。 - 前記第3の配線層と前記第1の配線層との間に設けられ、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第1の金属配線とを接続する第4のビアをさらに備えた
請求項5に記載の半導体装置。 - 前記第3の配線層と前記第1の配線層との間に設けられた第4のビアと、
前記第1のメモリセル層よりも下に設けられ、前記第2のメモリセル層の前記第3の選択線を駆動する駆動回路と
をさらに備え、
前記第1の配線層は、前記駆動回路に接続された第4の金属配線を含み、
前記第4のビアは、前記第3の金属配線と一体として構成され、前記第3の金属配線と前記第4の金属配線とを接続する
請求項5に記載の半導体装置。 - 前記第1の方向および前記第2の方向を含む面内において、前記第3の配線層と前記第1の配線層との間に設けられた前記第3のビア、および前記第1の配線層よりも下に設けられた前記第1のビアは、同じ位置に配置された
請求項5に記載の半導体装置。 - 前記第1の配線層よりも下に設けられた第5のビアと、
前記第3の配線層と前記第1の配線層との間に設けられた第6のビアと
をさらに備え、
前記第1の配線層は第5の金属配線を含み、
前記第3の配線層は第6の金属配線を含み、
前記第5のビアは、前記第5の金属配線と一体として構成され、前記第5の金属配線と前記第2の選択線とを接続し、
前記第6のビアは、前記第6の金属配線と一体として構成され、前記第6の金属配線と前記第4の選択線とを接続し、
前記第1の方向および前記第2の方向を含む面内において、前記第5のビアおよび前記第6のビアは、同じ位置に配置された
請求項8に記載の半導体装置。 - 前記第1の方向および前記第2の方向を含む面内において、前記第1のメモリセル層における前記第1の選択線、および前記第2のメモリセル層における前記第3の選択線は、同じ位置に配置され、
前記第1の方向および前記第2の方向を含む面内において、前記第1のメモリセル層における前記第2の選択線、および前記第2のメモリセル層における前記第4の選択線は、同じ位置に配置された
請求項1に記載の半導体装置。 - 前記第1のメモリセル層は、さらに、前記第1の方向に延伸する第5の配線と、前記第2の選択線および前記第5の配線に接続された第3のメモリセルとを含み、
前記第2のメモリセル層は、さらに、前記第1の方向に延伸する第6の配線と、前記第4の選択線および前記第6の配線に接続された第4のメモリセルとを含む
請求項1に記載の半導体装置。
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